Computacin de Alta Performance Curso 2009

ARQUITECTURA DE MEM RIA C MPARTIDA

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ARQUITECTURA DE MEMORIA COMPARTIDA

A!E"DA
Ar#uitectura del $un $PARCcenter 2000E% Microprocesadores de multiple cores&
Ar#uitectura Intel% Ar#uitectura AMD%

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ARQUITECTURA DE MEMORIA COMPARTIDA

ARQUITECTURA DE' $I$TEMA

$PARC ($cala)le Processor ARC*itecture+%
Ar#uitectura RI$C%

$PARC ,ersion - . Microprocesadres $uper$PARC II -/ M*0% Direccionamiento 12 )its% Ar#uitectura 2us Multini3el% Clasificacin&
MIMD& Multiple Instruction Multiple Data% Ti4*t*l5 coupled s5stem%

Dise6o Modular%
Unidad Procesador% Unidad Memoria% Unidad Entrada7$alida%

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ARQUITECTURA DE MEMORIA COMPARTIDA

'8!ICA DE' $I$TEMA

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ARQUITECTURA DE MEMORIA COMPARTIDA

E$TRUCTURA !E"ERA'

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ARQUITECTURA DE MEMORIA COMPARTIDA

P'ACA I"DI,IDUA'

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ARQUITECTURA DE MEMORIA COMPARTIDA

C MP "E"TE$
Placa de control% 90 placas de sistema% 20 procesadores $uper$PARC II (-/ M*0+&
2 por placa de sistema%

/ !2 de memoria RAM&
/92 M2 por placa de sistema%

:0 dispositi3os de Entrada7$alida&
: por placa de sistema%

2 M2 'e3el 2 cac*e por CPU% 2us Multini3el&

;D2U$% ;2U$% $2U$%

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ARQUITECTURA DE MEMORIA COMPARTIDA

;D2U$
2us de conecti3idad para las distintas unidades l4icas% Canal de <2 )its (=: datos > - paridad+% Tipo Pac?et@$Aitc*ed 2us (Re#uestB Repl5+% $incrnico%

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ARQUITECTURA DE MEMORIA COMPARTIDA

;D2U$
Ci4* 2andAidt* (:00M)7s+% Ci4* Performance (</D+% 2IC (2us Interface C*ip+ 9= datos > 2 paridad% Protocolo de co*erencia de cac*e en am)ientes multiprocesadores% -- se6ales&
<2 (=: datos > - paridad+% 91 comunicacin con el ar)itro% 1 cloc? 5 otros para control%

Propsito 4eneral% Prioridad& Pa#uetes de Repl5 tienen ma5or prioridad%

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ARQUITECTURA DE MEMORIA COMPARTIDA

;D2U$ Protocolo
Ciclos (elEctrica+&
Unidad de tiempo& 9 cloc? del )us (/0 M*0+%

Pa#uetes (l4ica+&
$ecuencia conti4ua de ciclos% Pa#uetes& Re#uest 2 ciclos% Repl5 9 ciclos%

Transacciones&
Conse4uir el F)us masters*ipG (lHneas dedicadas+% Transmitir el re#uest ()us de datos+% Conse4uir el F)us masters*ipG (lHneas dedicadas+% Transmitir el repl5 ()us de datos+%

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ARQUITECTURA DE MEMORIA COMPARTIDA

;D2U$ E" $PARCcenter

Co*erencia de cac*e&
!enerali0acin del protocolo Fmulti@cop5 Arite@ )roadcastG%

Adaptar el protocolo&
Pro)lema& 'a transaccin no es atmica% $olucin&
Tratar un read como si fuera *ec*o en el pa#uete re#uest% Tratar un Arite como si fuera *ec*o en el pa#uete repl5%

Permitir al *ardAare emular es#uema de co*erencia&

Arite@in3alidate (datos mu5 poco compartidos+% Arite@update (datos mu5 compartidos+%

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ARQUITECTURA DE MEMORIA COMPARTIDA

AR2ITRAIE DE' ;D2U$

Arbitraje jerrquico:
Arbitro central (Control board, CARB). Board Bus Arbiter (System board, BARB).

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U"IDAD DE PR CE$AD R

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M8DU'

CPU

Microprocesador $uper$PARC II -/ M*0%

1%9 M Transistores% Unidad de enteros% Unidad de punto flotante% n@C*ip cac*e (Jirst 'e3el Cac*e+% Cac*e de instrucciones (20 ?)B /@Aa5 set associati3e+% Cac*e de datos (9= ?)B :@Aa5 set associati3e+% Unidad para maneKo de referencias a (memoria RMMU+% InterconeLin M2U$ o ;D2U$% Controlador de cac*e eLterno ($econd 'e3el Cac*e+% 2%2 M Transistores% $oporta *asta 2M2 (Direct@Mapped+%

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I"TERC "E;I8" CPU@;D2U$

2us Aatc*er&
Permite los al4oritmos de co*erencia de memoria% MeKor utili0acin del ;D2U$% Cac*e ta4s replicadas de CC% FEspHaG el ;D2U$ ($noopin4+% Jiltra el trMfico #ue *a5 en el ;D2U$%

;2U$ (pac?et@sAitc*ed )us+%

Comunicacin entre el 2N 5 CC% Mismas caracterHsticas #ue el ;D2U$ > operaciones especHficas para el maneKo de las rEplicas de ta4s% Ar)itro implementado en CC%

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U"IDAD DE MEM RIA

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U"IDAD DE E"TRADA7$A'IDA

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ARQUITECTURA$ DE MO'TIP'E$ C RE$

ri4inalmenteB para la meKora de la performance de un procesadorB se incrementa)a la frecuencia 57o la el tama6o de las cac*e% Esto implica)a un ma5or consumo de ener4Ha 5 una limitacin del calor% $ur4e la inte4racin de mMs cores de procesamiento al procesador a ni3eles similares de consumo #ue *a)Ha en un sin4le@ core% Al dHa de *o5B las ar#uitecturas presentan tecnolo4Has de dual 5 #uad core%

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ARQUITECTURA I"TE'
Intel presenta en su lHnea CPC los procesadores ;eon serie /000% Estos procesadores acceden a c*ipset #ue permiten *asta dos procesadores multicore por e#uipo% Intel se )asa en una ar#uitectura clMsica de Jront $ide 2us para acceso a memoria con una 4ran memoria cac*e de se4undo ni3el (92m)+%

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ARQUITECTURA I"TE'
Oltima tecnolo4Ha%

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ARQUITECTURA I"TE' . Core i<

El Core i< es el primer procesador )asado en la microar#uitectura "e*alem% Modelos con : cores con tecnolo4Ha C5perT*readin4 (utili0ada en Pentium I,+% Una pastilla (die+ contiene los : coresB el controlador de memoria 5 la cac*e% Cac*es& Primer ni3el& 12P2 datos 5 12P2 instrucciones por core% $e4undo ni3el& 2/=P2 com)inada por core% Tercer ni3el& -M2 compartida por todos los cores% Alrededor de <19 Millones de transistores%
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ARQUITECTURA AMD
AMD presenta en 200/ la tecnolo4Ha opteron #ue di3ide en dos componentes a ni3el de c*ip& EKecucin 5 Comunicaciones% 'a coneLin entre estos dos componentes es dado por el $5stem Re#uest Interface 5 el cross)ar sAitc*% 'a ar#uitectura cross)ar sAitc* permite una eLtensin natural de si4le@ core a multiple core sin introducir 4randes cam)ios%
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ARQUITECTURA AMD
En la componente de eKecucin cada c*ip contiene los cores con su memoria cac*e de primer 5 se4undo ni3el independiente% $e comparte una cac*e de 1er% ni3el% 'a $5stem Re#uest Interface ($RI+ administra 5 priori0a los pedidos de los procesadores a memoria 5 E7$% El C5per@Transport permite coneLiones a dispositi3os de E7$ 5 a otros procesadores% Esto transforma el sistema en un e#uipo tipo "UMA% El controlador de memoria es inte4rado al c*ip permitiendo acceso a - DIMM de memoria%

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ARQUITECTURA AMD @ Roadmap

$*an4*ai (:@Core+& $e4unda mitad del 200-% :/nm% Incremento de 2m) a =m) de memoria cac*e de 1er% "i3el% Istan)ul (=@Core+& $e4unda mitad del 2009% = core% AMD Direct Connect Arc*itecture% $ao Paolo (=@Core+& Primera mitad del 2090% Ma4n5@Cours (92@Core+& Primera mitad del 2090% DDR1 memor5% Un lin? adicional de C5perTransport% RD-90 c*ipset%

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ARQUITECTURA DE MEMORIA COMPARTIDA

ARQUITECTURA AMD @ Istan)ul

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