Unidad Aritmtico Lgica

La Unidad Aritmtico Lgica (UAL) es la parte del computador donde se efectan las operaciones aritmticas y lgicas sobre los datos. Los datos llegan a la UAL a travs de registros y los resultados que se generan tambin se almacenan en registros. Cuando la UAL finali a una operacin activa determinados indicadores que pueden ser utili ados por la unidad de control. La unidad de control env!a se"ales que controlan las operaciones y el movimiento de datos de entrada y salida de la UAL.

SUMADORES Y RESTADORES BINARIOS

Un sumador binario se puede considerar como un conversor de cdigo que recibe a la entrada dos nmeros binarios # e y de n bits cada uno$

% %

# & #n'( #n') ... #( #* y & yn'( yn') ... y( y* + ( bits que es la suma de los operandos$

y produce una salida s de n

s & sn sn'( ... s( s*

,emisumador binario (,,-)

Consta de dos entradas binarias ( # e y ) y dos salidas$ una es el resultado de la suma ( s ) mdulo ) y la otra es el arrastre o acarreo ( c ) que indica si el resultado de la suma es igual a ). La tabla de verdad de un ,,es$

# y c s &&&&&&&&&& * * * * * ( * ( ( * * ( ( ( ( *
Las ecuaciones lgicas ser!an$

% %

s & (# A./ y) 01 (# A./ y) & # 23CL y c & # A./ y

,umador binario completo (,-C)

,e diferencia del ,,- porque tiene una tercera entrada ( ci ) llamada arrastre de la etapa anterior4 que le permite encadenarse con otros ,-C para el dise"o de circuitos de suma de nmeros de n bits ( n 5 ( ). Acepta como entradas un bit de cada uno de los operandos ( #i e yi ) y un bit de arrastre ( ci'( ) de la etapa previa4 y genera como salida un bit de suma ( si ) y un bit de arrastre ( ci ) para la etapa siguiente. La tabla de verdad de un ,-C es$

#i yi ci'( ci si &&&&&&&&&&&&&& * * * * * * * ( * ( * ( * * ( * ( ( ( * ( * * * ( ( * ( ( * ( ( * ( * ( ( ( ( (
Las ecuaciones lgicas ser!an$

% %

si & (#i A./ yi A./ ci'() 01 (#i A./ yi A./ ci'() 01 (#i A./ yi A./ ci'() 01 (#i A./ yi A./ ci'() ci & (#i A./ yi) 01 (#i A./ ci'() 01 (yi A./ ci'()

,umador'restador binario paralelo

6ara poder restar nmeros4 se utili a la representacin de nmeros negativos en complemento a ). ,i y yn') ... y( y* 4 entonces 'y se define por$

& yn'(

'y & yn'( yn') ... y( y* + (

6ara obtener 'y a partir de y4 se efectan las operaciones siguientes$

% %

(. ,ustituir todos los bits de y por su complemento (cambiar * por ( y ( por *). ). ,umar ( al bit menos significativo.

Con cada mdulo ,-C se incluye una puerta 01'2#clusiva4 a la cual le llegan a su ve dos entradas$

% %

La entrada yi propia de la etapa. La entrada 7 que controla la operacin$ si es * es un sumador y si es ( es un restador.

/eteccin del rebose

,e puede producir un rebose en el caso de que los sumandos tengan el mismo signo. 6ueden ocurrir dos casos$

% %

# e y son positivos$ como #n'( & yn'( & *4 entonces cn'( & *. # e y son negativos$ como #n'( & yn'( & (4 entonces cn'( & (.

La siguiente tabla muestra las condiciones de rebose$

#n'( yn'( sn'( 1ebose (1) &&&&&&&&&&&&&&&&&&&& * * * *

* * * ( ( ( (

* ( ( * * ( (

( * ( * ( * (

( * * * * ( *

La ecuacin lgica ser!a$

1 & (#n'( A./ yn'( A./ sn'() 01 (#n'( A./ yn'( A./ sn'() & cn') 23CL cn'(

6or lo tanto4 se incorpora una puerta 01'2#clusiva entre cn'( y cn').

MULTIPLICADORES Y DIVISORES BINARIOS

7ultiplicadores
Los multiplicadores m8s simples se basan en el mtodo cl8sico a lapi y papel4 es decir4 se multiplica todos los d!gitos del multiplicando por el d!gito menos significativo del multiplicador4 se de9a en la misma fila4 se contina con el siguiente d!gito del multiplicador y se lleva a una fila inferior despla ada un lugar a la i quierda4 y as! sucesivamente :asta sumar finalmente todas las filas. 2n un multiplicador binario ocurre igual$ se :acen productos parciales mediante puertas A./ y los resultados se llevan a las entradas yi de los ,-C que estar n agrupados correctamente4 donde cada acarreo final de una fila se llevar al ,-C de la fila inferior que le corresponda. Al final se tendr8n todas las salidas 6i que ser8n las sumas de todas las columnas (vac!as o no). Cuando se trata de nmeros con signo4 la solucin m8s fiable es el llamado algoritmo de -oot:$

% % % % % % %

(. 2l multiplicando y el multiplicador se almacenan en los registros 7 y m respectivamente. ). ;ay un registro de ( bit que se coloca a la derec:a del bit menos significativo ( m* ) y se representa por m'(. <. 2l resultado de la multiplicacin se obtiene en los registros A ( #i ) y m. Los registros A y m'( se iniciali an a *. =. La UC del multiplicador e#amina uno a uno los bits del registro m con el bit que est8 a su derec:a. >. ,i los dos bits son iguales4 todos los bits de los registros A4 m y m'( se despla an ( bit a la derec:a. ?. ,i los dos bits difieren4 el multiplicando se suma o se resta del registro A4 segn sean *'( o ('*. @. 2l despla amiento se produce siempre despus de la suma o la resta4 pero el bit An'( permanece en su sitio para preservar el signo del nmero en A y en m (despla amiento aritmtico).

2sto se ve me9or en la siguiente tabla (b es un bit)$

A m m'( &&&&&&&&&&&&&&&&&&&&& b ... b b ... b b ... ... ... b ... b b ... b b

/ivisores
/ados dos operandos4 el dividendo / y el divisor d4 el ob9etivo de los circuitos de divisin es calcular el cociente A y el resto 1 tales que$

/&d#A+1

,e requiere que el resto sea menor que el divisor ( * B& 1 B d ). 2l dividendo4 el cociente y el divisor se corresponden respectivamente con el producto ( 6 )4 el multiplicador ( m ) y el multiplicando ( 7 )4 es decir4 los circuitos utili ados en ambas operaciones son an8logos. ,i en la multiplicacin interviene repetidamente la suma4 en la divisin ocurre igual con la resta. 2l procedimiento que se utili a para obtener el cociente es el siguiente$ (. ,e e#aminan los bits del dividendo de i quierda a derec:a4 :asta comprobar que sea mayor o igual que el divisor (es capa de dividir). ). ;asta que ocurre este suceso se van colocando * en el cociente de i quierda a derec:a. <. Cuando el suceso tiene lugar4 se coloca un ( en el cociente y se resta el divisor del dividendo parcial (resto parcial). =. A partir de aqu! la divisin es c!clica a"adiendo bits adicionales del dividendo al resto parcial :asta que el resultado es mayor o igual que el divisor. >. 2l proceso contina :asta que se acaban todos los bits del dividendo.

OPERACIONES DE DESPLAZAMIENTO
Un registro de despla amiento es todo registro capa de efectuar transferencias series entre sus celdas adyacentes. Cienen n entradas y salidas en paralelo4 una entrada serie para despla amiento i quierda y derec:a (2D y 2/)4 una se"al de relo9 y otra de control. Los despla amientos se pueden clasificar atendiendo al tratamiento que se da a la informacin$

Cratamiento del bit de signo % %

Aritmtico A!$ no se altera el bit de signo y lo copia en el caso de despla arse a la derec:a. Lgico L!$ el bit de signo es un bit m8s en la operacin.

,entido del despla amiento % %

I"#$i%rda I!$ cada bit se despla a a la celda i quierda inmediata. D%r%c&a D!$ cada bit se despla a a la celda derec:a inmediata.

Cratamiento de los bits que rebosan % %

A'i%rto A!$ se pierden los bits que rebosan. C%rrado C!$ los bits que rebosan por un e#tremo se introducen por el otro.

Longitud de los registros

% %

Sim()% S!$ se utili a un solo registro en la operacin de despla amiento. Do')% D!$ se utili an dos registros en la operacin de despla amiento.

2structura de los registros de despla amiento

2n relacin con la forma de procesar la informacin los registros de despla amiento se pueden clasificar en cuatro categor!as$

% % % %

Entrada (ara)%)o * Sa)ida (ara)%)o$ las entradas y las salidas se producen simult8neamente. Entrada +%ri% * Sa)ida +%ri%$ la salida se puede utili ar despus de despla arse todos los bits. Entrada (ara)%)o * Sa)ida +%ri%$ se despla a desde el bit m8s significativo al menos de la entrada. Entrada +%ri% * Sa)ida (ara)%)o$ se despla a desde el bit m8s significativo al menos en la salida.

OPERACIONES DE COMPARACION
Un comparador es un circuito lgico que tiene dos entradas ( # e y ) de n bits cada una y tres salidas$ 7 (mayor)4 D (igual) y m (menor)4 que indican la relacin entre dic:as magnitudes$

7 D m 2ntrada &&&&&&&&&&&&&& ( * * #5y * ( * #&y * * ( #By

2l dise"o de un circuito comparador se puede reali ar de tres formas distintas$

Utili ando un circuito combinacional

La tabla de verdad para construir el circuito ser!a$

# y 7 D m &&&&&&&&&&&&&& * * * ( * * ( * * ( ( * ( * * ( ( * ( *
E las e#presiones booleanas que se deducen$

% % %

7 & # A./ y D & (# A./ y) 01 (# A./ y) m & # A./ y

Utili ando un circuito secuencial

2l comparador recibe los bits #i e yi de forma serie4 comen ando por los m8s significativos$

#* ... #n') #n'( '''5 F Comparador F ''''5 7 F '''5 D y* ... yn') yn'( '''5 F secuencial F ''''5 m Utili ando un sumador
La UAL tambin posee una serie de biestables capaces de almacenar las condiciones que se producen en la e9ecucin de las operaciones aritmticas (registro de estado)$ Arrastre (C) F 1esultado 5& )Gn &&&5 C & ( F 1esultado B )Gn &&&5 C & * 1ebose (H) F F

#n'( yn'( rn'( + #n'( yn'( rn'( & ( &&&5 H & ( #n'( yn'( rn'( + #n'( yn'( rn'( & * &&&5 H & * *

,igno resultado (.) F 1esultado B * &&&5 . & ( F 1esultado 5& * &&&5 . & 1esultado cero (I) F 1esultado & * &&&5 I & ( F 1esultado J * &&&5 I & *

2l procedimiento difiere segn sea nmeros sin signo o con signo representados en C)$

Cest Condicin Cest Condicin sin signo sin signo en C) en C) &&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&& # 5& y C&( # 5& y . 23CL H & * #By C&* #By . 23CL H & ( #5y C&(yI&* #5y I & * y (. 23CL H) & * (C + I & *) (I + (. 23CL H) & *) # B& y C & * o I & ( # B& y I & ( o (. 23CL H) & ( (C + I & () (I + (. 23CL H) & () #&y I&( #&y I&( #Jy I&* #Jy I&*