El microcontrolador PIC de

Microchip
Taller de Microcontroladores
ao 2012
Optativa de grado y
Curso de Posgrado
2
Organizacin de los PIC
Fabricados con tecnologa CMOS. Aunque los dispositivos CMOS son ms lentos que los TT! son
ideales para los "C porque requieren de menor consumo de energ#a$ %s posi&le implementar sistemas que
solo se alimenten de &ater#as corrientes$ a tecnolog#a CMOS tam&i'n ocupa muc(o menor espacio en el
c(ip$
Memorias de programa )*AS+! OTP o ,OM-! memoria de datos esttica )S,AM- y memoria
EEPROM internas$
Puertos de E/S &idireccionales con.igura&les independientemente pin por pin$ Suministro de alta
corriente en los puertos de %/S$
Timers$ Tempori0adores de alta precisi1n o contadores de pulsos e2ternos$
atc!"og$ Monitori0a que el P3C .uncione adecuadamente a lo que se espera&a y no se cuelgue$
#CSP )3n Circuit Serial Programming-$ Permite reali0ar la programaci1n del P3C utili0ando una inter.ase
serial con muy pocos pines$
$its de Con%iguraci&n$ A veces llamados .uses! permiten esta&lecer un determinado modo de
.uncionamiento del P3C! como el tipo de oscilador que utili0ar o si el c1digo gra&ado podr o no ser le#do
despu's de la programaci1n$
Otros recursos! ms avan0ados! son espec#.icos a cada .amilia de P3Cs y pueden ser4
Caracter#sticas generales de los P3C
5
Organizacin de los PIC
M&dulos PM$ 6eneradores de ondas P7M )Pulse 7idt( Modulation-$ Son particularmente 8tiles para
controlar la velocidad de los motores 9C$
Con'esores (nlogico)"igital! A9C$ Para reci&ir seales del mundo anal1gico$
Puerto Serial Sncrono* MSSP$ Para la comunicaci1n con dispositivos que utili0an los &uses 32C o SP3$
Puerto Paralelo Escla'o* SPP$ Por e:emplo! para conectarse directamente con el puerto paralelo del PC$
+S(RT! Transmisor ,eceptor S#ncrono As#ncrono ;niversal$ Para comunicarse mediante los protocolos
,S252 con cualquier dispositivo que tam&i'n lo soporte$ Por e:emplo! podemos conectar nuestro P3C al
puerto serie del PC o a cualquier otro "C con ;SA,T$
Mdulo Comparador Analgico$ puede a(orrar un OP<AMP y algo ms$
M&dulo C(,$ Para .acilitarle al P3C su cone2i1n en una red A=$
M&dulo +S$$ Casi todos los dispositivos digitales modernos presentan inter.ase ;S>$
Caracter#sticas espec#.icas de los P3C
?
Clasificacin de los PIC
Pic 10
Pic 10
Pic 12
Pic 12
Pic 1@
Pic 1@
Pic 1A
Pic 1A
Pic 2?*
Pic 2?*
Pic 2?+
Pic 2?+
dsPic 50
dsPic 50
dsPic 55
dsPic 55
Pic 52
Pic 52
A

&
i
t
s
1
@

&
i
t
s
5
2

&
i
t
s
Mayor rendimiento y .uncionalidad
B
Arquitecturas de PICs de 8 bits
PIC18 J-series for cost-
sensitive applications with high
levels of integration
PIC18 K-series for low power,
high-performance applications
Includes PIC12F1xxx &
PIC16F1xxx
Includes PIC12 and PIC16 Includes PIC10, PIC12 and
PIC16
Families
32 level deep stack, 8x8
hardware multiplier
C-code optimized
Advanced peripherals
including CAN, USB, Ethernet,
touch sensing, and LCD drivers
C-code Optimized
Enhanced 16 Level
Hardware Stack
Enhanced Indirect
Addressing
Reduced Interrupt Latency
Simplified Memory Map
Optimal cost-to-performance
ratio
Integrated peripherals
including SPI, I
2
C, UART,
LCD, ADC
Smallest form factor
Lowest cost
Ideal for battery operated
or space constrained
applications
Easy to learn & use
Features
Up to 4 KB Up to 4 KB Up to 368 Bytes Up to 138 Bytes Data Memory
Up to 128 KB Up to 56 KB Up to 14 KB Up to 3 KB Program Memory
75 - 83, 16-bit instructions 49, 14-bit instructions 35, 14-bit instructions 33, 12-bit instructions Instructions
10 16 MIPS 8 MIPS 5 MIPS 5 MIPS Operating
Performance
Multiple Interrupt Capability with
Hardware Context Save
Single Interrupt Capability with
Hardware Context Save
Single Interrupt Capability No Interrupts
18 100 8 64 8 64 6 40 Pin count
PIC18 Architecture Enhanced Midrange
Architecture
Midrange Architecture Baseline Architecture
@
Arquitecturas de PICs de 8 bits
C >us de datos de A &its
C >us de direcciones de 12! 1? o 1@ &its
seg8n el rango de arquitectura
D
Arquitecturas de PICs de ! bits
C ,elo: de tiempo real y calendario
C C(equeo de redundancia c#clica
C ;S>
C Convertidores A/9 de 10 y 10/12 &it
C Comparadores
C Conversores 9/A de 10 &it y 1@ &it
C Acceso 9irecto a Memoria )9MA-
C Parallel Master Port
C Code Guard Security
C Peripheral Pin Select
Caracter#sticas generales de los P3C de 1@ &its
Peripheral Pin Select (PPS) es una nueva caracterstica de los
microcontroladores de Microchip, que permite multiplexar muchos de los
perifricos digitales a distintos pines del chip. El multiplexado permite
efectivamente elegir que perifrico se asigna a cual pin del chip, facilitando el
desarrollo de las placas de circuito y evitando el cruce de pistas, adems
disminuir los efectos de las capacitancias parsitas.
A
Arquitecturas de PICs de "# bits
CPU de 80 MHz, 1.56 DMIPS/MHz
Hw de multiplicacin y divisin de un solo
ciclo de reloj
Cache de pre-fetching de 256 bytes flash
Cambio rpido de contexto y respuesta de
interrupciones
Controlador DMA de ocho canales
Perifricos especiales con canales DMA dedicados
Capacidad de manipulacin individual de bits
10/100 Ethernet, CAN2.0b, USB host/device/OTG
Controlador de interrupciones anidadas
10-bit ADC, 1Msps, and +/-1 LSB
Puerto maestro de 16 bits para soporte de
QVGA y memoria
POR, BOR, LVD, Pull-ups
tensin desde 2.3 a 3.6 v, tolerancia de I/O: 5v
Caracter#sticas generales de los P3C de 52 &its
E
En resumen$
1. Arquitectura segn modelo Hardvard
2. Microcontrolador de arquitectura cerrada.
3. Ejecucin segmentada de instrucciones (fetching y ejecucin)
4. Formato de instrucciones de igual longitud: 12 bits en gama baja, 14 en
media y mas en alta.
5. Ncleo RISC con 33 instrucciones en gama baja, 35 en media y 60 en alta.
6. Arquitectura basada en bancos de registros (todos los objetos del sistema,
E/S, temporizadores, memoria, etc, implementados fsicamente como
registros).
7. Diversidad de modelos con prestaciones diferentes
8. Herramientas de soporte potentes y econmicas (programadores,
simuladores, emuladores, compiladores, interpretes, etc.).
9. Arquitectura ortogonal: cualquier instruccin puede utilizar cualquier
elemento de la arquitectura como fuente o destino.
10
Arquitectura ortogonal del PIC
11
Arquitectura de la serie !%&&
%l ms representativo! di.undido y utili0ado es el 1@*A?A
Caracter#sticas4
Opera a una .recuencia m2ima de 10 M+0
1F&yte de memoria %%P,OM de programa
@A pala&ras )de A &its- de memoria ,AM
@? &ytes de memoria %%P,OM para datos )no voltiles-
5B instrucciones ,3SC
15 pines de entrada/salida )un puerto de A &its G otro de B
&its-
Timer/contador de A &its
12
Pinout del PIC!%8'A
C OSC1/CLKIN: %ntrada de relo: o cone2i1n con el cristal
de cuar0o
C OSC2/CLKOUT: Salida de *osc/? en modo oscilador ,<C
o cone2i1n con el cristal de cuar0o
C VPP/MCCL!: %n modo gra&aci1n tensi1n HPP )12<1? v-
%n .uncionamiento normal! petici1n de ,eset
C A"#A$: #neas de entrada/salida del puerto A
C A%/TOCK1: #nea de entrada/salida del puerto A o
entrada de relo: para TM,0
C &"/INT: #nea de entrada/salida del puerto > o
Petici1n de interrupci1n e2terna
C &1#&': #neas de entrada/salida del puerto >
15
Arquitectura del PIC!%8'A
1?
Caracter(sticas generales
Memoria de programa EEPROM de 1Kx14bits
Memoria de datos dividida en 2 reas
rea RAM de 22 registros de propsito especfico (SFR) y 32 de propsito general (16C84)
68 en el caso del 16F84
rea EEPROM formada por 64 bytes
ALU de 8 bits y registro de trabajo W en configuracin ortogonal.
El segundo operando de la ALU puede ser cualquier registro, memoria, puerto o el propio cdigo
de instruccin.
Recursos conectables al bus de datos: Puerto A, Puerto B, Temporizador, TMR0, etc.
1B
Memoria )OM de instrucciones
PC I1240J StacK level 1
StacK level A
C
C
C
,eset Hector
L$
Perip(eral interrupt vector
000(
00?(
05**(
1***(
;
s
e
r
M
e
m
o
r
y
S
p
a
c
e
()(* +(c*or: Tras un reset la primera
instrucci1n a e:ecutar es la de direcci1n 0000($
In*(rrup* +(c*or: una 8nica entrada de
interrupci1n$ A continuaci1n se de&e veri.icar
cual de las l#neas la gener1$
CALLs
RETURNs
1@
Memoria )AM de datos
Consta de 2 bancos de 128 bytes cada uno
El PIC16F84A slo tiene implementadas las primeras 80
direcciones de cada banco
En las 12 primeras posiciones se ubican los registros de
propsito especfico (SFR)
En las 68 posiciones siguientes estn los registros de
propsito general (GPR)
Los 80 registros de propsito general del banco 1 se
mapean sobre el banco 0, dejando reducidos a 68 los
registros operativos