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ESTRUTURA DO TRABALHO
(seguir a ordem da figura)
Capa
Ficha Catalogrfica
Termo de Apresentao
Resumo em Portugus
Resumo em Ingls (Abstract)
Sumrio
Anexo(s) *
Apndices(*)
Referncias
Concluso
Desenvolvimento
Introduo
Sumrio
Paginao
Lista de smbolos *
Lista de siglas *
Elementos
Ps-textuais
Lista de tabelas *
Lista de figuras *
Abstract
Resumo
Elementos
Textuais
Agradecimentos *
Dedicatria/Epgrafe *
Termo de Apresentao
Ficha Catalogrfica
Capa
Elementos Pr-textuais
O sinal * Indica elementos opcionais
ELEMENTOS PR-TEXTUAIS
Capa (obrigatrio)
5cm
7,7cm
11,5cm
Dissertao
apresentada
como
requisito parcial obteno do grau de
Mestre em Cincia da Computao na
Pontifcia Universidade Catlica do Rio
Grande do Sul.
Porto Alegre
2009
01/dezembro/2009
Para os elementos pr-textuais, deve-se preferencialmente usar fonte no serifada (exemplo: Arial,
Helvetica), tamanho 12. Os ttulos devem ser centrados, no numerados, em maisculas e em negrito.
Dedicatria/Epgrafe (opcionais). Na
mesma pgina ou uma por pgina
Agradecimentos (opcional)
AGRADECIMENTOS
DEDICAT[ORIA
Incluir o Ttulo
(fonte tamanho 14, em maisculas)
Incluir Keywords
RESUMO
ABSTRACT
Este documento tem dois principais objetivos. O primeiro avaliar o compromisso readesempenho e as limitaes do chaveamento por circuito e do escalonamento baseado
em prioridades para prover QoS. Esta avaliao mostra quando tais implementaes
so realmente apropriadas para atender requisitos de QoS, e quando mecanismos mais
elaborados so necessrios. O segundo objetivo propor o uso de um escalonamento
baseado em taxas para atender requisitos de QoS, considerando o estado da NoC em
tempo de execuo. A avaliao do chaveamento por circuito e do escalonamento
baseado em prioridades mostra que: (i) chaveamento por circuito pode garantir QoS
somente para um pequeno nmero de fluxos; esta tcnica apresenta baixa
escalabilidade e pode desperdiar largura de banda; (ii) escalonamento baseado em
prioridades pode apresentar comportamento melhor esforo e, em situaes de pior
caso, pode conduzir a uma latncia inaceitvel para fluxos de baixa prioridade, alm de
ser sujeito a jitter. Por estas limitaes, o escalonamento baseado em taxas surge com
uma opo para melhorar o desempenho de fluxos QoS quando cenrios de trfego
variveis so usados.
This work has two main objectives. The first one is to evaluate the area-performance
trade-off and the limitations of circuit switching and priority scheduling to meet QoS. This
evaluation shows where such implementations are really suited for achieving QoS
guarantees, and when more elaborate mechanisms to meet QoS are needed. The
second objective is to propose the use of a rate-based scheduling to achieve QoS
requirements considering the execution time state of the NoC. The evaluation of circuit
switching and priority scheduling show that: (i) circuit switching can guarantee QoS only
to a small number of flows, this technique presents low scalability and can potentially
waste significant bandwidth; (ii) priority-based approaches may display best-effort
behavior and, in worst-case situations, may lead to unacceptable latency for low priority
flows, besides being subject to jitter. In face of these limitations, rate-based scheduling
arises as an option to improve the performance of QoS flows when varying traffic
scenarios are used.
Keywords: Quality of Service (QoS), Network-on-Chip (NoC), circuit switching, prioritybased scheduling, rate-based scheduling.
Palavras Chave: Qualidade de Servio (QoS), rede intra-chip (NoC), chaveamento por
circuito, escalonamento baseado em prioridades, escalonamento baseado em taxas.
01/dezembro/2009
Ordenar alfabeticamente.
Ordenar alfabeticamente.
rad radiano . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
Hz hertz . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
Pa - Pascal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8
F - Farad . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .25
m - micrmetro. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .80
Sumrio (obrigatrio)
01/dezembro/2009
ELEMENTOS TEXTUAIS
85
2.
Cada vez mais, observa-se como tendncia a pesquisa na rea de MPSoCs [JER05]
[FET06] [WOS07] [SAI07a]. Um dos catalisadores desse fenmeno refere-se s aplicaes que
demandam maior poder computacional. Alm disso, o compromisso entre o custo de projeto de um
MPSoC e seu potencial ganho de desempenho outro atrativo. O projeto pode beneficiar-se das
tcnicas de reuso, e a tecnologia do silcio suporta a concepo de circuitos cada vez mais
complexos. O conceito simples, a rea de silcio disponvel preenchida com mdulos
replicados. Contudo, a realizao demanda grande esforo da comunidade cientfica na busca de
melhores mtodos de projeto e infra-estruturas para suporte operacional mais eficaz.
TRABALHOS RELACIONADOS
Organizaes de MPSoCs
ELEMENTOS PS-TEXTUAIS
Referncias (obrigatrio)
Formato detalhado adiante, na
pgina 5
Apndice(s) (opcional)
Anexo(s) (opcional)
112
REFERNCIAS BIBLIOGRFICAS
[AHM04] Ahmadinia, A.; Bobda, C.; Bednara, M.; Teich, J. A New Approach for On-line
Placement on Reconfigurable Devices. In: International Parallel and Distributed
Processing Symposium: Reconfigurable Architectures Workshop (IPDPS-RAW). New
Mexico, EUA. Abril, 2004. pp.134a-140a.
[ALF08]
[ARA08] Arafeh, B.; Day, K.; Touzene, A. A multilevel partitioning approach for efficient tasks
allocation in heterogeneous distributed systems. Journal of Systems Architecture,
Vol.54(5). Maio, 2008. pp.530-548.
[BAK99] Baker, M.; Buyya, R.; Hyde, D. Cluster Computing: A High-Performance
Contender. IEEE Computer, Vol.32(7). Julho, 1999. pp.79-83.
[BAR07]
Barcelos, D.; Brio, E.; Wagner, F. A Hybrid Memory Organization to Enhance Task
Migration and Dynamic Task Allocation in NoC-based MPSoCs. In: Chip in Rio Symposium on Integrated Circuits and Systems Design (SBCCI). Rio de Janeiro,
Brasil. Setembro, 2007. pp.282-287.
[BAZ00]
[BEN02]
Benini, L.; De Micheli, G. Networks on chips: a new SoC paradigm. IEEE Computer
Magazine, Vol.35(1). Janeiro, 2002. pp.70-78.
[BEN04]
[BER01]
Bergamaschi, R.; Bhattacharya, S.; Wagner, R.; Fellenz, C.; Muhlada, M.; White, F.;
Daveau, J.; Lee, W. Automating the design of SOCs using cores. IEEE Design &
Test of Computers, Vol.18(5). Setembro-Outubro, 2001. pp.32-45.
[BER05]
Bertozzi, D.; Jalabert, A; Murali, S.; Tamhankar, R.; Stergiou, S.; Benini, L.; De
Micheli, G. NoC Synthesis Flow for Customized Domain Specific Multiprocessor
Systems-on-Chip. IEEE Transactions on Parallel and Distributed Systems. Vol.16(2).
Fevereiro, 2005. pp.113-129.
[BER06]
Bertozzi, S.; Acquaviva, A.; Bertozzi, D.; Poggiali, A. Supporting task migration in
multi-processor systems-on-chip: a feasibility study. In: Design, Automation and Test
in Europe (DATE). Munich, Alemanha. Maro, 2006. pp.15-20.
[BRI07]
Brio, E.; Barcelos, D.; Wronski, F.; Wagner, F. Impact of Task Migration in NoCbased MPSoCs for Soft Real-time Applications. In: IFIP International Conference on
Very Large Scale Integration of System on Chip (VLSI-SoC). Atlanta, EUA. Outubro,
2007. pp.296-299.
Apndices: material relacionado ao trabalho, criado pelo Autor do volume, identificados por letras
(exemplo: Apndice A).
Anexo: material no criado pelo Autor do volume, como uma norma tcnica ou manual de
equipamento, identificados por letras (exemplo: Anexo A).
01/dezembro/2009
o nome do autor pode ser com inicial(ais) seguida(s) do sobrenome ou sobrenome seguido
de inicial(ais) separada(s) por vrgulas do sobrenome. Por exemplo, "J. Ciclano" ou
"Ciclano, J.".
a separao entre nomes de autores deve usar ',' (no caso do formato "J. Ciclano" ) ou ';'
(no caso do formato "Ciclano, J.") terminando por '.'. Mesmo quando forem dois autores
usar ',' ou ';'. opcional a utilizao de e para o ltimo autor.
Utilizar preferencialmente o mesmo tipo de letra da parte textual, com o mesmo tamanho (12).
No utilizar and para o ltimo autor, nem os meses das citaes de artigos em revista em
ingls.
Nos formatos de referncias abaixo, elementos entre chaves {} designam campos opcionais.
Referncia a Livros
[ref] <autor(es)>. "<ttulo>". {<cidade>:}<editora>, <ano>, {edio}, {volume}, < pginas>.
Exemplos:
[Wol01]
[18]
[BER01]
Bergamaschi, R. A.; Bhattacharya, S.; Wagner, R.; Fellenz, C.; Muhlada, M.; White, F.;
Daveau, J. M.; Lee, W. R. "Automating the design of SOCs using cores". IEEE Design
and Test of Computers, vol. 18-5, Set-Out 2001, pp. 32 -45.
[BBW+01] Bergamaschi, R. A.; Bhattacharya, S.; Wagner, R.; Fellenz, C.; Muhlada, M.; White, F.;
Daveau, J. M.; Lee, W. R. "Automating the design of SOCs using cores". IEEE Design
and Test of Computers, vol. 18-5, Set-Out 2001, pp. 32 -45.
01/dezembro/2009
[BER00]
[BL00]
[MES01]
[XIL01]
XILINX INC. "Virtex Series Configuration Architecture User Guide". Capturado em:
http://www.xilinx.com/xapp/xapp151.pdf, Maio 2002.
01/dezembro/2009
Latncia
Figuras de
Desempenho
Ideal (ck)
Mnima (ck)
Mdia (ck)
Mxima (ck)
Vazo Mdia (%)
Hermes-FP
F1
F2
250,00
250,00
250,00
250,00
253,40
351,96
266,00
390,00
38,82
39,26
Hermes-RB
F1
F2
330,00
330,00
330,00
330,00
337,58
440,00
477,00
545,00
38,86
39,40
Hermes-VC
18.657
160
Hermes-FP
18.621
168
Hermes-DP
21.080
147
Hermes-CS
12.792
175
A legenda deve ser centralizada, no usar negrito, e deve estar posicionada sobre a tabela.
Formatao de figuras: no se faz diferena entre figuras e grficos. Ambos os casos devem ser
considerados figuras. Exemplo:
clock_rx
rx
lane_rx
data_in
credit_out
ack_in
nack_in
Porta de Sada
2 lanes
n bits
2 lanes
2 lanes
2 lanes
Porta de Sada
clock_tx
tx
lane_tx
data_out
credit_in
ack_out
nack_out
2 lanes
n bits
2 lanes
2 lanes
2 lanes
clock_tx
tx
lane_tx
data_out
credit_in
ack_out
nack_out
Porta de Entrada
clock_rx
rx
lane_rx
data_in
credit_out
ROTEADOR
ROTEADOR
Porta de Entrada
ack_in
nack_in