Saysal Sistem Tasarm

Uygulamalar
Xilinx Yeni proje oluturmak

Yeni proje
oluturuyoruz

Gereklemeyeceiniz iin
burada setikleriniz ok
nemli deil.

Modelsim XE VHDL de
seebilirsiniz.

VHDL Sunum
I.pdf iindeki ilk
rnei
deneyeceiz.
Bunun iin nce
AND_gate.vhd
adl modl
oluturalm.

Entity oluturmak iin tek yol bu deil,

ancak modln giri klarn burada
belirtirseniz .vhd dosyanzda otomatik
olarak grnecektir. (tm giri klarm
birer bitlik- hibiri bus deil)

 Next, next . Finish diyerek projeyi

oluturuyoruz. Karmza Design Summary
dosyas geliyor. Bu dosya u anda tertemiz..
Biz AND_gate.vhdyi ap architecture
yazyoruz. (Architecture iin bknz:
VHDL_sunumI.pdf) Herey hazr geldiinden
yazacamz tek satr:
X <= A and B;

Bir sonraki aamaya gemeden nce:

AND_gate modln nasl oluturduysak, bir
de OR_gate modl oluturun.
(ipucu: veya ilemi or ile tanmlanmtr.)

AND_gate ve OR_gate modlleriniz hazrsa, bunlar bir

st modlde nasl kullanacamz grelim:

st modl olan ao_logic.vhd iin de ister wizard kullanarak ister dosyay oluturduktan sonra yazarak modul entity
sini giriyoruz.
Bu modulun mimarisi altnda 2 AND_gate alt modl var. Bunlar eklemek iin hierarcyde AND_gate.vhd seili
iken, Process
design utilites altnda View HDL Instantenation Template altrlr. Karmza u gelir:
COMPONENT AND_gate
PORT(
A : IN std_logic;
B : IN std_logic;
X : OUT std_logic
);
END COMPONENT;

Inst_AND_gate: AND_gate PORT MAP(

A => ,
B => ,
X =>
);
Component bir defa st modle tanrsa, onu farkl farkl isimlerle istediimiz sayda kullanabiliriz. Modle ve giri klarna isim
verme ii Port map ile yaplr. PORT MAP, alt modldeki A,B ve X sinyallerini st modlde nasl isimlendirdiimizi gstermek
iindir. Template AND-OR-logic altna kopyalanr ve temel sunumun ilgili sayfasndaki ekle gre isimler yenilenir:
G1: AND_gate PORT MAP(
G2: AND_gate PORT MAP(
A => IN1,
A => IN3,
B => IN4,
B => IN2,
X => OUT1
X => OUT2
);
);

OR_gate modlln de G3 ismi ile siz ekleyin!

 Hereyi eklediniz, ama devrenizin iindeki balantlar da

tanmlamanz gerekir:
signal OUT1, OUT2:std_logic;
Dikkat etmeniz gerekenler:
Birbiri ile eleen sinyaller uyumlu mu? (ayn trde mi
tanmlanm? rn: X:std_logic iken, OUT1 de std_logic mi?)
Syntax doru mu?

Hepsi tamamsa, RTL schematic oluturulabilir.

(bknz: Xilinx ISE nasl kurulur? )

unu elde edeceksiniz:

Test Bench

Simulasyon iin bir test bench oluturalm. Projeye yeni bir VHDL Test Bench
ekleyerek ie balayn. (Test dosyasn ao_logic modl iin hazrlayacaksnz.)
Uzun uzun bir eyler gelecek nnze, ama sizin imdilik clock ve reset ile iiniz
olmadndan <clock>_process :process ve stim_proc: process ilemlerini
grmezden gelip, yeni bir process yazmanz gerekiyor.
Ben unu yazdm:
ve elde ettiim:
test: process
begin
IN1<='1';
IN2<='1';
IN3<='1';
IN4<='1';
wait for 10ms;
IN1<='0';
IN2<='0';
IN3<='0';
IN4<='0';
wait;
end process;

Farkl test processleri yazarak devrenizi deneyin