FLIP-FLOPS E DISPOSITIVOS CORRELATOS CONTEUDO Latch com portas NAND 5.15. Sineronizagao de tlip-lops Latch com portas NOR 5.16 Detectando uma seqiiéncia de entrada Estudos de caso na andlise de defeitos 5.17 Armazenamento e transferéncia de dados Pulsos digitais 5.18 Transferéneia serial de dados: Sinais de clock e clip-flops com clock registradores de deslocamento Flipsflop S-R com clock 5.19 Divisio de freqiiéncia e contagem Flipeflop J+K com clock 5.20 Aplieagio em microcomputador Flip-flop D com clack 521 Dispositivos Schmitt-trigger Lateh D (latch transparente) 5.22 Multivibrador monoestavel Entradas essfncrones 323 Cireultos geradores de clock Simbolos IEEE/ANSI Anilise de defeitos em cireuitos com Consideragées sobre temporizagio em fipalen, flops Problemas potenciais de temporizagio tem circuitos com FFs Cireuitos seatienciais usando HDL Dispositivos disparados por borda Cireuitos com componentes maittiplos em Aplicagées com flip-flops HDL OBJETIVOS Apis estudar este capitulo, voeé seri capac de: Construir um flip-lop latch com portas NAND ou NOR e analisar seu funcionamento. Descrever a diferenga entre sistemas sincronos ¢ assincronos. Encender o funcionamento dos flip-flops disparades por borda. 170(Cyriroio 5 FUPFLoFS E Diseosrrivos ConReLaros m = Analisar © aplicar os diversos parimetros de temporizagio de flipflops especificades pelos fabricantes, = Compreender as principais diferengas entre as transferéncias serial e paralela de dados. Desenhar as formas de onda de saida de varios tipos de flip-flops em resposta a um conjunto de sinais de entrada, Reconhocer o» diversoe sfmbolos IEEE/ANSI para flip-flops. Usar diagramas de transicdo de estado para descrever 0 funcionamento de contadores. flops em circuitos de sincronizagao. Conectar registradores de deslocamento formando circuitos de transferéncia de dados. Empregar flip-flops como citcuitos divisores de feeqii@ncia e contadores. Entender as caracteristicas tipicas dos dispositivos Schmitt-trigger. Aplicar dois tipos diferentes de monoestaveis em projeto de circvitos. Projetar um oscilador usando um temporizador $55. Reconhecer e prever os efeitos do desalinkamento do sinal de clock em cireuitos sineronos. Realizar anilise de defeitos em cireuitos com varios tipos de flip-flops. Eserever cédigo HDI. para latches. Usar blocos primitives logicos, componentes e bibliotecas em cédigo HDL, Construir circuitos de nivel estrutural a partir de componentes, ™@ INTRODUCAO 0s circuits légicos estudados até agora sao considerados circuitos combinacionais porque os niveis légicos de saida, em qualquer instante de tempo, dependem apenas dos niveis légicos presen: tes nas entradas nos mesmos instantes de tempo. Quaisquer eondicdes de entrada anteriores nao 6m ofeito sobre as safdas atuais, porque um circuito légico combinacional nao possui meméria. ‘maioria dos sistemas digitais é constitulda de circuitos combinacionais e de clementos de meméria. ‘A Figura 5.1 mostra um diagrama em blocos de um sistema digital geral que retine portas Iégicas combinacionais com dispositives de meméria. A parte combinacional recebe sinais Igicos tanto das entradas externas quanto das saidas dos elementos de meméria, 0 circuito combinacional opera sobre essas entradas produzindo diversas saidas, algumas das quais so usadas para determinar 0s valores Dindrios a serem armazenados nos elementos de meméria. As saidas de alguns elementos de meméria, por outro lado, slo conectadas em portas Iogieas no circuito combinacional. Esse processo indica que as sefdas externas de um sistema digital sao fungoes tanto das entradas externas quanto das informe -armazenadas nos elementos de meméria. i um Hip-flop e cei tng des ses —| Jofsse, EGE. charade anda Ou ‘aida possives, a Gleam oa RESET © 0 elemento de meméria mais importante é 0 fliplop, que é implementado a partir de porta li cas, Embora uma porta légica, por si s6,néo tena capacidade de armazenamento, algumas delas po- dem ser conectadas entre side tal forma que permita 0 armazeaamento de informagio. Algumas for mas diferentes de arranjo de portas so usadas para produzir flip ops (FFs). ‘A Figura 5.2(a) mostra um tipo de simbolo generico usado para representar um flip-flop. Esse si- bolo apresenta duas saidas, denominadas Q ¢ Q, opostas entre si. 0/0 sio as designagées mais comuns usadas para nomear as saidas dos FFs. As vezes,usaremos outras designagies como XX e 4/A por con- ‘enigncia na identificagao de FFs diferentes em wim circuito logico. ‘A saida Q é denominada suida normal do FF; @ 6 a saida invertide do PF.Sempre que nos refer ros ao estado do FF, estamos mencionando o estado da saida normal (Q); fica subentendido que a saida invertida (Q) esta no estado légico oposto. Por exemplo, se dissermos que um FF esta no estado ‘ALTO (1), estamos querendo dizer que Q = 1; se dissermos que um FF esta no estado BAIXO (0), esta- mos querendo dizer que Q = 0. claro que o estado de Qseré sempre o inverso de 0. ‘Os dos estados possiveis de operacdo para um FF estdo resumidos na Figura 5.2¢b). Observe que 0 estado ALTO ou 1 (Q = 1/9 = 0) também é denominado estado SET. Sempre que os niveis nas entra- das de um FF fazem sua saida ir para o estado Q = 1, denominamos essa operagio setar 0 FF; o FF foi setado. De forma similar o estado BAIXO ou 0 (Q = 0/9 = 1) da saida é denominado CLEAR ou RE- SBI. Sempre que os niveis nas entradas do FF fazem sua said ir para o estado Q = 0, denominamos essa ‘operagie resetar 0 FF; 0 FF foi impo (resetado). Conforme estudaremos, muitos FFs tém sma entrada SBT efou uma entrada CLEAR (RESET) usadas para colocar a saida do FF em um estado especitico, Conforme indicado no simbolo mostrado na Figura 5.2(a), um FF pode ter uma ou mais entradas {que so usadas para fazer com que 0 FF comute entre os seus possiveis estados de said. Veremos que b as PIGURA 5.15 Exemplo 5.7, osy 9p (ns) 5.5._SINAIS DE CLOCK E FLIP-FLOPS COM CLOCK Os sistemas digitais podem operar tanto no modo assincrono quanto no sincrono. Nos sistemas jassfneronos, as saidas de circuitos légicos podem mudar de estado a qualquer momento em que uma ‘ou mais entradas mudarem de estado. Tanto 0 projeto quanto a andlise de defeitos sto mais dificeis em uum sistema assincrono, Em sistemas s{ncronos, os momentos exatos em que uma saida qualquer pode mudar de estado, so determinados por um sinal normalmente denominado clock. Esse sinal de clock & geralmente um trem de pulsos retangulares ou uma onda quadrada, conforme mostrado na Figura 5.16, 0 sinal de clock é distribuido para todas as partes do sistema, sendo que a maioria das safdas (se nao todas) mada de estado apenas quando ocorre uma transigao no sinal de clock. As transigées (também denominadas bordas) esto indicadas na Figura 5.16. Quando o clock fez uma transigao de 0 para 1, denomina-se12 Siswistas Dicttas / BruvclPios & APLICAGDES Transigso postive ——‘Transgdoregatra Utordade subda) (bord desea) — « FIGURA 5.16 ‘Shisis de ele ——> temo transigdo positiva (borda de subida sigdo negativa (borda de descida). 0s sistemas digitais, em sua maioria, sdo sincronos (embora tenham algumes partes assincronas), porque © projeto e a anilise de defeitos sao mais faceis em circuitos sincronos, A andlise de defeitos nesses sistemas é mais faeil de ser realizada porque as saidas dos cireuitos s6 podem mudar de estado ‘em instantes especificos. Em outras palavras, quase todas os eventos sao sineronizados com as transi- ‘gbes do sinal de clock. ‘A sineronizaao dos eventos com o sinal de clock ¢ obtida com o uso de flipflops com clock que si projetados para mudarem de estado em uma das transigées do sinal de clock. A velocidade com que um sistema digital funciona depende da freqiiéncia com que ocorrem os clclos de clock. Um ciclo de clock ¢ medido de uma borda de subida até a proxima borda de subida ou de uma borda de descida até a pr6xima borda de descida. O tempo que ele leva para eompletar um ci- clo (em segundos/ciclo) é chamado de periodo (T), como mostra a Figura 5.16(b).A velocidade de um sistema digital normalmente é representada pelo nimero de ciclos de elock que ocorrem em um segun- do (ciclos/segundo), conhecido como a freqiiéncia (F) do clock. A unidade padrio de freqiiéneia & o hertz, Um hertz (1 Hz) = 1 ciclo/segundo. quando o lock faz uma transigdo de 1 para 0, denomina-se tran- Flip-flops com clock ‘Varios tipos de FFs com clock so usados em um grande niimero de aplicagGes, Antes de comegar- mos 0 estudo dos diferentes tipos de PFs com clock, serao apresentadas as prineipais caracteristieas comuns a esses FF 1. FFs com clock tém uma entrada de clock denominada CLK, CK ou CP. Normalmente, usamos a denominagio CLK, contorme mostrado na Figura 5.17, Na maioria dos FFs com clock a entra da CLK 6 disparada por borda, 0 que significa que essa entrada 6 ativada pela transigao do sinal de clock, isso ¢ indieado por um pequeno tridngulo na entrada CLK. Isso diferencia os FFs dos latches aue so disparados por niveis. ‘A Figura 5.17(a) mostra um FF com um pequeno tridngulo na entrada CLK para indiear que essa entrada é ativada apenas quando ocorre uma borda de subida; nenhuma outra parte do pulso terd efeito na entrada CEK. A Figura 5.17(b) mostra o simbolo de um FF com um FIGURA 5.17 Envaces °—y cl Enradas *| Flip lopscom clock vémuma ga conala.g_ or ‘entrada de clock (CLK) que Geese pode ser ativada por (a) ma Se eie eee ALi pas Spo borda de descids. As entradas a de controle determinam o efeita ‘a transigio ativa do clock (LK 6 atv por ‘CLK ¢atvad por uma Borda de 2.0.8 uma bord de desea @ o(Cyrtrovo 5 FUPFLoFs E Diseosrivos ConReLaros 183 pequeno efrculo ¢ um pequeno tridngulo na entrada CLK. Isso significa que a entrada CLK & ativada apenas quando ocorre uma borda de descida; nenlhuma outra parte do pulso de entra: da tera efeito na entrada CLK. 2. FFs com clock também tém uma ou mais entradas de controle que podem ter vérios nomes, , 1. Se essa condicio nao for satisfeita, a resposta de Q2 serd imprevisivel. Felizmente, todos os FFs recentes disparados por borda tém um tempo de hold de 5 ns ou menos; 2 maioria possui um 14 = 0,0 que significa que eles ndo necessitam de tempo de hold. Para esses FFs, situagies como a que é mostrada na Figura 5.37 néo representam um problema, nr en 2 & pe ouK cu wee al ke tock * ules ° a! wo FIGURA 5.37, (2 responderé adequadamente a0 nivel Ligico presente em Qs 1 antes da borda de descida de a CUR, desde que 0 tempo de hold de Qa, seia menor que atraso de propagacio de O}.200 Sisvustas Dicttas / PRiNciPI0s z APLICAGOES A menos que seja informado o contrario, em todos os circuitos de FF que encontraremos ao longo deste texto, consideraremos que o tempo de hold dos FFs é apenas o suficiente para que ele responda de forma confiavel de acordo com a seguinte regra: A saida do FF vai para 0 estado determinado pelos niveis I6gicos imediatamente presentes nas entradas de controle sincronas antes da transicdo ativa do clock. Se aplicarmos essa rogra na Figura 5.37, obtemos que a safda Q» iré para o estado determinado por 1, Ke = 0, que é a condicao presente nas entradas antes da horda de descida do pulse de clock. 0 fato de J) estar mudando de estado em resposta & mesma borda de descida nao tem efeito. as formas de onda mostradas na Figura 538. Considere que ij » Oe qu inielalmente, Q = 0 , i 1 1 1 « — ae _ ft ly pete 1 1 PLT Exemplo 5.11, — FE i fo fh ° io * | OFF responders apenas nos instantes Tz, Ts, Ts ¢ Ty Em Tz Safda Q responde i condigao de entrada = K resente antes do instante 73. Em T,,a saida Q responde & condigdo de entrada = 1, K do instante 7. Bm Tea sida Q respond a condigdo de entrada ~ 0, K'~ 1, presente antes do jastante Ty. Em Tyya saida 0 responde as entradas J = K = 5.14 APLICACOES COM FLIP-FLOPS Flip-Hlops disparados por borda (com clock) so dispositives versiteis que podem ser usados em uma ampla variedade de aplicacoes, incluando contagem, armazenamento binario de dados, transie- réneia de dados de um local para outro e muito mais. Quase todas essas aplicagdes usam FFs com clock, Muitas dessas aplicagdes esta inclufdas na categoria de circuitos seqiienciais, Um circuito seqtencial 6 aquele em que as safdas seguem uma seqiéncia predeterminada de estados, com um novo estado ocorrendo a cada pulso de clock. Introduziremos algumas aplicagdes basicas nas préximas secdes € faremos um estudo mais detalhado nos capftulos subsequentes. 5.15 SINCRONIZACAO DE FLIP-FLOPS ‘A maioria dos sistemas digitais opera de forma esse cron, ¢ a maioria dos sinais ‘muda de estado em sineronismo com as transigdes do clock. Em muitos casos, entretanto, haverd um sinal externo que ndo estaré sineronizado com o clock; em outras palavras, ele ser um sinal assinero- no. Os sinais assincronos freqientemente ocorrem como o resultado de uma atuagao do operador ‘humane em uma chave num instante aleatério em relagio ao sinal de elock. Essa agio aleat6ria pode(Cyrtrovo 5 FUPFLoFS e Diseosrivos ConReLaros a1 produzir resultados imprevisiveis © indesejades. O exemplo a seguir ilustra como um FF pode ser uusado para sincronizar os efeitos de uma entrada assinerona T=TSUESF] A Figura 5.30(a) mostra uma situacio em que o sinal de entrada A é gerado a partir de uma ‘chavo, sam efeito de trepidagéo, aeionada por um operador (um eireuito que elimina oefeto de o fol apresentado no Exemplo 52). 0 ponto A vai para o estado ALTO quando o operar dor aciona a chave e volta para o estado BAIXO quando 0 operadorlibera a chave. Essa entrada ‘A 6 usada para controlar a passagem de um sinal de clock por uma porta AND, de forma que os pulsos de clock aparegarn na saida X apenas quando a entrada A estiver em nivel ALTO. D- : on finan @ [Chava som lrepitagio FIGURA 5.29 Um sinal assinerono em A pode produsir pulsos pareais em X: 0 problema com esse cireuito é que a entrada A 6 assincrona, cla pode mudar de estado a qualquer instante fem relagio ao sinal de eloek porque 6 momento exato em que 0 operador aciona ov ibera a chave &essencialmen- tealeatirio. Isso pode produizir pulsos parciit de elock na saida ¥ se atransigio na entrada 4 ocorrer enauanto 9 sinal de clock estiver em nivel ALTO, conforme esté ilustrado nas formas de onds na Figura 536(b) Como este tipo de sada muitas vezes ni é aceitavel, um método para eviter a ocorréncia de pulsos parciais com X tem de ser desenvolvido. Uma selugio & mostrada na Figura 5.40(a). Desereva como este eircuito resolve 0 problema e desenbe a forma de onda na saida X para a mesma situagdo apresentada na Figura 5.39(b). Ghaveson |S ope ag ) : clock Sus alpen @ Lock T A { i FIGURAS.40 ) Um flip‘Dop D disparado por i borda é usado para sincronizar a habilitagdo da ports AND com x borda de descida do clock, i. 7, Puss complatos Te °202 Sisuustas Dictzats / BRINCIPIOS E APLICAGOES Solugio © sinal no ponto A esté conectedo & entrada D do flip flop Qo qual é disparado pela borda de descida do sinal de clock. Assim, quando o ponte for para o nivel ALTO, a saida Q nBo iri para nivel ALTO até a prbxima borda de descids do clock no instante 1;. Esse nivel ALTO na saida Q habilita a porta AND a dar passagem ao sub- seqiiante pulso completo de clock para a saida X,conforme é mostrado na Figura 5.40(0). ‘Quando o sinal retorna para o nivel BAIXO, a saida Q nio vai para 0 nivel BAIXO até que ocorra a préxima. passado completo para a safda X. Portanto, a saida X contém apenas pulsos completo. Tid wm problema potencial nossecircuito. Come A pode chegar 20 nivel ALTO a qualquer momento, cle pode, por mero acase, volar 0s parimetros de tempo de setup do flipflop. Em outras palavras, a transigio de A pode fcorrer tao préxima ao limite do clock que causa uma resposta instivel (glitch) da saida Q. Impedi iso exigiria sum cineuito de sineronizacio mais eomplexo. 5.16 _DETECTANDO UMA SEQUENCIA DE ENTRADA Em muitas situagdes, uma saida 6 ativada apenas quando as entradas sio ativadas em uma deter- minada seqiéncia. Isso nao pode ser realizado usando apenas légica combinacional, mas é necessario ‘uso da earacteristica de armazenamento dos FFs. Por exemplo, uma porta AND pode ser usada para determinar quando duas entradas A eB esto ambas em nivel ALTO, mas @ sua saida responder da mesma forma, independentemente de qual entrada foi primeiro para 0 nivel ALTO, Porém, suponha que desejemos gerar uma saida em nivel ALTO apenas se a entrada A for para o nivel ALTO e, algum tempo depois, a entrada B for para o nivel ‘ALTO, Uma forma de impiementar esse sistema é mostrada na Figura 5.41(@). ‘As formas de onda nas figuras 5.41(b) e (c) mostram que a saida estar no nivel ALTO apenas se a entrada A for para o nfvel ALTO antes da entrada B. Isso acontece porque a entrada A tem de estar em nivel ALTO para que a safda @ esteja em nivel ALTO na borda de subida do sinal em B. Para que esse circuito funcione adequadamente, a entrada A tem de estar em nivel ALTO antes da entrada 8 por pelo menos um intervalo de tempo igual ao tempo de setup requerido pelo FF. ae ol + 4 a ee pa sf a FIGURA 5.41 Flip-lop D com elock [-— 1 uusado para responder a a cc uma seqiéncia @ (0) hepa no rive (6/8 oheqa no vel particular de entradas, ALTO antes ce 8 ALTO antes de 5.17 _ARMAZENAMENTO E TRANSFERENCIA DE DADOS Com certeza, o uso mais comum de flip-flops é no armazenamento de dados ou informacoes. Os da. dos podem representar valores muméricos (por exemplo, nimeros binérios, nimeros BCD — decimal codificado em bindrio) ou qualquer outro dentro de uma grande variedade de tipos de dados que po- dem ser codificados em binério. Esses dados so geralmente armazenados em grupos de FFs denomi- nados registradores. ‘A operactio mais comum realizada sobre os dados armazenados em FFs ou registradores & opera: ‘fo de transferénela de dados. Fssa operacio envolve a transferdneia de dados de um FF ou registra- dor para outro. A Figura 5.42 ilustra como a transferéncia de dados pode ser implementada entre dois FFs usando flipflops S-R, /-K e D. Bm cada caso, 0 valor légico atual armazenado em um FF A é trans: ferido para um FF # na borda de deseida do pulso TRANSFER. Assim, apds essa borda de descida, a saida B tera o mesmo valor quea saida A ‘As operacies de transferéncia mostradas na Figura 5.42 so exemplos de transferéncia sinerona, visto que as entradas de controle sincronas ¢ a entrada CLK foram usadas para realizar a transferéncia,(Cyriroio 5 FUPFLoFS E Diseosrrivos ConReLaros 203 a Is | ak bo ouK ck ux ux in RB Ka Kk ranseen DY, ‘ransreR FY, a) P| FIGURA 5.2, Operacio de transferéncia sinerona de dadosrealizada — por diversos tipos de FFs, San on | com clock. mransren TY A operacao de transferéneia também pode ser obtida usando as entradas assincronas de um FFA Figura 5.43 mostra como uma transferéncia assincrona pode ser implementada usando as entradas PRESET e CLEAR de qualquer tipo de FF. Nesse ¢aso, as entradas assineronas sio ativas em nivel DAIXO. Quando « Tisha TRANSFER ENABLE (habilitas « Wansfergaeia) & santida can uivel BATXO, as safdas das duas NAND sao mantidas em nivel ALTO, nao tendo efeito sobre as saidas do FF. Quando a linha TRANSFER ENABLE é colocada em nivel ALTO, uma das saidas das portas NAND vai para nivel BAIXO, dependendo do estado das saidas A ¢ A. Esse nivel BAIXO vai setar ou resetar 0 FF para o mesmo estado do FF A, Essa transferéncia assincrona é realizada independentemente das tentradas sineronas ¢ do clock do FFA transferéncia assinerona também 6 denominada transferéneia por interferéncia, porque o dado que esta sendo transferido interfere” no FF B mesmo que as entradas sincromas estejam ativadas, oo. ea« e—{OREES ves eo bouk ves pak vee te oe 3 or Opera de tansferd assinerona de dads. ‘Transterncia_ @ eral de dads ‘Transferéncia paralela de dados A Figura 5.44 ilustra uma transferéncia de dados de um registrador para outro usando FFs D. 0 registrador X'é constituido dos FFs X, X; Xo o registrador Y € constitufdo dos FFs Yq ¥; ¢ Yo. Na aplicagao da borda de subida do pulso TRANSFER, o nivel armazenado em Xz é transferido para Y2, 1X; para ¥; e de Xp para Ye. A transferéncia do contetido do registrador X para o registrador ¥ 6 uma ‘transferéneia sincrona, Essa transieréneia também é denominada transferéncia paralela, visto que os conteiides de Xx, Xy e Xo suo transferidos simultaneamente para Y2, ¥1 e Yo. Caso uma transferének serial fosse realizada, o conteddo do registrador X seria transferide, um bit de cada vez, para 0 r trador ¥. Isso sera analisado na préxima seco.206 Sisuustas Dictzats / BRivclP1os & APLICAGOES FOE —— DESTINO agro x Rogete ¥ = a * FIGURA5.A4 ‘Transferéncia paralela do con- tetido do regisirador X parao reistrador ¥. rewsren — L. —] E importante entender que a transferéncia paralela ndo altera 0 contesido do registrador que é a Fonte dos dados. Por exemplo, na Figura 5.44, se X2X1No = 101 e ¥2¥1Yp = OL antes de ocorrer o pulso TRANSFER, entdo, apés ocorrer 0 pulso TRANSFER, o contedido dos dois registradores serd 101. GSES | 1 Verdedero ow fale: a transferéncia assincrona de dades usa a entrada CLK. 2. Que tipo de FF € 0 mais indicado para transferéncias sincronas por requerer ‘um niimero menor de conoxbes entre os FFs? 3. Se fossem usados flip flops [K no registrador mostrado na Figura 5.44, quantas conexées seriam necessérias entre o registrador X eo registrador V? 4, Verdadeiro on faso:a teansferoneia sinerona de dados requer um eireuito menor que a transferéncia assinerona 5.18 TRANSFERENCIA SERIAL DE DADO: REGISTRADORES DE DESLOCAMENTO Antes de descrevermos # operacio de transieréncia serial de dados, temos de analisar a configu ragdo basica de um regisirador de deslocamento. Um registrador de deslocamento & um grupo de FFs organizados de modo que 0s niimeros binarios armazenados nos FFs sejam deslocados de um FF para ‘o seguinte a cada pulso de clock. Vocé, sem divida, ja viu registradores de deslocamento em operacdo ‘em dispositivos tais como uma calculadora eletronica, em que os digitos mosteades no display so des- locados cada vez que vocé tecla um novo digito. Essa operacii é similar A que acontece em um regis- trador de deslocamento. ‘A Figura 5.45(a) mostra uma forma de organizar flip-flops -K para que operem como um registra dor de deslocamento de quatro bits. Observe que os FFs estao conectados de maneira que 0 valor da saida X3 6 transferido para Xo, 0 valor de Xp para X; e 0 de X; para Xp. Isso significa que, quando ocor- re uma borda de descida no pulso de deslocamento, cada FF recebe o valor armazenado previamente no FF a esquerda. 0 FF X3 recebe o valor determinado pelos niveis das entradas J e K quando ocorre uuma borda de descida no clock. Por enquanto, admitiremos que as entradas J K de X3 sejam aciona- das pelo sinal ENTRADA DE DADOS, cuja forma de onda é mostrada na Figura 5.45(b). Admitiremos também que todas os FFs estejam no estado 0 antes que os pulsos de deslocamento sejam aplicades,(Cyriroio 5 FUPFLoFS E Diseosrrivos ConReLaros 205 A008 iN voxel 4s Ls xt fs Le cu ou ck cu Su Puts ry senicareno ‘ Prleedo LI LTrLit — hoo oO 1 ‘ 1 008 7 ! t Ng ' ' ; I | | % t ° | 1 ' i I % | ' { x | ' . 1 1 ' FIGURA 545, 1 ' | = Registrador de deslocamento de % i ' ° : ! quatro bits © As formas de onda na Figura 5.45(b) mostram como os dados de entrada sao deslocados da esquer da para a direita, de um FF para outro, enquanto os pulsos de deslocamento sao aplicados. Quando corre a primeira borda de descida em 7;, cada um dos FFs Xz, 3 € Xi tem em suas entradas a con: gio J =0¢ K = 1 devido ao estado do FF que esta a sua esquerda. O FF X, temJ = 1 K = 0 devido 20 sinal ENTRADA DE DADOS. Assim, no instante T;, somente X; vai para o nivel ALTO, enquanto to- dos 0s outros FFs permanecem no nivel BAIXO. Quando ocorrer a segunda borda de descida em 7,0 FF 43 terd J= Oe K = 1 devido ao sinal ENTRADA DE DADOS. 0 FF X3 tem J = 1¢ K = 0 devido a0 ‘tual nivel ALTO de X3. Os FFs Xy € Xp ainda permanecem com J = Oe K = 1. Assim, no instante 7 apenas 0 FF X2 vai para o nivel ALTO; o FF X3 vai para o nivel BAIXO, e os FFs X; e Xo permanecem no nivel BAIXO, ‘Um raciocinio semelhante pode ser usado para determinar como as formas de onda dos FFs mu: dam nos instantes 7 € 14. Observe que, a cada borda de descida do pulso de deslocamento, cada saida de FF recebe o nivel ldgico que estava presente na saida do FF sua esquerda antes da borda de des cida do pulso de deslocamento. Obyiamente, X3 recebe o nivel que estava presente na ENTRADA DE. DADOS antes da borda de descida do pulso de deslocamento. Exigéncia quanto ao tempo de hold Nesse tipo de registrador de deslocamento, é necessdrie que os FFs tenham um tempo de held muito pequeno, porque existem momentos em que as entradas J e K estao mudando de estado no ‘mesmo instante da transigao do CLK. Por exemplo, a saida X3 comuta de 1 para 0 em resposta & borda de descida no instante Tz, fazendo com que as entradas J e K de Xz mudem de estado enguanto a sua entrada de CLK esta mudando. Na realidade, em virtude do atraso de propagacio de X, as entradas J eK de X2 no mudardo de estado durante um curto intervalo de tempo apés a borda de descida do206 Siswistas Dicttas / BruvclPios & APLICAGDES CLK. Por essa razio, um registrador de deslocamento deve ser implementado usando FFs disparados por borda que tenham um valor de yz menor que um atraso de propagagio do CLK para a. Ultimo requisito é facilmente atendido pela maioria dos modernos FFs disparados por borda. ‘Transferéncia serial entre registradores A Figura 6.16(a) moctra dots regictradoree do deslocamonto de tre bite conectador de modo que 0 conteiido do registrador X seja transferido de forma serial (deslocada) para o registrador ¥. Estamos usando FFs D para cada registrador de deslocamento, visto que esses FFs requerem menos conexdes que os FFs J-K. Observe como Xp, 0 tltimo FF do registrador X, esté conectado & entrada D de ¥, 0 primeiro FF do registrador Y. Assim, quando os pulsos de deslocamento so aplicados, a transferéneia da informa «gio acontece da seguinte forma: Xz —> Xi > Xo—> Yo Yi ~ Yo- O FFX; ira para estado determina- dg pela sua entrada D. Por enquanto, a entrada D sera mantida em nivel BAIXO, de forma que X2 ira ara o nivel BAIXO no primeiro pulso e permanecera nesse nivel Para ilustrar, vamos considerar que, antes «que seja aplicado qualquer pulso de deslocamento, 0 contetido do registrador X’seja 101 (ou seja, Xz = 15 Xi = 0, Xp ~ 1) € 0 registrador ¥ seja 000. Yeja a tabela na Figura 5.46(b), que mostra como os estados de cada FF mudam, conforme os pulsos de deslo- > Ry (desde que Ry seja maior que 1 kO), de forma ve = tea8 Siswistas Dicttas / BruvclPios & APLICAGDES Be Vee Reset too Osea | eed oy 7 Es wy [Comparadores 1 poseaga Ee Peas i oreae Al, Campus de onito “Home bee rae = cme tk, Ci — Bl PS raNe fs foe Ci dotabsho = «100% SEE ast atv ; ome r cosa y= 055004 + AGC v0 sainiad or ao Recostn ot camer astavel chi do ato» #100 Solugie 14, = 0,69%(100 k0)(0,001 pF) = 69,3 8 ‘ay = 04693(402,2 KOY(0,001 pF) = 70,7 ws T= 69,3 + 707 = 140 ps f= 140 ps = 7,29 elle elo de trabalho = 70477140 = 50.5% Observe que o ciclo de trabalho é bem préximo de 50% (onda quadrada) porque Rs é muito maior que Ry. 0 ciclo de trabalho pode ficar sinda mais peéximo de 50%, fazenda Ky, ainda maior comparado com Ry, Por exer: plo, voce pode verficar que,se alterarmos Ry para 1 k8(eninimo valor permitido), os resultados serdo f= 7.18KET2 ecicle de trabalho = 50,3%. ‘Uma modificagio simples pode ser feita nesse circuito para permitir um ciclo de trabalho de menos. de 50%, A estratégia é permitir que o capacitor seja carregado apenas por R, e se descarregue apenas por Rg. Isso pode ser feito simplesmente conectando-se um diodo (D2) em série com Ry e outro diodo (D,) em paralelo com Ry ¢ Dz, como mostrado no detalhe da Figura 5.56.0 cizeuito do detalhe substitui Ry no desenho. Diodes sio dispositivos que permitem que a corrente flua através deles em apenas uma diregdo, como indicado pela seta. O diodo D; permite que toda a corrente de carga que velo por 2 se(Cartvoio 5 FUPFLoFS E Diseosrivos ConReLaros a9 desvie de Ry ¢ Dz garanta que nada da corrente de carga passe por Ry. Toda a corrente de descarga para fie j, para esse circuito passa por Dz Ry quando a chave de d 1ga esta fechada, As equa & fn 0,75 RoC 075 Rac Observacio: A constante 0,75 esté correta apenas para Vcc = SY. ET=MAUEET] Usando os diodos com ft, como mostrado na Figura 5.56 calcul os valores de Ry e Ry necessé- "os para obter uma forma de onda de ciclo de trabalho de 1 kHz, 25% com um 555, Suponka que Cseja um capacitor de 0.1 uF Soluctio 1 F > i000 ~ fy = 025 x T= 025 x 1ms = 250 ys r 0.0015 = 1ms 3aka. 750s Gerador de clock a cristal As freqiléncias de safda dos sinais dos circuitos geradores de clock descritos anteriormente depen dem dos valores dos resistores ¢ capacitores, portanto essas freaiiéncias nio sio extremamente pre sus ou estiveis. Mesmo que sejam usados resistores ajustaveis para que a freqléncia desejada possa ser ajustada alterando o valor da resisténcia, ocorrem alteragdes nos valores de & e C em fungao de variagdes na temperatura ambiente e envelhecimento dos componentes, gerando portanto, um desvio na freqiiéneia ajustada. Se a precisa e estabilidade da freqiiéncia forem problematicas, um outro método de geragao de sinal de clock pode ser usado: um gerador de clock a cristal. Esse oscilador usa ‘um componente de alta precisio ¢ estabilidade denominado cristal de quartzo. Um pedaco de cristal de quartzo pode ser cortado, com forma e tamanho especiticos, para vibrar (ressoar) em uma freqiiéncia extremamente precisa ¢ estivel com a temperatura e com 0 envelhecimento do dispositive: cristais com freqiidneias de 10 kHz a 80 MHz esto prontamente disponiveis. Quando um cristal 6 eolocado em determinados circuitos, estes podem oscilar em uma freqiiéncia precisa e estavel igual & freaiiéneia e uitos geradores de clock a cristal sao usados em todos os sistemas de microcomputadares que usa microprocessadores e em qualquer aplicagao em que um sinal de clock é usado para gerar inter valos precisos de tempo. Veremos algumas aplicagGes nos préximos capftulos. CUTLINE) 1. Determine a reaiéncia aprosimada de um oscilador Schmitttrigger que wsa tum 74HC1$ com R = 10 kid © C = 0,005 4, 2, Determine afreqiléncia aproximada eo cielo de trabalho de um oscilador $55 para ky = &y= 22k@e C ~ 2000 pk. +2, Qual €a vantagem de um gerador de clock sobre um eirculto oscilador RC? 5.24 _ANALISE DE DEFEITOS EM CIRCUITOS COM FLIP-FLOP Os Cis de flip-flops sio suscetiveis aos mesmos tipos de defeitos internos e externos que ocorrem em cizcuitos légicos combinacionais, Todas as téenicas de anallise de defeitos que foram diseutidas no20 Siswistas Dicttas / BruvclPios & APLICAGDES Capitulo 4 podem ser prontamente aplicadas aos cireuitos que contém FFs, tanto quanto aqueles com portas logicas. Devido a sua caracteristica de meméria e por operar com clock, 0s circuitos de FF estao sujeitos a virios tipos de defeitos e sintomas associados que nao ocorrem em circuitos combinacionais. Em par- ticular, os circuitos de FFs sdo suscetiveis a problemas de temporizagao, que geralmente ndo esto relacionados a circuitos combinacionais. Os tipos de defeitos mais comuns aos circuitos de FFs slo des- critos & seguir. Entradas abertas Entradas ndo conectadas, ou em flutwagdo, de qualquer circuito légico so particularmente susce- liveis de capturar flutuagdes espairias de tensdo denominadas rutdos. Se o ruido for suficientemente grande em amplitude e duragio,as saidas dos cireuitos ldgicos podem mudar de estado em resposta ao ruido, A saida de uma porta légica retorna ao seu estado original quando o sinal de ruido dimiaui Entretanto, a saida de um FF permanecera em seu novo estado devido & sua caracteristica de memé- ria. Assim, 6 efeito do ruido captado por qualquer entrada & mais problematico para um FF ou latch do que para uma porta légica. As entradas mais vulnerdveis de um FF so aquelas que podem disparar o FF levando-o para um estado diferente, como as entradas CLK, PRESET e RESET. Sempre que vocé vir a saida de um FF mu- dar de estado erroneamente, deve considerar a possibilidade de que uma dessas entradas esteja des- coneetada A medida que os pulsos de clock sio aplicades, cada borda de subida provoca o deslacamento da ov a om de clock Xe Xs Xo Xe XX ‘ moe f fo 8 2 [ae pts gS Tg 2 |S lade ¢ (GN Pia PEN iad Enemplo Si, : Sie(Cyriroio 5 FUPFLoFS E Diseosrrivos ConReLaros a Agora, vamos supor que a resposta ‘real dos estados dos FFs seja conforme mostrado no diagrama, Nesse 240,05 FFs mudam de estado conforme o esperado pate os trés primeiros pulsos de clock. A partir desse ponto, 0 flip-flop Xo, em vex de permanecer no nivel ALTO, eterna do nivel ALTO para o nivel BAIXO. Que postivel dete toesse resultado pode produzir? Solusao tes goram Xo ~ 1. Em vez disso, vemos que Xo muda de estado (eomuta) para todos os pulses aps o segundo, Bssa ‘operagio de'comutagio ocorreria se J)c Kp estivessem em nivel ALTO. O defeite mais provavel é wma conexio aberia entre X; e ki Lembresse de que um dispositivo TI responde a uma entrada aberta como se ela estivesse ro nivel Iigiea ALTO; assim, a entrada Kj aberta € 9 mesmo que um nivel ALTO. Saidas em curto 0 exemplo a seguie ilustra como um defeito em um circuito com FF pode causar um sintoma que induz ao erro, 0 que resulta em mais tempo gasto para identificar a falha. EIFS) Considereo circuito mostrado na Figura 5.58 e analise as indicagies da pontaligica relacionadas. nna tabela que acompanha o cite, Existe um nivel BAIXO na entrada D do FF quando pulzos ‘slo aplicados em sua entrada CLA, mas a caida Q falha em ir para 0 estado BAIXO. 0 teenico testa esse circuito considerande cada um dos seguintes possiveis defeitos: 22.5 esté em corto internamente com Vex Ziv esti em curto internamente com Ver 7255.94 21-4 esth.em eurto externamente com Vcc 122-4 esta em curto intera ou externamente com GND. Isso manteria a entrada PRE stivada e sobrepe ria-se a entrada CCK. Existe uma falha interna em 72 que evita que a saida Q responda adequadamente As suas entradas. a av ay zi: Tats00 m ze rasta 4 ote a co 4 “Pino [Conaieso™ So ae HIGURA S38 sv 2r2| aro Exemplo 520. i Z| Bano. Se» — Z2| Bano oun. 225| Pulses 1 _[F 7255) ALTO rl fal Ato Apés fazer as vorificagdes nocessirias com 0 ohmimetro, 0 técnico desearta as quatro primeiras possbilida es, Ele também verifica os pinos de Vcc e GND de 22, comprovando que a tensio nesses pinos é adequada. Ele fica relurante em dessoldar 22 do eicuito até que tenha certeza de que esse Cl esté com defeito, decidindo, por- tanto, verficaro sinal de clock, Ele usa um oseilosedpio para verificar amplitude, freqiéncia,lergura de pulso & tempos de transi¢éo do clock O técnica comprova que todos essas pardmetros este dentro das espociicacées do 741574. Finalmente, ele conclui que 22 esta com defeito, le remove o chip 741874, substituinde-0 por outro. Para sua surpress, 0 cireaito com o nove chip apresents cexatamente 0 mesmo tipo de comportamento. Apis cogar a cabega, ele decide substitur o chip de portas NAND, fembors sem saber por qué. Conforme esperado, ele nfo observa alteragao no funcionamento do cireuito,ma Sisvustas Dicteats / PRINCIPIOS E APLICAGDES Cada vez mais surpreso,ele se Iembra de que o seu professor de laboratério enfatizava a importineia de uma vorificagéo visuel euldadosa na placa de circuto, essim, ele examina a placa cuidadosamente. Ao fazer iss, detec: ta uma ponte de soda entre os pinos 6 e 7 de 22. Fle remove a ponte de soldae testa 0 cireuito, que agora funciow za corretamente, Explique como esse defeito produriu o funcionamento ebservado, Solugie A ponte do cals ostove colocandts am curtn 2 exits Q com GND evo ‘em nivel BAIXO, Lembre-se de que, em todos os latches FFs, as saidas Q e Q tém internamente um acoplamen to cruzado, deforma que o nivel Iigico de uma afeta 0 da outra, Por exemplo, veja novamente o circu interno de um fliplop J-K (Figura 5.25), Observe que um nivel lgico constante em @ mantém um nivel BAINO em uma das entradas da NAND n®3 para que a saida Q permanega em nivel ALTO, independentemente das condigées em LKeCLK. (0 téenico aprendeu uma importante ligdo na andlise de defeitos em clicuitos com FFs. Ele aprendeu que as ‘duas saidas devem ser testadas, mesmo que rao estejam eonectadas a oucrs dispositive, Desalinhamento do clock Um dos problemas mais comuns de temporizacao em circuitos seaiienciais € desalinhamento do lock. Um tipo de desalinhamento do sinal de clock ocorre quando um sinal de clock, em virtude dos atrasos de propagacao, chega as entradas de clock dos diferentes F's em instantes de tempo distintos. Em muitas situagées, um desalinhamento de clock pode fazer com que um FF comute para um estado cerrado. Isso 6 mais bem ilustrado com um exemplo. Veja a Figura 5.59(a), em que o sinal CLOCK? esté conectado diretamente ao FP Qy ¢ indireta- mente ao FF Q, por uma porta NAND e um INVERSOR. Os dois FFs sio supostamente disparados pela borda de descida de CLOCKI desde que « entrada X esteja no nivel ALTO. Se considerarmos inicial- mente 0; = Q2 = Oe X = 1,a borda negativa de CLOCKT deveria fazer Qy = 1 nao ter nenhum efei- to-em Qs, As formas de onda na Figura 5.5%(b) mostram como o desalinhamento do clock pode produ- zir um disparo incorreto de Q2 Devido & soma dos atrasos de propagagio da porta NAND e do INVERSOR, as transigSes do sinal CLOCK? ficam atrasadas em relagao go sinal CLOCKI por uma parcela de tempo ‘;.A borda negativa do sinal CLOCK2 chega & entrada CLK de Q, depois da borda negativa do sinal CLOCK? 2 entrada CLK de Oy. Esse intervalo de tempo iy correspond ao desalinhamento do elock. A borda negativa do sinal CLOCK) faz Qy ie para nivel ALTO apés um tempo fp que & igual ao atraso de propagagao ip. de 1. Se i for menor que o tempo de desalinhamento ¢, Qy sera nivel ALTO quando a borda negativa do sinal CLOCK2 ocorrer, sendo que isso poderia fazer, incorretamente, Q2 ™ 1, se seu tempo de setup requerido fosse atendido. Por exemplo, considere que o desalinhamento de clock scja de 40 ns ¢ 0 trum de Qs soja de 25 ns. ‘Assim, Q; i para o nivel ALTO 15 ns antes da borda negativa do sinal CLOCK2. Se o tempo de setup requerid por Qs for menor que 15 ns, Q2 responder’ ao nivel ALTO na entrada D quando ocorrer a bborda negativa do sinal CLOCK2, sendo que Q2 iré para 0 nivel ALTO. F claro que nao € essa a respos la esperada para Q>. Supostamente, O2 permaneceria em nivel BATXO, Os efeitos do desalinhamento de clock nem sempre sao facels de serem detectados, poraue a resposta do FF afetado pode ser intermitente (algumas veres, ele funciona corretamente; outrasy nao). Iss0 acontece porque a situacao depende dos atrasos de propagagdo do circuito e dos parame: ‘ros de temporizacio do FF, os quais variam com a temperatura, 0 comprimento das conexbes, a ten- sio de alimentacdo e a carga. Algumas vezes, ao concctar 0 terminal do osciloseépio na saida de um PF ou de uma porta l6gica, acrescenta-se uma capaciténcia de carga que provoca um aumento no atraso de propagacio do dispositivo, de forma que 0 eireuito passa a funcionar eorretamente; enti, ‘quando 0 terminal é removido, o circuito passa @ ter um funcionamento incorreto novamente. Esse um tipo de situagio que explica por que os tGenicos fieam prematuramente grisalhos. (0s problemas causados pelo desalinhamento do clock podem ser eliminados igualando os atrasos nos diversos caminhos do sinal de clock, de forma que a transigo ativa chegue a cada FF aproximada- mente ao mesmo tempo. Essa situagdo é abordada no Problema 5.52.(Cartrovo 5 FUPFLoFs E Diseosrivos ConReLaros ae ee, «| Lock 1 uk ux »y>— ) t ‘clock 2 eo ao Sa = 4, o uponiaX= ALTO FIGURA 5.59 0 desalinhamento do clock ‘corre quando dois FFs, supostamente disparados ‘Simultaneamente, 0 disparados em momentos diferentes em virtude de wm atraso no sinal de clocle que chega ao segunda flip-flop. {a) Circuitos ée portas extras ‘que podem eausar ‘desalinhamento do clock (by temporizador mostrando Opdeceia 4 chogatda atrasada de pirmineserBAKO CLOCK. ciock2 1s =selnnamant « sraeo smada da aorta NAND ¢ do INVERSOR tp trove Gy =e, » CUSLOR TMI ON 1. Oque é desalinhamento do clock? Como ele pode 5.25 _cIRCUITOS SEQUENCIAIS USANDO HDL" Nos capitulos 3 ¢ 4, usamos HDL para programar um circuito logico combinacional simples. Neste capitulo, estudamos circuitos légicos contendo latches e FFs que passam seqiiencialmente por diversos 1. Como issemor no Capitulo 3, eta sei erodas as que tratam de PLDs © MDL podem ser putas, caso eja deseo28 Sisvustas Dicteats / PRINCIPIOS E APLICAGDES loco apenas ENTRADA legoo > {ones SAIDA FIGURA 5.60 ‘Trés modos de centradavsnida Than ae GUFFER om VOR) cestados, em resposta a transigées de clock. Esses cireuitos latch seqtieneiais podem ser também implementados usando PLDs ¢ podem ser descritos com HDL A Seco 5.1 deste capitulo descreveu um latch com portas NAND. Vocé deve se lembrar de que a caracteristica distintiva desse circuito 6 0 fato de que as suas saidas sao interligadas de modo cruzado as entradas de suas portas. Isso fax com que 0 circuito responda de modo diferente dependendo do estado em que suas saidas estao. Descrever com equacoes booleanas ou HDL circuitos com saidas rea- Jimentadas na entrada envolve 0 uso de variaveis de saida na parte condicional da descrigdo. Com equa- ‘ges booleanas, isso significa incluir termos de saida no lado direito da equacio. Com construgdes IF/THEN, isso significa incluir variaveis de safda na cléusula IP. A maioria dos PLDs tem a capacidade de conectar o sinal de safda ao circuito de entrada, a fim de propiciar a realimentagao. ‘Quando se eserevem equagdes que usam realimentagio, algumas lingvagens, como © VHDL, exi- ‘gem uma designagio especial para a porta de safda, Nesses ¢asos, 0 bit da porta nao é $6 uma saida, & uma saida com reslimentagaa A diferonge é mostrads na Figure § 60. Em ver de descrever 0 funcionamento de um latch usando equacbes booleanas, vamos tentar pen sar em uma descrigio do comportamento do latch. As situagdes de que precisamas tratar sie quando SBAR esté ativo, quando RBAR esté ativo © quando nenhum dos dois esté ativo. Lembre-se de que 0 estado invalide ecorre quando ambas as entradas sdo ativadas ao mesmo tempo. Se podemos deserever um circuito que sempre reconhece uma de suas entradas como a dominante quando ambas estio ati- vas, entdo podemos evitar os resultados indesejéveis de ter uma condigio de entrada invélida. Para deserever (al circuito, vamos nos perguntar sob que condigdes o latch deveria ser setado (Q = 1).Com certeza, latch deve ser setado se a entrada SET estiver ativa, mas e depois que SET voltar ao seu nivel inativo? Como o latch sabe que deve permanecer no estado SET? A deserigao precisa usar a condigio de saila agora paca determinar a condigio fuura da saida. A seguinte declaragio descreve as condigies ‘que devem tornar o nivel da saida ALTO em um latch S-R: IF (se) SET estiver ative, THEN (entiio) Q deve estar em nis Que condigdes devem tornar o nivel da saidda BAIXO? IF (se) RESET estiver ativo, THEN (entio) Q deve estar em nivel BAIXO. E se nenhuma entrade estiver ativa? Entao a saide deve permanecer « mesma, ¢ podemos expres sar isso como Q = O. Essa expressiio fornece a realimentagao do estado da saida a ser combinada com condigdes de entrada para decidir o que acontece apés a saida Ese ambas as entradas estiverem ativas (isto 6, se tivermos uma combinagao de entrada invali- da)? A estrutura da decisao IFELSE mostrada graficamente na Figura 5.61 garante que o latch nunca tenta responder a ambas as entradas. Se SET estiver ativo, independentemente do estado de RESET, a salda serd forcada a ser de nivel ALTO. Assim, uma entrada invalida sempre resultaré em uma con- Gigio estabelecida. A cléusula ELSIF é considerada apenas quando SET nio estiver ativo, 0 uso do terme de realimentagio (Q = Q) afeta a operago (contendo a agio) s6 quando nenhuma entrada esti- ‘Quando se projetam circuitos seqiienciais que realimentam as entradas com o valor da saida, & pos- sivel eriar um sistema instavel. Uma mudanga no estado da sa(da pode realimentar as entradas, o que muda novamente o estado da saida, que realimenta as entradas, o que muda novamente a saida, oscilacao 6, obviamente, indesejvel. Assim, é muito importante assegurar que nenhuma combinacao de entradas e saidas possa fazer com que isso aconteca. Uma andlise cuidadosa, simulagao e testes de- vem ser feitos para garantir que o seu circuito seja estivel sob todas as condigoes. Para esse circuito, & 1 ALTO.(Cyriroio 5 FUPFLoFS E Diseosrrivos ConReLaros IF (GeTesiveraito) THEN Cleque em ive ALTO. ELSEIF (RESET siver aia) THENColoque © em nivel BAKO LSE dee como ots t ase Ser Vordadoko esate acs ‘O-0 ee [Sem muangas om latch a=0 25 RA 561 A légica de uma deserigo ‘comportamental dem latch $2 necessario habilitar a sintese multinivel para a série MAX 7000 de componentes antes de compilar, fim de evitar a oscilagdo (pelo menos no simulador) quando se passa da entrada ‘invAlida’ para a entra- da‘sem mudangas. SI IUEF) Descreva uma entrada de nivel ativoBAIXO em um latch S-R com entradas chamadas SBAR, RPAR € uma sada chamada Q. A seguir, fac a tabela-verdade de um latch NAND (veje a Figura a 5.6) ea combinaco de entrada invilida deve produzir: (@) Use ANDL. (by Use VEDI. Solucao (@)_A Figura $.62 mostra uma solugdo possivel em ADL. Pontos importantes a serem obsorvados 1. 6 definido como OUTPUT, mesmo que seja realimentado n9 cis as sejam realimentadas no cireuto. 0. 0 AHDI. permite que sa‘ 2, Aeléusula que se sogue o IF daterminaré que estado de soida ocorre quando ambas as entradas estiverem ativas (estado invélido). No exemplo de ebigo aqui fornecido, ocomando SET & quem mand 3. Para avaliae # igualdade, o duplo sinal de igual & usado. Em outras palavras, SBAR =~ 0 produz ‘TRUE quando SBAR ¢ ativo (BAIXO), ‘SURDESIGN £399_62 i sbar, rbar supurs q soureur; ) se abar mm q = vee; Rigrr roar THEN q = GND; BSE asa FIGURA 5.2 Um latch NAND com ADL.28 Sisvustas Dictzats / PRINcIPIOS E APLICAGOES TTaeve wor eovpitad con mated taved syieh [f eeao Wein vel) FoR (ger, ter TH BIC; 4 eran 12), SRGUNOWUNG behavior oF ti08.62 18 sot ou comands {1oga1 oo paren (bets) ‘Um latch NAND com VDL. ()) A Figura 5.63 mostra uma solugdo possivel em VHDL. Pontos importances a serem observados: 1. 6 detinido como BUFFER, em ver de OUTPUT. 190 permite que ele sejerealimentado no creuito 2 Um PROCESS (processo) descreve 0 que acontece quando os valores na lista de sensibilidade (SBAR, RBAR) mudam de estado, 3. Acliusula que se segue a IF determinaré que estado de s verem ativas (estado inwalida) No exemple de cig aq ia ocorre quando ambas as entradas est- necido, o camana SET quem mand, O latchD 0 circuito do latch D transparente também pode ser implementado com HDLs. O software da Altera possui disponivel um bloco primitivo de biblioteca chamado LATCH. O médulo AHDL a seguir ilustra 0 uso desse bloco primitivo LATCH. Basta conectar as portas de habiltacdo (ena — enable) ¢ de ‘dados () aos sinais de médulo apropriados. O médulo VHDL também mostrado a seguir é uma deseri- «io comportamental da fungao do latch D. Voce também pode usar o bloce primitive LATCH coma um componente em VHDL. AMDLD LATCH VHDL D LATCH SUBDESIGH dlatch_ahél mwrsry dlatch.vhal 1s (enable, din simpory PORT (enable, in a Bry q :00TFUE;) q ‘OUP BID); up Giatch vad; ‘VARIABLE a ames, ARCHITECTURE ¥ OP dlatch vhal 1S ‘BEGIN BEGLY quene = enable; PROCESS (enable, din) ged = ai ‘BEGIN EID; TF enable = "1" THEN ae ain, Bap PROCESS, BD v CTSCSEW NIG) | 1. Qual 6 a caracteristica que distingue os citeuitoslégioos de latch em termos de hardware? 2, Qual éa principal caracteristica dos circutos soniienciais?(Cyrtrovo 5 FUPFLoFs E Diseosrivos ConReLaros a 5.26 _DISPOSITIVOS DISPARADOS POR BORDA No inicio do capitulo, apresentamos os dispositivos disparados por borda, cujas safdas respondem &s entradas quando a entrada do clock vé uma ‘borda’. Uma borda significa simplesmente uma tran ‘glo de BAIXO para ALTO, ou vice-versa, e muitas vezes & chamada de evento. Se estamos escrevendo be lnea vieteritoe’ esirdslgey euinneeadice [ears ea via seen animal tte errand clock detecta um evento? A resposta a essa pergunta difere bastante, conforme a linguagem HDL que vocé utiliza. Nesta seco, vamos nos concentrar na criagio de circuitos légicos com clock em sua forma mais simples usando IDL. Usaremos FFs J-K para associar a muitos dos exemplos dados anteriormen- te no capitulo, OFF J-K é um bloco de construcdo padrio de eireuitos Iogicos (seqiienciais) com clock conhecido como um bloco primitivo I6gico, Em sua forma mais comum, ele possui cinco entradas ¢ uma saida, como mostra a Figura 5.64. Os nomes de entrade/safda podem ser padronizados para permitir que nos refiramos as conexdes desse circuito primitivo ou fundamental. A verdadeira operacao do circuito pr mitivo € definida em uma biblioteca de componentes que esté disponivel do compilador de HDL ao gerar um cireuito a partir de nossa descrigao, 0 ALIDL utiliza blocos primitivos ldgicos para deserever © funcionamento de FFs. 0 VDI, oferece algo similar, mas também permite ao projetista descrever 0 funcionamento do circuito Iégico com clock explicitamente no cédigo. FIGURA 5.64 Bloco primitive légieo de wm FF EK FLIP-FLOPS EM AHDL AHDL flop pode ser usado em AHDL declarandovse um registrador (até mesmo um flip-flop & chamado de registrador). Varios tipos diferentes de blocos primitivos de registrador esto disponiveis em AHDL, inclusive JKFF, DFF, SRFF ¢ latch. Cada tipo diferente de bloco primitivo de registeador possuii nomes oficiais (segundo o software da Altera) para as portas desses primitivos. Esses tipos po {dom ser encontrados por meio do menu de ajuda (HELP) do software ALTERA sob o titulo ‘Primitives. A Tabela 5.3 lista alguns desses nomes. Registradores que usam esses blocos primitivos sao declarados nna segdo VARIABLE do eddigo. 0 registrador recebe um aome de instancia, da mesma forma como nomeamos varldveis intermedidrias ou nés internos em exemplos anteriores. Em vez de declaré-lo como um né, contudo, ele € declarado pelo tipo do bloco primitivo do registrador. For exemplo, um FF FAK pode ser declarado wom. VARIABLE FEL :gKER, TTABELA 5.3 ldenticadores de potas do loo primitive da Altera, Fungo da Porta Padrio [Nome da Porta do Bloco Primitivo Enrada do cack ok Praset assineona (avo-BAIKO) pn Clear assinrano (ative: BADXO} an Enadae J, K,,R, D Lksed Entrada de habiltagao (ENABLE) dsparada por ave na Saida @ a28 Sisvustas Dictzats / PRINcIPIOS E APLICAGOES © nome de ia: 11 (vocd pode escolher o nome que quiser), € 0 tipo do bleco primitive do registrador é JKFF (que a Altera exige que vocé use). Uma vez que vocé tenha declarado um registra dor, ele é conectado as outras partes légicas usando seus nomes de portas padrao. As portas (ov pinos) no FF so chamados pelo nome de instancia, com uma extensdo que designa a entrada ou saida espe- cifica. Um exemplo de um FF JK em AHDL é mostrado na Figura 5.65, Observe que inventamos os nomes de entrada/saida nesse SUBDESIGN a fim de distingui-las dos nomes das portas do bloco prim! tivo, O FF unico € declarado na linha &, como descrito anteriormente. A entrada ou porta J desse dis- positivo é entdo rotulada /JI.j,a entrada K 6 f.k,a entrada do clock é jfl.clk, ¢ assim por diante. Cada declaracio de atribuicdo de porta fornecida fara as conexbes necessérias para esse bloco do projeto, ‘As portas pre clr so ambas de nivel ativo-BAIXO, de controle assinerono como as comumente encon- tuedas em um FF padrdo. Na verdade, esses controles assincronos em um bloco primitivo de FF podem ser usados para implementar um latch $-8 de maneira mais eficiente do que 0 eédigo na Figura 5.62. (0s controles pra e elm sio opeionais em AHDL e so desabilitados por default (em um légico 1) caso sejam omitidos na secao légica. Em outras palavras, se as linhas 10 e 11 forem apagadas, as portas pra ecim de fff serao automaticamente ligadas a Veo. 1 | 8 sx ttip-rtop cireuit 9 2 | suppasran £895.65 3 | 4 Jin, kin, clikin, preset, clear :INeUr; 5 gout louspar 6 |i a | ee KEE; = define este flip-flop cow um tipo JEFF 9 | pec 10 EEl.pm = proeet; -- opcionais. 0 valoy pre-definido vee 1 #fl.elm = clear: R FHLj = jin) | ~ conecta o primitive eo ainal de enevada n fELK = kin; “ ffi.elk = clin; 15 qout = ff1.g) ~~ conecta o pino de saida ao primitive as | am, FIGURA 5.65 Fliplop FX tinico usando AHDL. ‘COMPONENTES DA BIBLIOTECA VHDL VHDL O software da Altera vem com extensesbiliotecas de componentes eblocos primitives que podem ser usados pelo projtista. A descrigaa graf de um componente TKFF na biblioteca da Altera é mos trada na Figura 5.66(a). Depois de colocar 0 componente na folha de trabalho, cada uma de suas por- tas € covectata As entradas e saldat Go mdulo, Ease mesmo concelio pode ser inplementalo er ‘VHDL por meio de um componente de biblioteca, As entradas e sada desses componentes de biblio. teca poem ser encontradas no menu de ajuda sob o titulo ‘Primitives’ (FELP/Primitives). A Figura 5.06(b) mostra a declaragao COMPONENT em VIDDL para um bloco primitivo de FT jek. Os pontos Brincipais a notacsio o nome do componente (JKEF) ¢ os nomes das ports, So os mestios nomes uss: tos no simbolo grifico da Figura 5.66(a). Repare também que o tio de cada varigvel de entrada © Sada 6 STD_LOGIC, que 6 um dos tipos de dados paddo IEEE defindos na biblioteca usados em muitos componentes da biblioteca ‘A Flgurn 5.67 usa um componente JKEF da biblioteca em VEDI. pam cria: um cireuto equivalen teao projeto grafico da Figura 5 6(e). As primeias duasinhasdizem ao compiladar para usar abibic teca IEEE para encontrar as deinigdes dos tipo de dados std logic, As duas linha seguintes dizer ao compllador que ele deve procurarna biblioteca da Altera quaisquer componentes da biblioteca padrdo(Cyrtvoio 5 FUPFLoFS E Diseosrivos ConReLaros 29 © FIGURA 5.6 (2) Representagdo gritica usando um componente. (b) Declarago de componente em VHDL ‘que serio usados posteriormente no cédigo. As entradas e saidas do médulo sao declaradas como nos ‘exemplos anteriores, nao ser pelo fato de que agora sio STD_LOGIC e nio BIT. Isso acontece porque ‘5 tipos das portas do médulo devem combinar com os tipos das portas. Dentro da seco de arquitetu- +a, um nome (ffi) € dado a essa instincia do componente JKFF. As palavras-chave PORT MAP sio seguidas de uma lista de todas as conexdes que devem ser feitas nas portas do componente. Observe ‘que as portas do componente (por exemplo, clk) séo listadas & esquerda do simbolo =>, e os objetos ‘20s quais elas so coneetadas (por exemplo, elkin) sfo listados & direita. FIGURA S67 ‘Um flipflop / usendo VDL.230 Sisvustas Dicttats / BRuvclP1os & APLICAGDES FLIP-FLOPS EM VHDL. VHDL Agora que vimos como usar 0s componentes padrio que estio disponiveis na biblioteca, vejamos como eriar nossos proprios componentes que possam set tilizados e reutlizados quando quisermos, 6 para fazer uma comparacéo, descreveremos 0 cédigo VHDL. para um flip-lop J idéntico ao compo- nente JKFF da biblioteca, ‘OVEDL é uma linguagem bastante flexivel e nos permite defini o funcionamento de dispositivos com elock explicitamente ao cédigo, sem depender de blocos primitivos légieos. A chave dos circuitos seqtienciais disparados por bora em VHDL € 0 PROCESS (processo). Coma voeé deve se lembra, essa palavra-chave é seguida de uma lista de sensibilidade entre parénteses. Sempre que uma variivel na lista de sensibilidade muda de estado, 0 cddigo no bloco de processo determina como o circuito deve responder. & como se o flip-flop no fizesse nada até a entrada do clack mudar de estado, e sé entéo avaliasse suas enttadas e atualizasse suas saidas. Se o flip-flop precisa responder a outeas entradas além de clock (por exeraplo, preset e clear, elas podem ser acrescentadas & lista de sensibilidade. 0 ‘digo na Figura 5.68 mostra um flip-flop JX escrito em VEDL. ‘Na linha 9 do eédigo & declarado um snal com o nome de gst, Sinais podem ser pensados como fos que conectam dois pontos na desericio do circuito, mas eles também possuem caraccerfstieas {mplicites de uma ‘memoria’. Isso significa que, assim que um valor éatribuido ao sina, ele permane: ceri naquele valor até que um valor diferente Ihe seja atribuido no e6digo. Em VHDL, uma VARIABLE. (avidvel) costuma ser usada para implementar esse recurso de “‘meméria", mas variéveisprecisam set eclaradas e usadas dentro do mesmo bloco de descrigio. Nesse exempio, se qsate fosse declarado como uma VARIABLE (varidvel), teria de ter sido declarado dentro de PROCESS (aps a linha 11) € Severia ser atribuido a @ antes do final do PROCESS (linha 21). Nosso exemplo usa um SIGNAL. que pode ser declarado e usado em toda a descrigao da arquitetura, Observe que a lista de sensibilidade de PROCESS contém os snais de preset assincrono e clear. 0 fliplop deve responder a essas entcades assim que elas sdo declaradas acionadas (BAIXO),e essas entradas devem se sobrepor as entradas J, K ¢ clock. Para conseguir isso, podemos usar a natureza seqiiencial das construgies IK/ELSE. Primciro, 0 PROCESS descreveré o que acontece quando -- Clreuito de flip-flop JK suri jk 13 PORT elk, J, X, pen, chen :18 BxT) q sour BIT) + BD ik ARCHITECTURE @ OF jk 18 SIONAL gatate BIT; BEGIN PROCESS (elk, pen, clen) -- easponde a quataquer dessa ainaia ecm TF prn = 10" THRU getate <= '1'; -- preset aeefnerono ELSIF clrn = '0' THEN qgtate <= '0')-- clear assincrono ELSIF clk = ‘1! AND clk’ EVENT THEN -- na borda do cubida do clock IP j= '2" AND k= '2/ THEN getate <= NOT qetate; BLOIP 3 = 11" AND k = '0' THEN qatate <= '2'; ELSIF 3 = ‘0" AND e = '1" TREN qatate <= "0"; em IF; g <= qstate; ~~ atualiza pino do safda ID ay FIGURA 5.65 Plipslop nico FK usando VHDL(Cyrtvoio 5 FUPFLoFS E Diseosrivos ConReLaros a ‘epenas um dos trés sinais — clk, pra ou clrn —muda de estado. A entrada de prioridade mais alta neste ‘exemplo & pr, porque ¢ avaliada primeiro na linha 13. Se ela for acionada, qxtate ser setado em nivel ALTO e as outras entradas nem serao avaliadas, porque estao no ramo else da decisao. Se pm for de nivel ALTO, cin seré avaliada na lina 14 para que se verifique se é de nivel BAIXO. Se for, o flip-lop sera limpo (cleared) e nada mais ser avaliado no PROCESS. A linha 15 seré avaliada apenas se tanto rn quanto clm forem de nivel ALTO. 0 termo cikEVENT na linha 15 é avaliado como TRUE (verdadei- +o) apenas se houver uma transigao em cik. Como cik = *I’ precisa ser I KUL: (verdadeiro) tambem, essa condigdo responde apenas a uma transicdo de borda de subida no clock. As préximas trés condigdes das linhas 16, 17 e 18 sio avaliadas apenas apés uma borda de subida em clk e servem para atualizar 0 estado do flip-flop. Em outras palavras, elas séo aninhadas (nested) dentro da declaracéo ELSIP da linha 15. Apenas os comandos j-K para comutar, set e reset sdo avaliados pela IF/ELSIF das linhas 16-18. Obviamente, com um JK hi um quarto comando, manutengai. A condigae ELSE do dispositive ‘que ‘falta’ sord interpretada pelo VHDL como um dispositivo de meméria implfeita que manterd o esta do PRESENT (atval) se nenhuma das condigdes /-K dadas for TRUE (verdadeira), Observe que cada cstrutura IF/ELSIF tem a sua prépria declaragao de END IF. A Tinha 19 encerra a estrutura de decisao que decide setar,limpar ou comutar (se, clear ou rogele). A linha 20 encerra a estrutura IF/ELSIF que decide entre as respostas da borda de preset, clear e clock. Assim que se encerrar o PROCESS, 0 esta do do filp-flop é transferido para a porta de saida g. Independentemente de a descricao ser feita em AHDL ou VDL, 0 funcionamento adequado do circuito pode ser verificado por meio de um simulador. A parte mais importante e desafiadora da ver ficago com um simulador ¢ eriar um conjunto de eondigées de entrada hipotétieas que prove que o cit- cuito faz cudo aquilo para que foi projetado, Hé muitas formas de se fazer isso, © eabe ao projetista escolher a melhor. A simulacao usada para verificar o funcionamento do bloco primitivo JKFF é mos trada na Figura 5.69. A entrada prese 6 inicialmente ativada e entio, em ¢1, a entrada clear 6 ativada. Essses testes garantem que prese e clear estao funcionando de mode assinerono, A entrada jn é de nivel ALTO em (2 ¢ kin é de nivel ALTO em (3. Bntre esses pontos, as entradas em jin e kin estao ambas em nivel BAIXO. Essa parte da simulagdo testa os modos sincronos de set, manutencdo e reset. A comecar de t4, 0 comando toggle é testado com jin = kin = 1. Veja que, em t5, preset é acionado (BAIXO) para testar se preset se sobrepde 20 comando comutagao. Depois de 6, a safcla comeca a comutar outta vez , em (7, entrada clear se sobrepde as entradas sincronas. Testar todos os modos de {uncionamento e f interagiio dos varios controles é muito importante em uma simulacio. sen: ee tage 2am hoe som som | som 7 ede dim _ 19000 * ou r 1 : s 8 8 “ Soe @ FIGURA'5.69 Simulagao do fiplop HK. CUS UEINA) 1. Oqueé.um bloco primitivo lisico? 21 O que projetita precisa saber para usar um blaco primitive Logica? 3. No sistema da Altera, onde sto encontradas as informagies sobre blocos primi- tivos efungbes de biblioieca? 4. Qual 60 clemento-chave em VHDL que permite a deserigdo expliita dos cir. ‘uitos 6gicos com clock? ‘5. Que biblioteca define os tipos de dados std logic? 6. Que biblioteca define os blocos primitivos bgicos e componentes comuns?22 Sisvustas Dicteats / PRINCIPIOS E APLICAGDES 5.27 _CIRCUITOS COM COMPONENTES MULTIPLOS EM HDL Comecamos este capitulo estudande latches. Usamos latches para fazer flip-flops e usamos flip: flops para fazer muitos circuitos, inclusive contadores binarios. Uma descrigao grafica (diagrama I6gi- 9x bindrio crescente simples é mostrada na Figura 5.70, Esse circuito ¢ funcionalmen. ak {ol decenhadn com a TSR diveitn pars farilitar 2 viensliracin dn valor numérico do contador binario. O circuito foi redesenhado aqui para mostrar o fluxo de sinais em um formato mais convencional, com entradas a esquerda e saidas & direita. Observe que esses simbolos 6gicos sdo disparados pela borda negativa. Esses flip-flops também no possuem entradas assincronas ‘pm ou clm, Nosso objetivo é descrever o circuito desse contador em HDDL interconectando trés instan- is do mesmo componente do flip-lop JK. our our Oc ee Yee Yeo er ya ar FIGURA BK dewtib if is is Fro Fr 7 CONTADOR ASSINCRONO CRESCENTE EM AHDL AHDL ‘Uma descrigdo baseada em texto desse circuito requer trés flipflops do mesmo tipo, exatamente ‘como na descricao grafica. Consulte a Figura 5.71. Ne linha § da figura, uma notacio de matriz de bits Gusada para declarar um registrador de trés flip-flops /-K. O nome do registrador é g, exatamente como nome da porta de safda. O AHDL consegue interpretar isso como significando que a saida de cada flip-flop deve ser conectada i porta de saida. Cada bit da matriz q possui todos os atributes de um bloco primitive JKEE. 0 AHDL é bastante flexivel quanto a0 uso de conjuntos indexados como esse. ‘Como um exemplo do uso dessa notacao de conjunto, veja como todas as entradas e K para todos os flip-flops estao conectadas a Vcc nas linhas 11 ¢ 12-Se os flip-flops houvessem sido nomeados A, Be C, em vez de por meio de uma matriz de bits seriam necessérias atribuigbes individuals para cada entrada 2 MoD 8 contador aseincrono crescente. % SUEDESIGN £195 71 ( a(2..0) ourear, ) 12.0) saxer; -- define créa Fre sr ECW ~- obgerve: 0 valor predetinide para prn e cl é vec! q12..01.j = vec; ~~ modo comstagzo J = K = 1 para todos os FFa a12..0).k = voor 4ql0)-clk = teleck: G1) elk = !910)-a: G{2).clk = !q[1]-q; -- conectay clocks na forma assincrona FIGURA 5.71 MOD contador assincrono em AHDL.(Cyrivoio 5 FUPFLoFS E Diseosrivos ConReLaros 28 1 K,oque tornaria o cédigo muito longo. A seguir, sio feitas as interconexdes principais entre os flip: flops para transformar esse sistema em um contador assincrone. O sinal do clock é invertido e atribui do & entrada de clock FFO (linha 13); saida Q de FFO é invertida e atribuida & entrada do clock FFL (linha 14) e assim por diante, formando um contador assinerono, CONTADOR ASSINCRONO EM VHDL VHDL Deserevemos na Figura 5.68 0 cédig VHDL para um JKEF disparado por borda positiva cam con- troles preset e clear. 0 contador na Figura 5.70 € disparado por borda negativa ¢ nao requer preset ou clear assincronos. Nosso objetivo agora é escrever o eédigo VIIDL para um desses flipflops, represen tar trésinstancias do mesmo flip-flop ¢ interconectar as portas para eriar 0 contador. Comegaremos vendo a descri¢io em VHDL. na Figura 5.72, a partir da linha 18, Bsse médulo de cédigo VHDL descreve o funcionamento de um tinico componente de flip-lop J-K. O nome do compo- nente éneg. jk (linha 18) cele possui entradas cfk,j¢ & (linha 19) ¢ saida q linha 20).Um sinal nome do qsiave & usado para guardar 0 estado do flip-flop ¢ conectivlo a saida g. Na linha 25, PROCESS pos- sui apenas ck ne lista de sensibilidade, de modo que ele responde apenas a variagies no ck (bordas de subida e descida). A declaracio que faz com que esse fliplop seja disparado pela borda de deseida est na linha 27. IF (cIPEVENT AND clk = ‘0')€ verdadeiro, entao uma borda cik acabou de ocorrer & ck agora esta no nivel BAIXO, 0 que significa que deve ter sido uma borda de descida de ck. As deci shes IF/ELSE que se seguem implementam os quatro estados de um flip-flop PK. 1 | eerrre Figs 2 as 2 | porn (clock im orn: 3 Sout BUFFER BIT_VECTGR (2 DOWNTO 0}; 4 | exp rigs_t2r 5 | ancurracrure counter oF fig5_72 15 7 (COMPONENT nes. Sie 8 | por ( cik, 3, & smn BIT; 2 6 :0UP arf) 10 | sup conpower; at | genom a2 | high cast; => connect to veo a3 | et: meg sk FORT mab (j => igh, k => nigh, elk => clock, q => gout(0)); at | £81: neg tk PORT MAP (G => high, => high, elk => gout l0).q => gout (1); a5 | £22: negdk FORT MAP (J => high, K => Ligh, elk =» qoutid}.q => qout(2]); a6 | END counters a6 | gurrey neg je 15 as | port (elk, 3, 2x Brn, 20 3 10UR BIR 22 | ARCHITECTURE eimple of neg jk 15 23 | SIGNAL qatate BIT; 25 | BROCESS (clk) 2s | sper 2 (TP (elie avaN np elk = +0") THE 2 Ie j= 12! AMD R= ‘1+ THEN qotate VDL para implementar todo 0 circuite da Figura 5.89 (b) Rscrova um arquivo de projete em VHDL para implementar todo o citeuite da Figura 5.89 RESPOSTAS DAS QUESTOES PARA REVISAO segho 51 1, ALTO; BAIXO, 2. @=0,0-1 3, Verdadeiro 4. Aplicar um nivel BAIXO momentaneamente na ‘enteada SET. SEGAOS2 1, BAIXO, ALTO. 20-1 3. Farer CLEAR 4. SET ¢ RESET estariam ambas normalmente no seu estado tivo om nivel BAIXO. SEGAOSS 4, Entradas de controle sincronas © entradas de clock 2, A-saida do PP pode mudar apenas quando a trans: ‘¢io apropriada do clock ocorrer. 3. alto, 4. Tempo de setup é o interval de tempo imediatamen- teanterior a borda ativa do sinal CLK durante oqual ‘as entradas de controle devem permanecer estve ‘Tempo de hold ¢o intervalo de tempo imediatamen- te pis a borde ativa do inal CLK, durante o qual es ents de controle deverspermenecer esivels SEGAOSS 1. 1rd pare nivel ALTO em b rd para vel BAIXO em {ied para nivel ALTO er h 2, Porque CKL* permaneceré em nivel ALTO apenas por aiguns nanossegundos, segios.7 1. Vordadeiv. 2. Nio. 3 1=1,K=0. Seco Sa 1. Oval para nivel BATKO no ponto we permancce em vel BAIXO. 2. also. A entrada pode mudar sem afetar Q, pois Q 6 pode mudar na bord ativa de CLK 3. Sim, comertendowe os FFs D (Figura 525) Seco 59 1. Em um latch Da sida Q pode mudar enquanto EN estiver om nivel ALTO. Emm flip-top D, said 38 Pode mudar na bordaativa de CLIK.24 2. Fata 3. Verdadeio seghosi0 1. Entradas assnetonesoperom independentemente Gnentraga CLE 2. Sim vst que PRE evo em nivel BAIN, 3. f= k= 1, PRE = CER = 16 una boda de subide ‘om CLK segiosit 1. 0 twitnpulo dentro do retingulo indica aperasio por transigio; 0 tiinguloetangulo extern 80 retinal indie daparo na honda de dese. 2 B us para ndicar ques fungi dessasontdas ccomum ¢ mais de un reuit oo chip. seghos2 1 treo 2. False, poi forma de onda tambm tom do sts erm de ruil) secaos.a7 2. Plipslop D. 3. Seis, 4. Verdadeivo StcAO 518 1. Verdadeio, 2. Poucas interconendes entre resstradores. 3. aXi%y = 114; ¥aY4¥) = 101. 4. Paralela SegAo 5.19 10k Oita, 256 2s 3. $:000010002 = 89 secans21 1. A saida pode conter osciactes 2. Um dispositivo Schmittrigger produr sinais de saida com transigdes répidas elimpas, ainda que os sinals de entrada tenham transis lentas, Sisustas Diotsats / BRuvclPios & APLICAGDES SECKO 522 1 0=0,0=1. Verdadeiro. Or valores externos de Re C Para um moncestivel redisparével, cada novo pulso ‘pindependentemente do estado lgico da saida 2. SECAO 5.28 1. 24h 2. 109,3 He 66,7% 3 A estabilidade na freatine ‘SEGAO 5.24 1 0 desalinhamento de clock € a chegada do sinal CLK as entradas de FFscistintos em instantes dite rentes de tempo. Isto pode fazer com que Um FF comute para um estado incorret. SECKO 525 1 Realimentagio: as sadas so conectadas As entra dase determinam o proximo estado das saidas. 2, Evoluir per uma seatléncia predererminada de esta dos em resposta a um sinal de eloek de entrada, segAo 526 1. Um bloco de construgdo padrdo de uma biblioteca de componentes que execitealgnma Fungie Tigica fendamental 0s nomes de cada entradie saidae 0 nome do bloco primicivo que é reeonhecido pelo sistema de desen- volvimento. 3. No menu de ajuda (HELP), 4. A declaracio PROCESS permite construgies IP se dilenciais ea instrugdo EVENT detecta as transigdes, 5 ieee.std logic. 1168 6. alteramaxplus2 ‘SEGAO 5.27 1. sim. 2, Na secio VARIABLE, 3. E amibuido um nome de varlvel a cada um. 4 5. 5. Sinais (SIGNALS) 6. PORT MAP.