Pokazna veba 1 Osnovi projektovanja digitalnih sistema na nivou logikih kola

2015/16

POKAZNA VEBA 1
Osnovi projektovanja digitalnih sistema na nivou logikih kola
Potrebno predznanje

Osnovno poznavanje digitalne elektronike

Bulova (Boolean) algebra

ta e biti naueno tokom izrade vebe?

Nakon uraene vebe, biete u mogunosti da:

razumete razna digitalna logika kola i njihovu funkciju

projektujete sistem koji rauna proizvoljnu Boolean funkciju pomou logikih kola
opiete sistem sastavljen od digitalnih logikih kola pomou logike eme
koristite VHDL test bench za proveru rada sistema sastavljenih od digitalnih logikih kola
koristite Xilinx ISE za opis i simulaciju digitalnih sistema.

Sa znanjem dobijenim u ovoj vebi, biete spremni da projektujete sloenije sisteme sastavljene od digitalnih
logikih kola, tzv. kombinacione mree, o kojima e biti vie rei u narednoj vebi. Znanje dobijeno u ovoj vebi je
vano za pravljenje mosta izmeu digitalnog matematikog sveta Bulove algebre i fizikog sveta digitalne
elektronike. Osnovno znanje dobijeno u ovoj vebi omoguie vam da razumete sloene digitalne sisteme koje
ete projektovati tokom predmeta.

Apstrakt i motivacija
U dananje vreme, mnogi ureaji koji nas okruuju su digitalni. Ovi ureaji itav svoj rad zasnivaju na
operacijama unutar skupa od samo dve vrednosti (nule i jedinice), a operacije koje nad njima vre su operacije
Bulove algebre nad ovim skupom vrednosti. Raunanje tokom rada aviona koje vodi rauna da putnici sigurno
slete na odredite, Facebook chata na vaem mobilnom telefonu ili puta na Mesec se vri iskljuivo pomou
operacija Bulove algebre nad skupom od dve vrednosti. Nije teko zakljuiti da je poznavanje Bulove algebre i
njenih operacija kljuno znanje prilikom razumevanja rada ureaja modernih tehnologija.
Ova veba e vas nauiti osnovama operacija Bulove algebre i projektovanja sistema koji raunaju vrednosti
Bulovih funkcija, koji su osnovna gradivna komponenta digitalnih sistema. Veba e vas nauiti i kako da opiete
te sisteme koristei logike eme. Tokom projektovanja vaeg prvog digitalnog sistema, koristiete Xilinx ISE alat
koji omoguava ne samo da opiete digitalni sistem nego i da ga simulirate, tj. proverite njegov rad, i
implementirate na odreenoj fizikoj platformi. Znanje koje dobijete u ovoj vebi je prvi korak ka konanom cilju
ovog predmeta projektovanju sloenih digitalnih sistema za raunanje, tj. procesora.

Pokazna veba 1 Osnovi projektovanja digitalnih sistema na nivou logikih kola

2015/16

TEORIJSKE OSNOVE
1. Digitalna logika kola
Digitalna logika kola su elektronska kola koja imaju mogunost raunanja vrednosti logikih funkcija Bulove
algebre. Bulova algebra je definisana nad skupom od 2 vrednosti:

Logika nula (0, FALSE) predstavljena niskom vrednosti potencijala na ici,

Logika jedinica (1, TRUE) predstavljena visokom vrednosti potencijala na ici.

Neke od logikih operacija Bulove algebre su:

Negacija (NOT) unarna operacija predstavljena znakom komplementa,

Konjunkcija (AND) binarna operacija predstavljena znakom mnoenja,
Disjunkcija (OR) binarna operacija predstavljena znakom sabiranja,
Ekskluzivna disjunkcija (XOR) binarna operacija predstavljena znakom sabiranja u krugu,
razne kombinacije ranije navedenih operacija.

Tabela 1.1 na sledeoj strani daje prikaz osnovnih logikih kola koja se koriste u digitalnoj elektronici, kao i
istinitosne tablice koje prikazuju ta e biti izlaz svakog od kola, za svaku kombinaciju ulaza. Svaki od ovih kola se
realizuje pomou elektronskih komponenti tranzistora. Fizika realizacija logikih kola je izvan opsega ovog
predmeta i nee biti razmatrana. Prilikom projektovanja digitalnih sistema logika kola se koriste kao osnovne
komponente, odn. komponente na najniem nivou hijerarhije.
Sloene funkcije Bulove algebre se realizuju kombinacijom logikih kola iz tabele 1-1. Minimalni skup logikih
kola predstavlja skup pomou kojeg se moe realizovati bilo koja sloena funkcija Bulove algebre. Moe se
dokazati da kolo NAND predstavlja minimalni skup, odn. bilo koja funkcija Bulove algebre moe da se realizuje
koristei samo NAND kolo. Slino tako, kolo NOR predstavlja minimalni skup. Zanimljivo je da mnogo korienije
funkcije u matematikoj logici - AND, OR i NOT samostalno ne predstavljaju minimalni skup, ve minimalni skup
sadri sve tri navedene funkcije. Kao primer realizacije sloenih funkcija, posmatrajmo funkciju = + . Slika
1-1 pokazuje kako se navedena sloena funkcija moe realizovati pomou logikih kola.

Slika 1-1. Primer realizacije sloene Bulove funkcije pomou logikih kola

Iako izgleda vrlo skromno, sa dve vrednosti i nekoliko operacija, prostor Bulove algebre je matematiki
izuzetno moan i dovoljan da se izvre sva matematika raunanja - od jednostavnih, kao to su sabiranje,
mnoenje, do veoma sloenih kao to su sistemi odluivanja u sloenim ureajima ili numeriko reavanje
parcijalnih diferencijalnih jednaina. Svi digitalni ureaji su zasnovani na raunanju unutar prostora Bulove
algebre. Raunanje prilikom kontrolisanja leta aviona, rada vaeg mobilnog telefona i kunog raunara,
automobila, neeg sloenog kao to je superraunar koji kontrolie let svemirske letelice ili neeg jednostavnog
kao to je budilnik koji vodi rauna da ne zakasnite na vebe iz LPRS1 sve se to vri raunanjem u prostoru
Bulove algebre i njene dve vrednosti i minimalno jedna operacija su dovoljne za to.

Pokazna veba 1 Osnovi projektovanja digitalnih sistema na nivou logikih kola

2015/16

Tabela 1-1. Digitalna logika kola

Naziv

Oznaka

Funkcija

Istinitosna tablica
X
0
1

NOT

AND

OR

XOR

NAND

NOR

XNOR

Y
1
0

= 1 2

X1
0
0
1
1

X2
0
1
0
1

Y
0
0
0
1

= 1 + 2

X1
0
0
1
1

X2
0
1
0
1

Y
0
1
1
1

= 1 2

X1
0
0
1
1

X2
0
1
0
1

Y
0
1
1
0

=
1 2

X1
0
0
1
1

X2
0
1
0
1

Y
1
1
1
0

=
1 + 2

X1
0
0
1
1

X2
0
1
0
1

Y
1
0
0
0

= 1 2

X1
0
0
1
1

X2
0
1
0
1

Y
1
0
0
1

Pokazna veba 1 Osnovi projektovanja digitalnih sistema na nivou logikih kola

2015/16

Digitalna kola zasnovana na logikim kolima iz tabele 1-1 se nazivaju kombinacione mree. Svaka
kombinaciona mrea zahteva odreeno vreme raunanja koje mora da protekne da bi se na izlazu pojavio validan
rezultat. Ovo vreme postoji zbog parazitne kapacitivnosti u elektronskim komponentima pomou kojih se
realizuju logika kola i konanog vremena koje mora da protekne da bi signal promenio vrednost od visokog ka
niskom potencijalu i obrnuto. Zbog toga se za svako logiko kolo definie kanjenje logikog kola, a kanjenje
sloenog logikog kola se rauna kao kanjenje na najduoj putanji od nekog ulaza do nekog izlaza. Za primer sa
slike 1-1, kanjenje datog kola jednako je zbiru kanjenja AND i OR kola, poto je najdua putanja upravo od ulaza
A ili B do izlaza Y, koja prolazi kroz oba kola (da bi OR kolo moglo da rauna izlaz, prvo mora AND kolo da izrauna
vrednost meurezultata). Kanjenje kola direktno odreuje maksimalnu frekvenciju na kojoj digitalni sistem moe
da funkcionie, o emu emo vie priati kasnije.
Iako su dovoljna za sva raunanja, logika kola iz tabele 1-1 nisu dovoljna da bi se realizovao kompletan
digitalni sistem. Da bi raunanja imala smisla, rezultat tih raunanja negde treba da se zapamti kako bi bio
ponovno iskoristiv. Za tu svrhu se koriste elektronska kola koja imaju dva stanja ime se logika nula i jedinica
mogu upamtiti u tim kolima. Uvodei mogunost memorisanja vrednosti, omoguava se da digitalni sistem
prolazi kroz stanja, ime se uvodi sekvencijalnost u rad digitalnog sistema. Kola koja uz komponente iz tabele 1-1
sadre i elektronska kola za memorisanje nazivaju se sekvencijalne mree. O njima e vie biti rei kasnije.

Pokazna veba 1 Osnovi projektovanja digitalnih sistema na nivou logikih kola

2015/16

ZADACI
2. Moj prvi digitalni sistem (i Xilinx ISE tutorial)
Projektovanje sloenih digitalnih sistema uz pomo Xilinx ISE programskog paketa je mogue na 2 naina:
formiranjem logike eme digitalnog sistema ili formiranjem HDL (Hardware Description Language) opisa
digitalnog sistema, tj. opisa pomou jezika za opis fizike arhitekture.
Xilinx ISE programski paket podrava opis digitalnih sistema pomou dva jezika za opis fizike arhitekture:
1. VHDL (Very high speed integrated circuit Hardware Description Language)
2. VERILOG
Postupak projektovanja u Xilinx ISE alatu se uopteno moe podeliti u nekoliko uzastopnih koraka:
1.
2.
3.
4.
5.
6.
7.
8.

Formiranje projekta
Formiranje datoteke u kojoj e biti opis sistema logikom emom ili VHDL jezikom,
Opis sistema koristei logiku emu ili VHDL jezik,
Formiranje datoteke u kojoj e biti opisan test bench sistema,
Opis test bencha sistema koristei VHDL jezik,
Provera ispravnosti eme, sintakse VHDL opisa sistema i VHDL test bencha,
Simulacija sistema koristei napisani test bench u simulatoru,
Provera rada sistema posmatrajui simulacioni dijagram.

Nakon ovih koraka slede koraci za implementaciju sistema koje emo ostaviti za narednu vebu. Sada emo
proi kroz sve navedene korake i projektovati na prvi digitalni sistem.

2.1. Formiranje projekta

Slika 2-1 prikazuje osnovni prozor Xilinx ISE programskog paketa. Vidi se da je on podeljen na tri sastavna
dela:
Poetni prozor (Start) levi gornji deo ekrana
U ovom prozoru se mogu pokrenuti neke poetne operacije, kao to su formiranje projekta,
otvaranje ve postojeeg projekta, kao i linkovi ka nekim dodatnim informacijama.
Izlazni prozor (Console) donji deo ekrana
Prikazuje izlazne poruke pokrenutih procesa
Radni prozor (Workspace) desni deo ekrana
U ovom prozoru se vri pisanje i ispravljanje HDL koda ili drugih tekstualnih datoteka, kao i
formiranje logikih ema
Na poetku projektovanja digitalnog sistema potrebno je otvoriti projektnu datoteku koja e pamtiti sve
relevantne podatke o projektu (ime projekta, koriena komponenta, hijerarhijska struktura, datoteke ukljuene u
projekat). Projektne datoteke se prepoznaju po ekstenziji *.xise. Kreiranje projekta se moe zapoeti odabirom
komande File > New Project, ime se otvara prozor za definisanje informacija o projektu, Slika 2-2.

Pokazna veba 1 Osnovi projektovanja digitalnih sistema na nivou logikih kola

Slika 2-1. Osnovni prozor Xilinx ISE programskog paketa

Slika 2-2. Formiranje novog projekta

2015/16

Pokazna veba 1 Osnovi projektovanja digitalnih sistema na nivou logikih kola

2015/16

U polje Name treba upisati ime projekta, dok se lokacija projektnog direktorijuma u vidu putanje do
odredinog direktorijuma definie u polju Location. U polju Top-level source type treba da se izabere tip opisa
digitalnog sistema HDL za opis pomou nekog od jezika za opis fizike arhitekture ili Schematic za opis pomou
formiranja logike eme. Na ovoj vebi emo koristiti schematic.
Pritiskom na dugme Next prelazi se na sledei prozor gde se definie programabilna sekvencijalna mrea za
koju se projektuje digitalni sistem, Slika 2-3. U naem sluaju treba odabrati FPGA koja se nalazi na E2LP platformi
(vie o njoj u narednoj vebi). Programabilna sekvencijalna mrea je iz familije Xilinx Spartan-6 sa sledeim
karakteristikama:

Product Category:
Family:
Device:
Package:
Speed:
Top-Level Source Type:
Synthesis Tool:
Simulator:
Preferred Language:

All
Spartan6
XC6SLX45
FGG676
-2
Schematic
XST (VHDL/Verilog)
ISim (VHDL/Verilog)
VHDL

Slika 2-3. Odabir programabilne sekvencijalne mree

Pokazna veba 1 Osnovi projektovanja digitalnih sistema na nivou logikih kola

2015/16

Sledi prozor sa saetkom odabranih podataka o projektu. Ukoliko se eli promeniti neki parametar, klikom na
dugme Back se moe vratiti unatrag kroz opisane prozore i promeniti eljena informacija. Klikom na dugme Finish
se zavrava formiranje projekta i dobija se osnovni Xilinx ISE prozor.

2.2 Formiranje logike eme digitalnog sistema i njeno ukljuivanje u projekat

Nova datoteka gde e biti smetena logika ema digitalnog sistema se formira pomou komande New
Source iz Project menija. Ova komanda se takoe moe pozvati iz menija koji se dobija desnim klikom na oznaku
programabilne sekvencijalne mree (xc6slx45-2fgg676) u projektnom prozoru. Slika 2-4 prikazuje prozor koji se
dobija pozivom ove komande.

Slika 2-4. Formiranje datoteke sa opisom digitalnog sistema

Sa leve strane treba odabrati Schematic a u polje File name upisati ime datoteke u koju e se smestiti logika
ema. Putanja do direktorijuma gde e biti smetena datoteka se definie u polju Location. Kontrolno polje Add to
project mora da je selektovano radi dodavanja novoformirane datoteke u projekat.
Pritiskom na dugme Next se dobija kratak saetak upisanih informacija i pritiskom na dugme Finish se
novoformirana datoteka otvara u radnom prozoru, Slika 2-5.

Pokazna veba 1 Osnovi projektovanja digitalnih sistema na nivou logikih kola

2015/16

Slika 2-5. Radni prozor za formiranje logike eme

Logika ema se formira prevlaenjem simbola logikih kola, koji se nalaze u prozoru Symbols, na radnu
povrinu sa desne strane. Simboli koji odgovaraju logikim kolima iz tabele 1-1 su:
inv invertor (logiko kolo NOT),
and2 dvoulazno AND kolo,
or2 dvoulazno OR kolo,
xor2 dvoulazno XOR kolo,
nand2 dvoulazno NAND kolo,
nor2 dvoulazno NOR kolo,
xnor2 dvoulazno XNOR kolo.
Veze izmeu kola se definiu spajanjem njihovih ulaza/izlaza pomou ica:
Ulazi i izlazi sistema se definiu pomou ulazno/izlaznih markera:

Add Wire.

Add I/O Marker.

2.3. Opis digitalnog sistema logikom emom

Vreme je da opiete va prvi digitalni sistem! Nacrtajte logiku emu sistema sa slike 2-6.

prolazi

interni signal

Slika 2-6. Na prvi digitalni sistem

prolazi

Pokazna veba 1 Osnovi projektovanja digitalnih sistema na nivou logikih kola

2015/16

2.4. Dodavanje datoteke za VHDL test bench

Nakon zavretka opisa digitalnog sistema, potrebno je proveriti njegovu funkcionalnost. Funkcionalnost
digitalnog sistema emo proveriti koristei VHDL test bench kao generator ulaza u na sistem. Test bench takoe
preuzima vrednosti koje na sistem generie na izlazu i pamti ih u internim signalima.
U ovoj vebi neemo formirati novi test bench, nego emo koristiti ve napravljen. Kako bi se dodala datoteka
za opis VHDL test bencha, potrebno je izabrati File --> Add Source, nakon ega treba izabrati datoteku
MyFirstDigitalSystem_tb.vhd.

2.5. Opis test bencha za proveru rada digitalnog sistema

Sadraj test bencha je izvan opsega ove vebe, pa emo ovaj deo preskoiti.

2.6. Provera sintakse

Nakon zavrenog opisa test bencha, vratite se u Design prozor (na glavnom prozoru Xilinx ISE alata). Ovaj
prozor je podeljen u dva dela:

gornji deo sa informacijom o datotekama ukljuenim u projekat,

donji deo sa komandama i zadacima koji se mogu izvriti u projektu.

U prozoru sa raspoloivim procesima je sada mogue po potrebi odabrati izvrenje nekog zadatka. Zadaci su
podeljeni u sledee tri kategorije:

Zadaci (Tasks)
Pokretanjem ovog procesa ISE programski paket je pokrenut u tzv. "batch mode" reimu rada. Tokov
izvrenja ovog tipa procesa vri se odgovarajue procesiranje ulaznih datoteka i ne otvaraju se nikakve
dodatne alatke u radnom prozoru. Izlazni procesi i njihovo stanje se pojavljuje u izlaznom prozoru.

Izvetaji (Reports)
Izvrenje veine zadataka generie odgovarajue izvetaje koji se mogu analizirati odabirom ovog tipa
procesa. Pri pokretanju izvetaj se pojavljuje u radnom prozoru.

Dodatne alatke (Tools)

Pokretanjem ovakvog tipa procesa otvara se povezana alatka kao nezavisna aplikacija ili u radnom
prozoru.

Tokom projektovanja digitalnog sistema svaki proces se moe nai u nekom od sledeih stanja

Running proces je u stanju izvravnja.

Up-to-date Proces je uspeno izvren bez greaka ili upozorenja. Ako se izvetaj nae u ovom
stanju znai da je izvetaj auran, mada se moe desiti da zadaci obuhvaeni ovim procesom imaju
greke ili upozorenja.

Warnings reported Proces je uspeno izvren ali postoje upozorenja.

Errors reported Proces je izvren sa najmanje jednom grekom.

Out-of-Date Oznaava da su u projektu napravljene izmene i da se proces mora ponovo izvriti.

No icon U sluaju da pored procesa nema nijedne od prethodnih ikonica proces nije pokrenut.

10

Pokazna veba 1 Osnovi projektovanja digitalnih sistema na nivou logikih kola

2015/16

U gornjem delu Design prozora, mogu se izabrati dva pogleda:

Implementation u kome su prikazane samo datoteke koje slue implementaciji digitalnog sistema,
to su sve datoteke sem test bencheva,
Simulation u kome su prikazane sve datoteke ukljuujui i datoteke za proveru (test bench).

Dakle, preimo u pogled za simulaciju i izaberimo test bench u spisku datoteka. Primetite da je opis vaeg
sistema uvuen u odnosu na test bench, to govori da test bench proverava va sistem. Jako je bitno uvek imati
izabran test bench prilikom pokretanja simulacije jer su komande u donjem delu prozora zavisne od datoteke koja
je izabrana u gornjem delu.
U donjem delu prozora, rairite opciju ISim Simulator i izaberite Behavioral Check Syntax. Ova opcija
proverava VHDL sintaksu selektovane datoteke (u naem sluaju VHDL test bencha) i svih datoteka koje su
hijerarhijski ispod ove datoteke, odn. uvuene u odnosu na nju (u naem sluaju opis sistema).
Ukoliko se otkrije neka greka u VHDL sintaksi, poruka sa grekom se prikazuje u konzolnom prozoru ispod. U
suprotnom, pojavljuje se zelena oznaka ispravnosti VHDL datoteke.

2.7. Pokretanje simulacije sistema

ISim simulator je sastavni deo Xilinx ISE programskog paketa. Uz pomo ovog programa mogue je izvriti
funkcionalnu proveru ispravnosti digitalnog sistema koji se projektuje. Ovde se navode samo osnovne komande za
njegovo korienje.
Simulacija HDL koda se izvrava u tri osnovna koraka (vai za svaki HDL simulator):

Prevoenje izvornog koda (Compile) sadri ranije navedenu opciju za proveru sintakse
Pokretanje radnog reima za simulaciju (Simulate)
Pokretanje simulacije (Run)

Kada se ISim simulator pozove iz radnog okruenja sva tri koraka se izvre automatski. U sluaju greke u
nekom od koraka, poruka o greci e biti ispisana u konzoli.
Ukoliko nema greke, otvara se prozor simulatora, slika 2-7.

11

Pokazna veba 1 Osnovi projektovanja digitalnih sistema na nivou logikih kola

2015/16

Slika 2-7. Primer prozora za simulaciju

2.8. Provera rada sistema posmatranjem simulacionog dijagrama

Grupa
ikona
podeavanje prikaza signala kao i kontrolu toka izvrenja simulacije.

omoguava

Znaenja pojedinih ikona su:

Zoom In poveanje nivoa uveanja.

Zoom Out smanjenje nivoa uveanja.

Zoom to Full View podeavanje nivoa uveanja na nivo koji omoguava pregled kompletnog
toka simulacije.

Zoom to Selected podeavanje nivoa uveanja na selektovani deo dijagrama..

Redraw All Windows ponovno iscrtavanje svih prozora.

Previous Transition skok na prethodnu promenu signala.

Next Transition skok na narednu promenu signala.

Add Marker postavljenje pojedinanog markera.

Previous Marker skok na prethodni marker.

Next Marker skok na sledei marker.

Restart restartovanje simulacije.

12

Pokazna veba 1 Osnovi projektovanja digitalnih sistema na nivou logikih kola

2015/16

Run All pokretanje izvrenja simulacije na neodreen vremenski period.

Run for the time specified on the toolbar pokretanje izvrenja simulacije na vremeski period
definisan u susednom polju.

Step izvrenje simulacije korak po korak sa uvidom u progres izvrenja u HDL kodu.

Break zaustavljanje izvrenja simulacije.

Da bi simulacioni dijagram bio pregledniji, potrebno je pritisnuti na ikonu Zoom to Full View. Na poetku,
dijagram prikazuje sve signale i vektore u binarnim vrednostima. Radi lake itljivosti vektora, mogue je
promeniti nain ispisivanja njihovih vrednosti u neki drugi brojni sistem, npr. heksadecimalni.
Pored signala sa vrha hijerarhije, mogue je dodati i druge signale u prikaz rezultata simulacije. Da bi neki
signal dodali u listu prikazanih potrebno ga je prvo selektovati u Objects potprozoru i nakon desnog klika izabrati
opciju Add to Wave Window. Ovim je signal dodan u listu signala iji se oblik iscrtava. Oblici naknadno ukljuenih
signala biti iscrtani samo u vremeskim trenucima simulacije nakon trenutka ukljuivanja signala u listu. Ukoliko
elimo omoguiti iscrtavanje oblika svih signala od nultog trenutka (i onih naknadno dodatih) neophodno je
zatvoriti prozor rezultata simulacije i ponovo pokrenuti simulaciju.

3. Moj (ve) drugi digitalni sistem

estitamo na vaem prvom uspeno projektovanom, opisanom i proverenom digitalnom sistemu! Sada je
vreme da sami implementirate neto sloeniji sistem (kombinacionu mreu) sa 3 izlaza i 3 ulaza.
Pretpostavimo da je na novi digitalni sistem opisan sledeom istinitisnom tablicom, tj. sledeim trima
Bulovim funkcijama od 3 promenljive:

iX2
0
0
0
0
1
1
1
1

iX1
0
0
1
1
0
0
1
1

iX0
0
1
0
1
0
1
0
1

oY2
0
0
0
1
1
1
1
0

oY1
0
1
1
0
0
1
1
0

oY0
1
0
1
0
1
0
1
0

Sledee jednaine predstavljaju Bulove funkcije koje sistem rauna:

2 = 2
0 + 2
1 +
2 1 0
+ 1
0
1 = 1 0
0 =
0

13

Pokazna veba 1 Osnovi projektovanja digitalnih sistema na nivou logikih kola

2015/16

Va zadatak je da proete kroz sve korake projektovanja sistema i opiete i simulirate ovaj sistem koristei
Xilinx ISE alat.
I za kraj jedno
Pitanje: Ukoliko ulaz i izlaz sistema posmatramo kao 3-bitne brojeve (gde je indeks bita jednak stepenu
mesne vrednosti broja), koju matematiku funkciju ovaj sistem rauna?

4. Zakljuak
Ova veba vas je upoznala sa pojmom digitalnih logikih kola i kombinacionih mrea kao fizikim realizacijama
Bulovih funkcija. Videli ste kako se digitalni sistem projektuje, od momenta ideje na papiru, preko opisa sistema
do simulacije rada sistema. Znanje koje ste dobili u ovoj vebi je dovoljno da ste u stanju samostalno da
projektujete bilo koju kombinacionu mreu zadatu Bulovim funkcijama. U narednoj vebi videemo kako nam
VHDL jezik znaajno olakava projektovanje kombinacionih mrea jer njihovo projektovanje na nivou logikih kola,
kao u ovoj vebi, postaje veoma teko i mukotrpno ukoliko se funkcija te kombinacione mree iole zakomplikuje.

14