Rangkaian Logika

Percobaan
Kombinasional
3
Abstrak Percobaan
Setelah mempelajari teknik perancangan rangkaian digital di

adalah sebuah rangkaian yang level logika keluarannya

tergantung pada kombinasi dari level logika masukannya.
Rangkaian logika kombinasional tidak memiliki sifat

Syarif Hidayatullah (13115037)

Asisten : Pardomuan Irfan Silalahi
(13112010)
Tanggal Percobaan : 10-11-2016
EL2101R Praktikum Sistem Digital
Laboratorium Teknik Elektro
Institut Teknologi Sumatera
percobaan sebelumnya, pada percobaan kali ini praktikan akan
mendesain rangkaian dengan kobinasional dan melihat pengaruh
waktu tunda, rangkaian koninaasional berupa BCD-to-7segmant.

Serta menganalisi dengan simulasi untuk mengidentifikasi

worst case delay path pada level rangkaian.
Kata Kunci. rangkaian logika kombinasional,
worst case delay,BCD-to-7-Segment.

I.

PENDAHULUAN

1.1 Latar Belakang

Pada Percobaan kali ini praktikan mengimplementasikan
BCD-to-7-Segment. salah satu rangkaian kombinasional,serta
akan diidentifikasikan jeda waktu palinglama (
worst case delay path ) pada rangkaian ini.Dua metoda
berbeda akan digunakan, yaitudengan level abstraksi struktural
serta levelabstraksi behavioral.
1.2 Tujuan Praktikum
1.
2.
3.
4.
5.
6.

Mendesain rangkaian sederhana untuk melihat

pengaruh waktu tunda.
Mendesain rangkaian koinasional berupa decoder
BCD-to-7-segmant untuk diimplentasikan di dalam
FPGA.
Menggunakan simulasi fungsional untuk
menverifikasi fungsi rangkaian.
Menggunakan analisi dan simulasi watu utuk
mengidentifikasi worst case delay path .
Melakukan pengukuran waktu tunda propagasi pada
level rangkaian.
Mengenal level abstraksi dlam perancangan digital.

penyimpanan, sehingga nilai keluarannya tergantung dari nilai

masukan yang diberikan.
BCD-to-7-Segment
adalah rangkaiankombinasional yang menerima 4 buah
masukan (4bit) dan menghasilkan keluaran berupa
gambarvisual yang merepresentasikan angka binertersebut
dalam basis desimal.
Worst case delay
didefinisikan sebagai waktu tundaterlama yang terdapat
pada suatu rangkaiangerbang logika

III. HASIL DAN ANALISIS

Membuat Rangkaian Sederhana
Pada percobaan ini, Praktikan akan menganalisis waktu jeda
yang diberikan oleh rangkaian logika yang digunakan. Ada
dua cara simulasi pada percobaan ini yaitu functional dan
timing.
Fungctional.

II. LANDASAN TEORI

Rangkaian Logika Kombinasional

Berikut adalah
fungtional.
Timing

hasil

dari

data

percobaan

simulasi

Gambar dari percobaan simulasi Timing.

Pada percobaan Fungtional GPIO[15] grafiknya menurun dari
High ke low. Sedsangkan pada simulasi Timing GPIO[16]. High
menuju low.
Perbedaan dari dua simulasi tersebut adalah Simulasi timing
lebih jelas dan akurat dari simulasi fungtional. Dan hasil yang
kami dapatkan sudah sesuai dengan bentuk grafik yang
seharusnya.

Gambar tersebet menunjukkan bahwa ada worst delay Time.

Membuat Rangkaian BCD.

Pada percobaan kali ini menggunakan Aljabar Bolean dengan
bahasa VHDL.

Data kami sesuai denan prediksi menggunakan tabel

kebenaran.
Merancang
behaviorial.

Gambar hasil percobaan simulasi Fungtional BCD-to-7secment.

Data tersebut bisa di uji dengan tabel kebenaran seperti
berikut.
D
D
D
D
A
B
C
D
E
F
3
2
1
0
0
0
0
0
1
1
1
1
1
1
0
0
0
1
0
1
1
0
0
0
0
0
1
0
1
1
0
1
1
0
0
0
1
1
1
1
1
1
0
0
0
1
0
0
0
1
1
0
1
1
0
1
0
1
1
0
1
1
0
1
0
1
1
0
1
0
1
1
1
1
0
1
1
1
1
1
1
0
0
0
1
0
0
0
1
1
1
1
1
1
1
0
0
1
1
1
1
1
0
0
1
0
1
0
D
D
D
D
D
D
1
0
1
1
D
D
D
D
D
D
1
1
0
0
D
D
D
D
D
D
1
1
0
1
D
D
D
D
D
D
1
1
1
0
D
D
D
D
D
D
1
1
1
1
D
D
D
D
D
D
Hasil dari keluaran percobaan BCD-7-secment sebagai
berikut.

G
0
0
1
1
0
1
1
0
1
1
D
D
D
D
D
D

BCD

7SEG

dengan

level

abstraksi

BCD-to-7-Segment
menggunakanpersamaan logika Boolean (SOP/POS). Selain
caratersebut, kita dapat mengimplementasikan fungsigerbang
logika menggunakan level abstraksibehavioral, yang hasil
implementasinya akandibahas mendetail pada bagian ini.
Pada bagian sebelumnya, untukmengimplementasikan angka
0, kitamenggunakan fungsi logika.

Gambar rangkaian Percobaan merancang BCD 7SEG.

IV. SIMPULAN

Pada praktikum ini kami dapat mendesain rangkaian

waktu tunda dan kobinasional serta mengidentifikasi
worst case delay path.
Dalam percobaan ini ada cara yang digunakan
simulasi timing dan fungtional dan melihat hasil
keluaran funsi gerbang logika.
Setiap rangkaian gerbang logika memiliki
waktutunda (delay time) pada implementasinya di
dunia nyata.
REFERENSI

:
[1]
[2]
[3]

Gambar percobaan menggunakan VHDL.

Implementasi dari persamaan Bolean serta perhitungan
abstraksi behaviorial tersebut sesuai. Terbukti dengan hasil
keluaran yang sama.

Petunjuk praktikum SISTEM DIGITAL ITERA

Fundamental of Digital Logic with VHDL Design,
https://novtani.wordpress.com/2012/12/06/rangkaian-logikakombinasional/

Lampiran
1.

Source code untuk tugas I

-- Praktikum EL2101R
-- Modul : 3
-- Percobaan : 3
-- Tanggal
: 15-11-2016
-- Kelompok : 12
-- Rombongan : d
-- Nama (NIM) 1: Syarif hidayatullah (13115037)
-- Nama (NIM) 2: Rizki Ardi maulana (13115031)
-- Nama (NIM) 3: Simon Putra (13115040)
-- Nama File : Laporan Praktikum Modul 2

2.

Screenshot hasil tugas 2