Escola Politcnica da USP

Departamento de Engenharia de Computao e Sistemas Digitais

PCS2355 Laboratrio Digital
Turma 2Prof. Edson Midorikawa

Experincia 7
Transmisso Serial Assncrona
Bruno Milan Perfetto
Gabriel Pino
Matheus Tanaka Horn
Bancada: B02
Data: 29/09/2014

1. Objetivos
Neste experimento, ser projetado e implementado um circuito digital para
comunicao de dados serial assncrona com um terminal de dados, baseando-se na
norma EIA-RS-232C e no cdigo ASCII.

2. Projeto
2.1.

Diagrama de blocos e resumo descritivo

A transmisso serial assim chamada pois, ao enviar cdigos dos caracteres, estes so
processados sobre uma nica linha, ou seja, os bits enviados so encadeados um por
vez, numa fila. tambm chamada de assncrona porque no exige o sincronismo dos
relgios entre o receptor e o transmissor, j que cada caractere carrega seus prprios
sinais de sincronismo.
Ser utilizado o cdigo ASCII, que um cdigo padronizado, utilizado para
representao dos caracteres alfanumricos na rea de computao digital. Ele possui 7
bits de informao e um bit de paridade, que so codificados em letras maisculas e
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minsculas, nmeros decimais, sinais de pontuao e caracteres de controle. A figura 1

mostra o cdigo ASCII completo.

Figura 1 - Tabela ASCII completa

Em uma linha geral, o projeto de transmisso serial assncrona consiste em projetar,

implementar e documentar o circuito digital, cujo diagrama de blocos est representado
na figura 2, que faz uma transmisso serial assncrona para um terminal, fazendo com
que um dado caractere em cdigo ASCII seja apresentado no terminal, seguindo um
intervalo de tempo especfico, ou seja, cada bit deve ser transmitido a cada a/baud
segundos.

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Figura 2 - Diagrama de blocos do circuito de transmisso de dados

Para o bloco Circuito gerador de paridade, utilizou-se o CI 74180, chamado de gerador

de paridade. Sua funo ser deteco de erros uma vez que, se selecionado nmero
par de 1, se for detectado nmero impar de 1, h um erro na transmisso, e o mesmo
ocorre quando seleciona-se nmero impar de 1. Abaixo segue a tabela verdade do CI
detector de paridade, o 74180.

Figura 3 - Tabela verdade do 74180

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Para o bloco Circuito serializador, utilizou-se dois CIs 74165, em srie. Isso ocorre porque
armazenam apenas oito bits, mas como necessria a presena de um START BIT, dois
STOP BIT, no mnimo um bit de REPOUSO, um bit de paridade e sete bits de informao.
Para o bloco Conversor de nvel, utilizou-se um CI 1488. Tal bloco se faz necessrio
porque os padres de nvel de tenso para circuitos digitais e para o RS-232C so
diferentes: em um circuito digital, o bit 1 que tem um nvel de tenso tpico da ordem de
+5V deve ser convertido para um sinal MARK que tem tipicamente um nvel de tenso de
-12V. Da mesma forma, o bit 0, com tenso igual a 0V para circuitos digitais deve ser
convertido para o sinal SPACE, com nvel de tenso tpico da ordem de +12V.
2.2.
Diagrama Lgico
Segue na figura abaixo o diagrama lgico do projeto de transmisso serial assncrona.

Figura 4 - Diagrama lgico do projeto

Abaixo so apresentadas as simulaes utilizando o software Quartus.

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Figura5 Simulao com entradas 00000000

Figura6 - Simulao para entradas 1111111

Figura7 - Simulao para entradas 0111010

Figura8 - Simulao para entradas 1000101

Figura 9 - Simulao para entradas 0110101

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Figura10 Simulao para entradas 1010101

Figura 11 - Simulao para entradas 0101010

Dos resultados das simulaes, verifica-se que o sensor de paridade est funcionando
corretamente, assim como as sadas do circuito digital. Para a comunicao serial na
placa Altera DE2, pesquisamos a identificao dos pinos e obtivemos:

Para um clock de 27 MHz, temos os seguintes valores:

Baud rate

Fator de diviso

110

245454

300

90000

1200

22500

9600

2813

19200

1406

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3. Atividades Experimentais
3.1.

Montagem

A montagem seguir o diagrama de blocos apresentado na figura 2. Portanto, deve-se

esperar trs grandes blocos: o bloco Circuito Gerador de Paridade, o bloco Circuito
Serializador e o bloco Conversor de Nvel.
3.2.
Funcionamento do 1488
Alimentou-se o CI 1488 com tenso igual a
12V. Quando colocado com entrada em
nvel baixo, por se tratar de uma NAND que foi curto-circuitada, a sada ser em um nvel
alto, ou seja, +12V, e quando a entrada est em nvel alto, a sada estar em nvel baixo,
ou seja, -12V.
3.3.
Comunicao serial com o PC
Aps curto-circuitar o Rx e o Tx para verificar o correto funcionamento da comunicao
serial, sero realizados os testes, a seguir tabelados:
Cdigo ASCII
1000001
1100110
1110110
1010100

Letra
A
f
v
T

Verificao
OK
OK
OK
OK

Perguntas do ps-laboratrio:
1. H alguma limitao de funcionamento do circuito projetado? Elabore uma
discusso qualitativa sobre as frequncias mnima e mxima de funcionamento
do circuito.
Sim, o circuito projetado tem relao com as frequncias mximas e mnimas de
funcionamento, relacionadas com os tempos de atraso relativos s portas logicas dos
circuitos integrados empregados. Como discutido com o professor, a prpria designao
de pinos tambm pode gerar um certo atraso, considerando que o chip da placa possui
muitos pinos e que designao de pinos afastados j gera um atraso da propagao do
sinal.
Parmetros de tempo, tais como
, referentes s portas lgicas, determinam a
frequncia mxima de operao. Analisando estes parmetros, possvel identificar qual
porta logica est associada ao maior tempo de atraso de propagao.Analisando a
frequncia mnima de funcionamento, notvel que no existe uma barreira limitante,
mas possvel concluir que trabalhar com frequncias excessivamente baixas, no
apropriado para o objetivo de circuito, que transmitir informaes.
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Figura 12 - Parmetros de tempo do 74165

Figura 13 - Parmetros de tempo do 74180

2. Construa uma tabela mostrando para valores maiores de baud rates (p.ex.
19200, 115200 e 921600 bauds), a frequncia do relgio (clock de transmisso)
correspondente que necessria para o correto funcionamento do circuito.
Como 1 baud = 1 bit/s e baud rate [bit/s] = frequncia do clock [Hz], as frequncias de
clock desejadas so:
Baud Rates
19200 bits/s
115200 bits/s
921600 bits/s

Clock de transmisso
19200 Hz
115200 Hz
921600 Hz

3. O que acontece se a frequncia do circuito de transmisso tiver um erro de x%

em relao taxa do terminal serial? Por exemplo, se o terminal for configurado a
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9600 bauds e a transmisso tiver um clock de 9120Hz (erro de 5%).

Se houver um erro em relao taxa do terminal serial, pode acontecer de o
sinal no ser enviado completamente (no nosso caso, dos 11 bits, poderiam ser
enviados apenas 10), o que poderia gerar um cdigo incoerente com aquele
que deveria ter sido enviado e fornecer um erro de apresentao.

4. Concluses
Com a implementao do projeto, pudemos nos familiarizar com o protocolo de
transmisso de dados RS-232, como enviar e garantir a recepo de dados corretos
atravs do controle da paridade. Alm disso, foi possvel observar a importncia da
compatibilidade entre circuito emissor e receptor, quando se trata de frequncia de
transmisso, sinal de partida e parada, alm do nmero de bits da mensagem enviada e
recebida, tudo isso para garantir perfeita comunicao.
Avaliamos o funcionamento de inmeros digitos e caracteres, at mesmo o null e
space. A seguir, apresentamos algumas fotos obtidas no osciloscpio, como
apresentao didtica:

Figura 16 - Sinal de representao do caractere U.

5. Apndices

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Figura17- Datasheet do 74165

Figura18 - Datasheet do 74180

Figura19 - Datasheet do 7404

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Figura 20 - Datasheet do 7408

Figura 21 - Datasheet do 74161

Figura 22- Datasheet do 74161

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Figura 23- Circuito completo com designao de pinos

Figura 24- Designao de pinos

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