// DSCH 2.

7f
// 10/8/2016 8:44:34 AM
// E:\M.Tech\22 Back end\SSASPL.sch
module SSASPL( data,clk1,databar,q,qbar);
input data,clk1,databar;
output q,qbar;
not #(24) inv(q,qbar);
not #(24) inv(qbar,q);
nmos #(24) nmos(qbar,w3,data); // 1.0u 0.12u
nmos #(24) nmos(q,w3,databar); // 1.0u 0.12u
nmos #(17) nmos(w3,vss,clk1); // 1.0u 0.12u
not #(17) inv(databar,data);
endmodule
// Simulation parameters in Verilog Format
always
#1000 data=~data;
#1000 clk1=~clk1;
#2000 databar=~databar;
// Simulation parameters
// data CLK 10 10
// clk1 CLK 10.00 10.00
// databar CLK 20 20