Programovateln logick obvody

Cvien 4

Jan Krl
stav radioelektroniky FEKT VUT v Brn
Cvien 4

Stopky: st I.
1) Napite ta vhodn pro realizaci stopek
implementovanch do FPGA
2) ta odsimulujte
3) Pouijte ablonu a s vam taem vytvote
stopky

strana 2 xkralj07@stud.feec.vutbr.cz
kol 1 (0,7b)

ta vhodn pro realizaci stopek

ta t as ve formtu sekundy : setiny sekund
Maximln daj je 59:99, pot 00:00
tn me bt povoleno vstupnm signlem cnt_ena_i
Nulovn tae je provedeno synchronnm resetem srst
Pi nvrhu tae uvaujte jeho nslednou integraci do ablony
pizpsobte vstupy tae dodanm komponentm tzn. vstup
v BCD kdu

strana 3 xkralj07@stud.feec.vutbr.cz
Genertor clock enable

Vstup clock enable se pouv pokud se m vnitn stav entity

mnit jednou za nkolik takt hodinovho signlu.
Clock enable nahrazuje pouvn pomalch hodinovch signl,
protoe poet hodinovch signl je na FPGA omezen.
Genertor clock enable signlu:
clock_divider.vhd

DIVIDER = 2

ce ce_o
srst
clk

strana 4 xkralj07@stud.feec.vutbr.cz
Genertor clock enable
Instanciace s GENERIC

component clock_divider
generic (
DIVIDER : positive
);
port (
clk : in std_logic;

);

clock_divider_inst : clock_divider
generic map (
DIVIDER => 2
)
port map (

);
strana 5 xkralj07@stud.feec.vutbr.cz
LCD driver

Vstupem jsou tyi vektory, kad z nich pedstavuje jednu slici

v asu formtu 00:00.
Vstupem jsou signly pro zen LCD.

lcd_driver.vhd
second_bcd_h_i (3:0) lcd_e_o
second_bcd_l_i (3:0) lcd_rs_o
lcd_rw_o
hthsecd_bcd_h_i (3:0) lcd_db_io
hthsec_bcd_l_i (3:0)

clk

strana 6 xkralj07@stud.feec.vutbr.cz
BCD vstupy

Existuj dva pstupy pro implementaci ta v BCD

Prvn:
Binrn ta pot v setinch sekund a m omezen
maximum
Vstup binrnho tae je peveden do BCD znak
Druh:
ta t pmo v BCD kdu
Vstup tae tedy nen poteba pevdt

strana 7 xkralj07@stud.feec.vutbr.cz
kol 2 (0,7b)

Simulace tae
V simulaci vyzkouejte vechny funkce tae
tn
Reset
Vstupy ce a cnt_ena_i
Mus bt vidt, e vstupy opravdu funguj, tj. neprovdt reset
pokud je ta v nule apod.

strana 8 xkralj07@stud.feec.vutbr.cz
kol 3 (0,6b)

Implementace stopek
ta implementujte do pipraven ablony
tn me bt zastaveno pomoc pepnae sw_i(1)
Nulovn tae je provedeno pepnaem sw_i(0)
Do top modulu vlote clock_divider a vstupn frekvenci ce_o
nastavte na poadovanou hodnotu.
lcd_driver pouijte pro zen displeje

strana 9 xkralj07@stud.feec.vutbr.cz