VIII.

STANDARDNI SEKVENCIJALNI MODULI

VIII.1 REGISTRI
VIII.2 BROJAI
VIII.3 REGISTRI SA VIE FUNKCIJA
VIII.4 MEMORIJE SA RAVNOPRAVNIM PRISTUPOM

1
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.1 REGISTRI

Registri su sekvencijalne mree koje u digitalnim raunarima i drugim

digitalnim ureajima slue za pamenje binarnih rei.

Registar za pamenje binarne rei duine n bita moe se posmatrati kao

sekvencijalna mrea sa n razreda. U registru postoji po jedan razred za svaki bit
binarne rei, pa se registar moe posmatrati kao n sekvencijalnih mrea.

Ako je oznaka registra A onda je najpogodnije i njegovo stanje oznaiti sa

A = An-1An-2...A0
gde su An-1, An-2, ..., A0 razredi registra i koordinate vektora stanja.

Razmatraju se registri realizovani pomou taktovanih flip-flopova.

Razmatraju se dve vrste registara i to:

registri sa paralelnim ulazima i izlazima i
registri sa serijskim ulazom i izlazom.

2
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.1 REGISTRI

U registar sa paralelnim ulazima binarna re se upisuje paralelno, tj. svi bitovi

istovremeno. Iz registra sa paralelnim izlazima binarna re se ita paralelno, tj.
svi bitovi istovremeno.

Svi razredi registra sa paralelnim ulazima i izlazima su jednaki tako da je

dovoljno definisati zakon funkcionisanja za jedan razred.

Svi razredi registra sa paralelnim ulazima i izlazima su jednaki tako da je

dovoljno definisati zakon funkcionisanja za jedan razred.

Neka se
binarna re I = In-1In-2...I0 upisuje u
registar A = An-1An-2...A0

Tada se zakon funkcionisanja za i-ti razred registra A definie tablicama prelaza

sa slika 1 i 2. Pritom se
1. tablica sa slike 1 odnosi na sluaj kada se upisom upravlja pomou signala
takta, a
2. tablica sa slike 2 na sluaj kada se upisom upravlja nezavisno od signala
takta.

Sa LD je oznaen upravljaki signal za upis (LOAD). Kada se javi signal takta

upis se realizuje ukoliko signal LD ima aktivnu vrednost. U suprotnom sluaju
iako se javi signal takta nema promene stanja registra.

3
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.1 REGISTRI

LD Ii Ai Ai(t+1)
0 0 0 0
Ii Ai Ai(t+1) 0 0 1 1
0 0 0 0 1 0 0
0 1 0 0 1 1 1
1 0 1 1 0 0 0
1 1 1 1 0 1 0
1 1 0 1
1 1 1 1
Slika 1 Tablica prelaza i-tog razreda Slika 2 Tablica prelaza i-tog razreda
registra za sluaja kada se upisom registra za sluaja kada se upisom
upravlja pomou signala takta upravlja nezavisno od signala takta

Na osnovu ovih tablica konstruie se kombinacione tablice i odreuju funkcije

pobuda za razliite tipove flip-flopova.

Za D, T, RS i JK flip-flopove kod kojih je 1 aktivna vrednost ulaznih signala se

dobija:
1. za sluaj kada se upisom upravlja pomou signala takta
Di = Ii
Ti = Ii Ai
Si = Ii, Ri = I i
Ji = Ii, Ki = I i
2. za sluaj kada se upisom upravlja nezavisno od signala takta
Di = LD Ii + LD Ai
Ti = LD (Ii Ai)
Si = LD Ii, Ri = LD I i
Ji = LD Ii, Ki = LD I i

4
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.1 REGISTRI

Realizacija i-tog razreda registra realizovanog korienjem D flip-flopa

1. za sluaj kada se upisom upravlja pomou signala takta data je na slici 3
2. za sluaj kada se upisom upravlja nezavisno od signala takta data je na
slici4

LD Di .
Ii Ai LD Di
D Q + D Q Ai
. D .
C C Ii C D
Q
C Q

Slika 3 Strukturna ema i-tog razreda Slika 4 Strukturna ema i-tog razreda
registra realizovanog korienjeg D registra realizovanog korienjeg D
flip-flopa za sluaj kada se upisom flip-flopa za sluaj kada se upisom
upravlja pomou signala takta upravlja nezavisno od signala takta

5
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.1 REGISTRI

Flip-flopovi koji se koriste za realizaciju razreda registra pored sinhronih imaju i

asinhrone ili direktne ulaze Sd i Rd (slika 5).
CL ST C LD

Di Sd
Ii D Q Ai
. C D

Rd Q

Slika 5 Strukturna ema i-tog razreda registra sa asinhronim ulazima Sd i Rd

Preko ulaza Sd se signalom ST (SET) asinhrono u sve razrede upisuje 1, a preko

ulaza Rd se signalom CL (CLEAR) asinhrono u sve razrede upisuje 0.

6
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.1 REGISTRI

Linije su An-1, An-2, ..., A0 predstavljaju paralelne izlaze registra A.

Ako je potrebno, itanjem se moe upravljati pomou upravljakog signala RD

(READ) kao to je prikazano na slici 6.
CL ST C LD RD

Di Sd Ai
Ii D Q .
. C D

Rd Q

Slika 6 Paralelno itanje i-tog razreda registra A

7
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.1 REGISTRI

Grafiki simbol registra sa paralelnim ulazima i izlazima kao bloka je dat na

slici 7 .
PI
n

C LD
Oznaka
ST CL
n
PO
Slika 7 Grafiki simbol registra sa paralelnim ulazima i izlazima

8
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.1 REGISTRI

U registar sa serijskim ulazom binarna re se upisuje serijski bit po bit. Iz

registar sa serijskim izlazom binarna re se ita serijski bit po bit. Registar sa
serijskim upisom i itanjem se naziva i pomeraki registar.

Zakon funkcionisanja za i-ti razred pomerakog registra A se definie sa

Ai(t+1) = Ai-1 ako se koristi pomeranje ulevo i
Ai(t+1) = Ai+1 ako se koristi pomeranje udesno.

9
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.1 REGISTRI

Na slici 8 su date strukturne eme i-tog razreda pomerakog registra sa

pomeranjem ulevo.
SL Di
Ai-1 D Q Ai
. C D
C
Q

.
SL Di
+ D Q Ai
.
Ai-1 C D
C Q

Slika 8 Strukturne ema i-tog razreda pomerakog registra sa pomeranjem ulevo

Sa SL je oznaen upravljaki signal za pomeranje ulevo (Shift Left).

10
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.1 REGISTRI

Na slici 9 su date strukturne eme i-tog razreda pomerakog registra sa

pomeranjem udesno.
SR Di
Ai+1 D Q Ai
. C D
C
Q

.
SR Di
+ D Q Ai
.
Ai+1 C D
C Q

Slika 9 Strukturne ema i-tog razreda pomerakog registra sa pomeranjem

udesno

Sa SR je oznaen upravljaki signal za pomeranje ulevo (Shift Right).

11
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.1 REGISTRI

Na slici 10 su date strukturne eme i-tog razreda pomerakog registra sa

pomeranjem ulevo, paralelnim upisom i pomeranjem udesno.
Ai-1 .
SL
Di
Ii . + D Q Ai
LD
Ai+1 . C D
SR
Q
SL C .
LD +
SR

SL
+ .
LD Di
SR + D Q Ai
Ai-1 . C D
SL Q
Ii . +
LD
Ai+1 .
SR C
Slika 10 Strukturne ema i-tog razreda pomerakog registra sa pomeranjem
ulevo, paralelnim upisom i pomeranjem udesno

Sa SL, LD i SR su oznaeni upravljaki signali za pomeranje ulevo, paralelni

upis i pomeranje udesno.

12
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.1 REGISTRI

Grafiki simbol registra sa paralelnim ulazima i izlazima kao bloka je dat na

slici 11 .
IR PI IL
n

C LD
SR Oznaka SL
ST CL
n
PO
Slika 11 Grafiki simbol registra sa pomeranjem ulevo, paralelnim upisom i
pomeranjem udesno

13
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.2 BROJAI

Brojai su sekvencijalne mree koje u digitalnim raunarima i drugim digitalnim

ureajima slue za brojanje razliitih dogaaja i merenje vremenskih intervala.

Ako je oznaka registra A onda je najpogodnije i njegovo stanje oznaiti sa

A = An-1An-2...A0
gde su An-1, An-2, ..., A0 razredi registra i koordinate vektora stanja.

Najveu primenu imaju

inkrementirajui brojai kod kojih je A(t+1) = A+1 i
dekrementirajui brojai kod kojih je A(t+1) = A-1

Razmatraju se registri realizovani pomou taktovanih flip-flopova.

Najjednostavniju strukturu imaju brojai po modulu 2n.

Broja po modulu 2n moe se posmatrati kao sekvencijalna mrea sa n razreda.

Dovoljno je definisati zakon funkcionisanja za jedan razred takvog brojaa.

14
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.2 BROJAI

Tablicama sa slika 12 i 13 definisani su zakoni funkcionisanja za i-ti razred

taktovanih inkrementrirajuih i dekrementirajuih brojaa po modulu 2n.

Ai Ci Ai(t+1) Ci+1 Ai Ei Ai(t+1) Ei+1

0 0 0 0 0 0 0 0
0 1 1 0 0 1 1 1
1 0 1 0 1 0 1 0
1 1 0 1 1 1 0 0
Slika 12 Tablica prelaza i-tog razreda Slika 13 Tablica prelaza i-tog razreda
inkrementrirajueg brojaa dekrementrirajueg brojaa
po modulu 2n po modulu 2n

Na osnovu ovih tablica konstruie se kombinacione tablice i odreuju funkcije

pobuda za razliite tipove flip-flopova.

Za D, T, RS i JK flip-flopove kod kojih je 1 aktivna vrednost ulaznih signala se

dobija:
1. za inkrementirajui broja
Di = Ai Ci
Ti = Ci
Si = A i Ci, Ri = AiCi
Ji = Ci, Ki = Ci
2. za dekrementirajui broja
Di = Ai Ei
Ti = Ei
Si = A i Ei, Ri = AiEi
Ji = Ei, Ki = Ei

15
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.2 BROJAI

Strukturna ema etvororazrednog inkrementirajueg brojaa po modulu 2 n

realizovanog korienjem T flip-flopova je data na slici 14.

C0 T Q A0
C C

C1
A0 . T Q A1
C0
C C

C2
A1 . T Q A2
C1
C C

C3
A2 . T Q A3
C2
C C

Slika 14 etvororazredni inkrementirajui broja po modulu 2n

16
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.2 BROJAI

Strukturna ema etvororazrednog dekrementirajueg brojaa po modulu 2 n

realizovanog korienjem T flip-flopova je data na slici 15.

E0 T Q A0
C C

E1
A0 . T Q A1
E0
C C

E2
A1 . T Q A2
E1
C C

E3
A2 . T Q A3
E2
C C

Slika 15 etvororazredni dekrementirajui broja po modulu 2n

17
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.2 BROJAI

Strukturna ema etvororazrednog inkrementirajueg i dekrementirajueg

brojaa po modulu 2n realizovanog korienjem T flip-flopova je data na slici
16.

C0 T0
+ T Q A0
E0
C C

Q
C1
A0 .
C0 T1
+ T Q A1
A0 .
E0 C C
E1
Q
C2
A1 .
C1 T2
+ T Q A2
A1 .
E1 C C
E2
Q
C3
A2 .
C2 T3
+ T Q A3
A2 .
E2 C C
E3
Q

Slika 16 etvororazredni inkrementirajui i dekrementirajui broja

po modulu 2n

18
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.2 BROJAI

Strukturna ema etvororazrednog inkrementirajueg i dekrementirajueg

brojaa po modulu 2n sa paralelnim upisom realizovanog korienjem T flip-
flopova je data na slici 17.

A0 C0 T0
I0
xor . + T Q A0
LD E0
C C

Q
C1
A0 .
A1 C0 T1
I1
xor . + T Q A1
LD A0 .
E0 C C
E1
Q
C2
A1 .
A2 C1 T2
I2
xor . + T Q A2
LD A1 .
E1 C C
E2
Q
C3
A2 .
A3 C2 T3
I3
xor . + T Q A3
LD A2 .
E2 C C
E3
Q

Slika 17 etvororazredni inkrementirajui i dekrementirajui broja po modulu

2n sa paralelnim upisom

19
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.2 BROJAI

Strukturna ema etvororazrednog inkrementirajueg brojaa po modulu 2 n

realizovanog korienjem T flip-flopova je data na slici 18.

C0 T Q A0
C C

C1
A0 . T Q A1
C0
C C

A1 C2
A0 . T Q A2
C0
C C

A2
C3
A1 . T Q A3
A0
C0 C C

Slika 18 etvororazredni inkrementirajui broja po modulu 2n sa ubrzanjem

generisanja prenosa

20
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.2 BROJAI

Strukturna ema etvororazrednog dekrementirajueg brojaa po modulu 2 n

realizovanog korienjem T flip-flopova je data na slici 19.

E0 T Q A0
C C

E1
A0 . T Q A1
E0
C C

A1 E2
A0 . T Q A2
E0
C C

A2
E3
A1 . T Q A3
A0
E0 C C

Slika 19 etvororazredni dekrementirajui broja po modulu 2n sa ubrzanjem

generisanja pozajmice

21
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.2 BROJAI

Graf prelaza/izlaza etvororazredni inkrementirajueg brojaa po modulu 24 je

dat na slici 20.

0 0 0

1 1 1
0000 0001 ... 1111

Slika 20 Graf prelaza/izlaza etvororazredni inkrementirajueg brojaa po

modulu 24
Graf prelaza/izlaza etvororazredni dekrementirajueg brojaa po modulu 24 je
dat na slici 21.

0 0 0

1 1 1
0000 0001 ... 1111

Slika 21 Graf prelaza/izlaza etvororazredni dekrementirajueg brojaa po

modulu 24

22
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.2 BROJAI

Vremenski oblici signala etvororazrednog inkrementirajueg brojaa po

modulu 24 su dati na slici 22.

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20
C
C0
A0
A1
A2
A3
Slika 22 Vremenski oblici signala etvororazrednog inkrementirajueg brojaa
po modulu 24

Vremenski oblici signala etvororazrednog dekrementirajueg brojaa po

modulu 24 su dati na slici 23.

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20
C
E0
A0
A1
A2
A3
Slika 23 Vremenski oblici signala etvororazrednog dekrementirajueg brojaa
po modulu 24

23
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.2 BROJAI

Razmotrie se realizacija brojaa koji broje po modulu razliitom od 2n.

Kombinaciona tablica funkcija pobude i izlaza inkrementirajueg brojaa po
modulu 10 realizovanog sa D flip-flopovima je data na slici 24 .

C0 A Ai(t+1) D3 D2 D1 D0 C4
0 0000 0000 0 0 0 0 0
0 0001 0001 0 0 0 1 0
0 0010 0010 0 0 1 0 0
0 0011 0011 0 0 1 1 0
0 0100 0100 0 1 0 0 0
0 0101 0101 0 1 0 1 0
0 0110 0110 0 1 1 0 0
0 0111 0111 0 1 1 1 0
0 1000 1000 1 0 0 0 0
0 1001 1001 1 0 0 1 0
0 1010 bbbb b b b b b
0 1011 bbbb b b b b b
0 1100 bbbb b b b b b
0 1101 bbbb b b b b b
0 1110 bbbb b b b b b
0 1111 bbbb b b b b b
1 0000 0001 0 0 0 1 0
1 0001 0010 0 0 1 0 0
1 0010 0011 0 0 1 1 0
1 0011 0100 0 1 0 0 0
1 0100 0101 0 1 0 1 0
1 0101 0110 0 1 1 0 0
1 0110 0111 0 1 1 1 0
1 1111 1000 1 0 0 0 0
1 1000 1001 1 0 0 1 0
1 1001 0000 0 0 0 0 1
1 1010 bbbb b b b b b
1 1011 bbbb b b b b b
1 1100 bbbb b b b b b
1 1101 bbbb b b b b b
1 1110 bbbb b b b b b
1 1111 bbbb b b b b b
Slika 24 Kombinaciona tablica dekadnog brojaa

24
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.2 BROJAI

Minimizacijom se dobija:
D0 = A 0 C0 + A 0 C0
D1 = A3 A1A 0 C0 + A1A0 + A1C0
D2 = A 2 A1A 0 C0 + A 2 A1 + A 2 A0 + A 2 C0
D3 = A 2 A1A 0 C0 + A3 A 0 + A3 C0
C4 = A 3A 0 C0

25
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.2 BROJAI

Grafiki simbol brojaa je dat na slici 25.

PI
n

C LD
Cn Oznaka INC
En DEC
n
PO

Slika 25 Grafiki simbol brojaa

26
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.2 BROJAI

Na slici 26 je prikazano kako se broja po modulu 12 realizuje s brojaem po

modulu 16.
0 0 0 0

C4 C
Oznaka
LD INC

A3 A2 A1 A0

Slika 26 Broja po modulu 12

Na slici 27 je prikazano kako se broja 3 do 12 realizuje s brojaem po modulu

16.
0 0 1 1

C4 C
Oznaka
LD INC

A3 A2 A1 A0

Slika 27 Broja od 3 do 12

27
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.3 REGISTRI SA VIE FUNKCIJA

Registri su bili tako realizovani da su mogle da se realizuju operacije paralelnog

upisa, serijskog upisa pomeranjem ulevo i serijskog upisa pomeranjem udesno.

Brojai su bili tako realizovani da su mogle da se realizuju operacije

inkrementiranja, dekrementiranja i paralelnog upisa.

U sluaju registara i brojaa realizacija svih operacija se svodila na

generisanje odgovarajuih vrednosti signala poguda i
paralelni upis,
pa su se i registri i brojai ponaali kao registri sa vie funkcija.

Postupak primenjen na takvu realizaciju registara i brojaa se moe

generalizovati na realizaciju registara sa vie koji imaju mogunost realizacije
odreenih operacija.

28
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.3 REGISTRI SA VIE FUNKCIJA

Poseban postupak se zasniva na sledee dve osobine:

1. operacije su vremenski razdvojene i u svakom trenutku najvie jedan
upravljaki signal operacija moe da ima aktivnu vrednost i
2. kada su vrednosti svih upravljakih signala neaktivne treba obezbediti
takve vrednosti signala pobuda da se sadraj registra ne menja.

Ovo omoguuje da se
1. funkcije pobuda najpre odreuju posebno za svaku operaciju a zatim
objedinjuju i
2. definie interni upravljaki signal NOP koji ima aktivnu vrednost samo
kada svi upravljaki signali operacija imaju neaktivnu vrednost.

Pri neaktivnoj vrednosti signala NOP sadraj i-tog razreda registra se ne menja
ukoliko je
Di = Ai,
Ti = 0,
Ri = 0 i Si = 0 i
Ji = 0 i Ki = 0
za flip-flopove kod kojih je 1 aktivna vrednost i
Di = A i ,
Ti = 1,
Ri = 1 i Si = 1 i
Ji = 1 i Ki = 1
za flip-flopove kod kojih je 0 aktivna vrednost i

29
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.3 REGISTRI SA VIE FUNKCIJA

Funkcije pobuda flip-flopova kod kojih je 1 aktivna vrednost su date na slici 28.

OP Di Ti Ri Si Ji Ki
NOP Ai 0 0 0 0 0
LD Ii IixorAi Ii Ii Ii Ii
SR Ai+1 Ai+1xorAi Ai+1 Ai+1 Ai+1 Ai+1
SL Ai-1 Ai-1xorAi Ai-1 Ai-1 Ai-1 Ai-1
INC AixorCi Ci AiCi AiCi Ci Ci
DEC AixorEi Ei AiEi AiEi Ei Ei

Slika 28 Funkcije pobuda flip-flopova kod kojih je 1 aktivna vrednost

Na osnovu toga se dolazi do sledeih izraza sa signale pobuda i-tog razreda

registra sa vie funkcija realizovanog sa D, T, RS i JK flip-flopovima kod kojih
je 1 aktivna vrednost.

Di = NOPAi + LDIi + SRAi+1 + SLAi-1 + INC(Ai xor Ci) + DEC(Ai xor Ei)
Ti = NOP0+LD(Ii xorAi)+SR(Ai+1xorAi)+SL(Ai-1xorAi)+INCCi + DECEi
Si = NOP0 + LDIi + SRAi+1 + SLAi-1 + INC A i Ci + DEC A i Ei
Ri = NOP0 + LD I i + SR A i +1 + SL A i 1 + INCAiCi + DECAiEi
Ji = NOP0 + LDIi + SRAi+1 + SLAi-1 + INCCi + DECEi
Ki = NOP0 + LD I i + SR A i +1 + SL A i 1 + INCCi + DECEi

30
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.3 REGISTRI SA VIE FUNKCIJA

Strukturna ema i-tog razreda registra sa vie funkcija realizovanog sa T flip-

flopovima kod kojih je 1 aktivna vrednost je data na slici 28.

A0
A1
xor .
SR
A0 C0
T0
I0
xor . + T Q A0
LD
E0 C C
A0
IL
xor .
SL Q

A1
A2
xor .
SR C1
A0 .
A1 C0 T1
I1
xor . + T Q A1
LD A0 .
A1 E0 C C
xor . E1
A0 SL Q

A2
A3
xor .
SR C2
A1 .
A2 C1 T2
I2
xor . + T Q A2
LD A1 .
A2 E1 C C
xor . E2
A1 SL Q

A3
IR
xor .
SR C3
A2 .
A3 C2 T3
I3
xor . + T Q A3
LD A2 .
A3 E2 C C
xor . E3
A2 SL Q

Slika 29 Strukturna etvororazrednog registra sa vie funkcija

31
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.4 MEMORIJE SA RAVNOPRAVNIM PRISTUPOM

Memorije su komponente koje u digitalnim raunarima i drugim digitalnim

sistemima i ureajima slue za pamenje vie binarnih rei.

Ima vie tipova memorija, a predmet razmatranja su memorije sa ravnopravnim

pristupom RAM (Random Access Memory). Kod ovih memorija vreme pristupa
u cilju upisa ili itanja binarne rei je nezavisno od mesta na kojem se re u
memoriji nalazi.

Za predstavljanje memorije sa ravnopravnim pristupom kao bloka koristi se

grafiki simbol dat na slici 31.
DI
n
m
A
RD
M
WR
CS
n
DO

Slika 30 Grafiki simbol memorije sa ravnopravnim pristupom

32
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.4 MEMORIJE SA RAVNOPRAVNIM PRISTUPOM

Strukturna ema memorije sa ravnopravnim pristupom je data na slici 31.

Osnovne komponente memorije su:

dekoder su m ulaza i 2m izlaza i
memorijska matrica sa 2m elija C0, , Cj, , C 2 . m 1

DI
n
.
CS . CS WR
WR

.
BW BW
n n
AD0
0 C0
Am-1 1
...
...

...
Am-2 2
ADj
DC j C1
...

...

...
...

...

A0 m AD 2m-1
2m-1 C2m-1

BR n
.
CS . CS RD
RD
n

DO

Slika 31 Strukturna ema memorije sa ravnopravnim pristupom

33
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.4 MEMORIJE SA RAVNOPRAVNIM PRISTUPOM

Strukturna ema memorijske matrice je data na slici 32.

Svaka elija se sastoji od n jednakih razreda sa asinhronim RS flip-flopovima.

BWi BWi BRi
ADj-1
. S Q Cj-1,i

. R Q

ADj
. S Q Cj,i

. R Q

ADj+1
. S Q Cj+1,i

. R Q

Slika 32 Strukturna ema memorijske matrice

34
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.4 MEMORIJE SA RAVNOPRAVNIM PRISTUPOM

Ulazi i izlazi svih razreda elije Cj su vezani na izlaznu liniju dekodera ADj, gde
je j=0, ..., j, 2m-1. Na taj nain je svakoj eliji pridruen jedinstven broj koji se
naziva adresa memorijske elije. Kada se adresa A kao binarni broj dovede na
ulaze dekodera Am-1, Am-2, ..., A0 na odgovarajuoj izlaznoj liniji dekodera
pojavljuje se aktivna vrednost signala i time adresirana elija salektuje za upis i
itanje.

Ulazi i-tog razreda svih elija C0, , Cj, , C2 m 1 vezani su na linije za upis BWi
i BW i , a izlazi na liniju za itanje BRi, gde je i=n-1, n-2, ...,0.

U selektovanu eliju upisuje se binarna re sa ulaza DI aktivnim vrednostima

signala WR i CS.

Iz selektovane elije binarna re se ita aktivnim vrednostima signala RD i CS.

Ulaz C se koristi pri povezivanju memorija odreenog kapaciteta i odreene

irine elija u memorije veeg kapaciteta.

35
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.4 MEMORIJE SA RAVNOPRAVNIM PRISTUPOM

Memorije esto imaju samo jedan ulaz za signal itanja i upisa obino oznaen
sa RD / WR ili RD / WR (slike 33 i 34). Unutar memorije se od ovih signala
formiraju signalu RD i WR, tako da je strukturna ema ista kao i strukturna
ema na slici 31.

DI
n DI
n
m
A m
A
M RD/WR
M RD/WR
CS
CS
n
n
DO
DO

Slika 33 Grafiki simbol memorije sa Slika 34 Grafiki simbol memorije sa

RD / WR RD / WR

36
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.4 MEMORIJE SA RAVNOPRAVNIM PRISTUPOM

Memorijski moduli odreenog kapaciteta i odreene irine memorijske rei

mogu se koristiti za konstruisanje
memorija vee irine memorijske rei,
memorija veeg kapaciteta i
memorija i vee irine memorijske rei i veeg kapaciteta.

37
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.4 MEMORIJE SA RAVNOPRAVNIM PRISTUPOM

Memorijski modul kapaciteta 16K x 4, iji je grafiki simbol dat na slici 35,
koristi se za konstruisanje memorije kapaciteta 16K x 8 na nain prikazan na
slici 36.
4
14 DI(3:0)
A(13:0)

WR/RD

CS M
DO(3:0)
4

Slika 35 Grafiki simbol memorijskog modula 16K x 4

DI(7:4) DI(3:0)

4 4
A

14 DI(3:0) 14 DI(3:0)
A(13:0) A(13:0)

WR/RD WR/RD
M M
CS CS
DO(3:0) DO(3:0)

CS

WR/RD
4 4

DO(7:4) DO(3:0)
Slika 36 Strukturna ema memorije 16K x 8

38
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.4 MEMORIJE SA RAVNOPRAVNIM PRISTUPOM

Memorijski modul kapaciteta 16K x 8, iji je grafiki simbol dat na slici 37,
koristi se za konstruisanje memorije kapaciteta 32K x 8 na nain prikazan na
slici 38.
8
14 DI(7:0)
A(13:0)

WR/RD

CS
M
DO(7:0)
8

Slika 37 Grafiki simbol memorijskog modula 16K x 8

DI(7:0)

14 A(13:0) 14 8 A(13:0) 8
A(15:0)

14 DI(7:0) 14 DI(7:0)
A(13:0) A(13:0)

WR/RD WR/RD
A15 A14 M M
CS CS
DO(7:0) DO(7:0)

CS
WR/RD
E 0
1 1
2
DC 8 8
2
3

DO(7:4)
Slika 38 Strukturna ema memorije 32K x 8

39
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.4 MEMORIJE SA RAVNOPRAVNIM PRISTUPOM

Za realizaciju operacija upisa i itanja sa memorijom mora da se koriste registri

MAR i MBR. Jedan od moguih naina njihovog poveziavanja sa memorijom je
prikazan na slici 39.
n
m DI
A

WR/RD
M
CS
DO
n

n n
m n
LD LD
MAR MBR
C C
m n
MP 1 WRD
0 1
n n n

Slika 39 Povezivanje procesora i drugih ureaja i memorije korienjem

magistrale

40
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.4 MEMORIJE SA RAVNOPRAVNIM PRISTUPOM

Redosled promene signala memorije pri upisu i itanju odreen je vremenskim

parametrima. Ovde se definiu neki od najvanijih parametara. Oznake W i R su
iz praktinih razloga zamenjene sa WR i RD.

Vreme postavljanja tSU (Set Up time) je minimalni vremenski interval izmeu

promene signala sa neaktivne na aktivnu vrednost na dva razliita ulaza
memorije. Najee se definiu: tSU(A-WR), tSU(CS-WR), tSU(DI-WR) itd.

Vreme zadravanja tH (Hold time) je minimalni vremenski interval izmeu

promene signala sa neaktivne na aktivnu vrednost na jednom i sa aktivne na
neaktivnu vrednost na drugom ulazu memorije. Najee se definiu: t H(A-WR),
tSU(CS-WR), tSU(DI-WR) itd.

Vreme trajanja tW (Width time) je minimalni vremenski interval izmeu

promene nekog ulaznog signala sa neaktivne na aktivnu vrednost i ponovnog
vraanja na neaktivnu vrednost. Najee se definiu: tW(WR), tW(RD), tW(CS) itd.

Vreme zavravanja tV je minimalni vremenski interval izmeu promene signala

sa aktivne na neaktivnu vrednost na dva razliita ulaza memorije. Najee se
definiu: tV(WR-A), tV(WR-CS), tV(WR-DI) itd.

Vreme pristupa tA (Access time) je maksimalni vremenski interval izmeu

promene nekog ulaznog signala sa neaktivne na aktivnu vrednost i pojave
binarne rei na izlazima DO. Pritom se pretpostavlja da svi ostali signali
potrebni za itanje imaju aktivne vrednosti. Najee se definiu: t A(A), tA(CS) i
tA(RD).

Vreme obnavljanja tDIS je maksimalni vremenski interval izmeu promene

nekog ulaznog signala od kojeg zavisi itanje sa aktivne na neaktivnu vrednost i
uspostavljanja odgovarajueg stanja na izlazima. Najee se definiu: tDIS(CS) i
tDIS(RD). Primer je prelazak signala CS sa aktivne na neaktivnu vrednost i
promena stanja na izlazima DO.

Ciklus operacije tCY (Cycle time) je minimalni vremenski interval u koje se

moe realizovati operacija upisa u memoriju ili operacija itanja iz memorije.
Najee se definiu: tCY(WR) i tCY(RD). Pritom tCY predstavlja zbir nekih
prethodno definisanih vremenskih intervala.

41
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.4 MEMORIJE SA RAVNOPRAVNIM PRISTUPOM

Vremenski oblici signala za operaciju upisa u memoriju pri konstantnom signalu

CS su dati na slici 40.

1
A
0

1
CS
0
tH(A-WR)

tSU(A-WR) tW(WR) tV(WR-A)

1
WR/RD
0
tSU(DI-WR) tV(WR-DI)
1
DI
0
Slika 40 Vremenski oblici signala za operaciju upisa u memoriju

Sa slike se vidi da je
tCY(WR) = tSU(A-WR) + tW(WR) + tV(WR-A).

42
VIII. STANDARDNI SEKVENCIJALNI MODULI
VIII.4 MEMORIJE SA RAVNOPRAVNIM PRISTUPOM

Vremenski oblici signala za operaciju itanja iz memorije su dati na slici 41.

1
A
0
tA(A) tDIS(A)
1
CS
0
tA(CS) tDIS(CS)
1
WR/RD
0
tA(RD) tDIS(RD)
1
DO
0
Slika 41 Vremenski oblici signala za operaciju itanja iz memorije

43