KOLEJ VOKASIONAL LANGKAWI

JALAN BATU ASAH

07000 LANGKAWI
KEDAH DARUL AMAN

KERTAS PENERANGAN
( INFORMATION SHEET )

KOD DAN NAMA

TEKNOLOGI ELEKTRONIK
PROGRAM

SEMESTER SEMESTER 3

KOD DAN TAJUK

ETN 3043 : ELEKTRONIK DIGITAL DAN APLIKASI 1
KURSUS

K1 MENJALANKAN KONSEP DAN SISTEM NOMBOR.

K2 MEMBINA LITAR GET LOGIK DAN PERANTI YANG BERKAITAN.
NO. DAN TAJUK K3 MENENTUKAN KOMBINASI GET LOGIK.
KOMPETENSI
K4 MENGENDALIKAN DIGITAL ARITMETIK DAN LITAR.
K5 MENTAFSIR PEMBILANG DAN PENDAFTAR.

NO.KOD KSKV ETN3043 / P (6/10) Muka Surat : 1 Drp / 12

TAJUK : ADDERS AND SUBTRACTOR.

TUJUAN :
4.1.1 Mengenal pasti dan melukis simbol penambah mengikut standard.
4.1.2 Jelaskan ungkapan penambah mengikut gambar rajah litar.
4.1.3 Membina penambah penuh dan separuh mengikut gambar rajah litar.
4.1.4 Membina ungkapan penambah penuh dan separuh mengikut jadual kebenaran.
4.1.5 Lukis gambarajah masa mengikut jadual kebenaran.

4.2.1 Mengenal pasti dan melukis simbol penolak mengikut standard.

4.2.2 Jelaskan ungkapan penolak mengikut gambar rajah litar.
4.2.3 Membina penolak mengikut diagram litar.
4.2.4 Membina ungkapan penolak mengikut jadual kebenaran.
4.2.5 Lukis gambarajah masa penolak mengikut jadual kebenaran.
 NO KOD / CODE NO K4-K4-KP 6 Muka : 2 Drpd : 12

4 .1 PENAMBAH (ADDERS)

Satu contoh penggunaan litar kombinasi get logic ialah dalam litar penambah yang
dibina dengan menggunakan get DAN, get ATAU Eksklusif dan get ATAU. Sebuah
penambah berupaya menambah dua nombor perduaan, penambah banyak
digunakan dalam litar kalkulator dan computer. Penambah terbahagi kepada dua
jenis iaitu:

i. Penambah separuh (half adders)

ii. Penambah penuh (full adders)

4.1.1 PENAMBAH SEPARUH (HALF ADDERS)

Penambah separuh ialah litar yang boleh menambah dua input nombor perduaan
satu bit. Penambah mempunyai dua masukan iaitu A dan B (A + B) dan
menghasilkan dua output iaitu output pembawa (Cout) dan jumlah (S). Simbol dan
jadual kebenaran penambah separuh diberikan di bawah:

A S
Masukan HS Keluaran
B Co

(a) Simbol (b) Jadual Kebenaran

Rajah 1 Penambah separuh

Dua bit yang terdapat pada keluaran penambah separuh iaitu jumlah (S) dan
bawa keluar (CO) boleh diterbitkan seperti dalam Jadual di bawah:

Merujuk kepada jadual kebenaran bagi penambah separuh, ungkapan bagi

keluaran,jumlah (S) dan bawa keluar (CO) adalah seperti berikut:

= dan CO = A B
 NO KOD / CODE NO K4-K4-KP 6 Muka : 3 Drpd : 12

Daripada ungkapan bagi S dan CO, litar kombinasi get logic bagi penambah separuh
ialah seperti dalam rajah di bawah kerana ia terdiri daripada satu get Eksklusif ATAU
dan satu get DAN.

Rajah 2 Litar kombinasi get logic bagi penambah separuh

Latihan 1

Lakarkan gambarajah pemasa bagi penambah separuh berdasarkan jadual

kebenaran.

4.1.2 PENAMBAH PENUH (FULL ADDERS)

Penambah penuh boleh menambah tiga nombor perduaan satu bit. Ia mempunyai
tiga masukan iaitu A, B dan Cin serta dua keluaran iaitu S dan Co. symbol dan jadula
kebenaran bagi penambah penuh adalah seperti di bawah. Masukan A dan b ialah
dua bit yang hendak ditambah. Masukan Cin pula ialah bit bawa masuk yang perlu
dijumlahkan dengan A dan B jika hasil tambah bit sebelumnya menghasilkan bit
bawa keluar (Co).
 NO KOD / CODE NO K4-K4-KP 6 Muka : 4 Drpd : 12

Masukan Keluaran

A B Cin S Co

0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
A A S
0 1 1 0 1
B 1 0 0 1 0
FA
1 0 1 0 1
B Cin Co 1 1 0 0 1
1 1 1 1 1
Masukan Keluaran

(d) Simbol (e) Jadual kebenaran

Rajah 3 Penambah penuh

Dua bit yang terdapat pada keluaran penambah penuh iaitu jumlah, S dan
bawa keluar, Co boleh diterbitkan seperti yang ditunjukkan dalam jadual di bawah :

Sebuah penambah penuh boleh dibina dengan menggunakan dua penambah

separuh dan sebuah get ATAU yang disambungkan seperti dalam rajah di bawah:

Rajah 4 Litar penambah penuh dibina daripada penambah separuh

Gambar rajah litar kombinasi get logik bagi penambah penuh adalah seperti yang
ditunjukkan di bawah:
 NO KOD / CODE NO K4-K4-KP 6 Muka : 5 Drpd : 12

Penambah separuh

Penambah separuh

Cin
S = ( A + B ) + Cin

Co = A . B + C in . ( A + B )

Rajah 5 Litar kombinasi get logic penambah penuh

Latihan 2

Lakarkan gambarajah pemasa bagi penambah penuh berdasarkan jadual

kebenaran.
 NO KOD / CODE NO K4-K4-KP 6 Muka : 6 Drpd : 12

4.1 PENOLAK (SUBTRACTOR)

Selain operasi menambah, dalam litar elektronik berdigit juga terdapat komponen
yang dapat melaksanakan operasi menolak. Komponen ini dinamai penolak.
Terdapat dua jenis penola iaitu :
i. Penolak separuh (Half Subtractor)
ii. Penolak penuh (Full Subtractor)

4.2.1 PENOLAK SEPARUH (HALF SUBTRACTOR)

Penolak separuh ialah litar yang boleh menolak dua nombor perduaan bit. Penolak
mempunyai dua input iaitu A dan B (A - B) dan menghasilkan dua output iaitu output
peminjam (Bout) dan Beza (D). Sesetengah buku masih menggunakan symbol Cout
dan S berbanding dengan Bout dan S. Simbol dan jadual kebenaran penolak separuh
diberikan di bawah:

Masukan Keluaran

A B D Bo

A S 0 0 0 0

Masukan HS Keluaran 0 1 1 1
1 0 1 0
B Co
1 1 0 0

(a) Simbol (b) Jadual kebenaran

Rajah 6 Penolak separuh

Dua bit yang terdapat pada keluaran penolak separuh iaitu beza (D) dan
pinjam keluar (Bo) boleh diterbitkan seperti dalm Jadual di bawah:

Merujuk kepada jadual kebenaran bagi penolak separuh, ungkapan bagi

keluaran, beza (D) dan pinjam keluar (Bo) ialah seperti berikut :

D= dan =
 NO KOD / CODE NO K4-K4-KP 6 Muka : 7 Drpd : 12

Daripada ungkapan bagi D dan Bo, litar kombinasi get logik bagi penolak separuh
adalah seperti di bawah yang terdiri daipada satu get Eksklusif ATAU, get DAN dan
get TAK.

A
D
B

Bo

Rajah 7 Litar kombinasi get logic bagi penolak separuh

Latihan 3

Lakarkan gambarajah pemasa bagi penambah separuh berdasarkan jadual

kebenaran.

4.2.2 PENOLAK PENUH (FULL SUBTRACTOR)

Penolak penuh mempunyai tiga masukan iaitu A, B dan Bin dan dua keluaran iaitu
beza (D) dan bawa keluar (Bo). Penolak penuh pula berfungsi menolak tiga input
termasuk untuk memberi pinjam kepada bit kedudukan yang lain (A - B - Bin) dan
menghasilkan dua output (Cout dan S). Bin ialah input peminjam. Sekiranya bit itu
perlu meminjamkan nilainya kepada bit yang lain, makan Bin bernilai 1. Jadual
kebenaran penambah penuh diberikan di bawah:
 NO KOD / CODE NO K4-K4-KP 6 Muka : 8 Drpd : 12

Masukan Keluaran

A B Cin S Co

0 0 0 0 0
0 0 1 1 1
0 1 0 1 1
A D
0 1 1 0 1
1 0 0 1 0
B FS
1 0 1 0 0
Bin Bo 1 1 0 0 0
1 1 1 1 1
Masukan Keluaran

(a) Simbol (b) Jadual kebenaran

Rajah 8 Penolak Penuh

Masukan A dan B ialah dua bit yang hendak ditolak dan masukan B in pula
ialah bit pinjam masuk yang akan menjadi 1 jika bit A telah dipinjam oleh litar
sebelumnya. Keluaran D pula adalah hasil tolak B daripada A dan B o ialah bit pinjam
keluar yang akan bernilai 1 jika pinjaman diperlukan seperti ditunjukkan dalam jadual
di bawah:

Di dalam jadual tersebut, sebelum B ditolak dari A, nilai Bin perlu

diperhatikan. Jika Bin ialah 0, maka B boleh ditolak terus dari A dan jika berlaku
penolakan 1 dari 0, maka A perlu meminjam dan Bo akan menjadi 1. Nilai beza (D)
ialah hasil penolakan B dari A, dengan A akan menjadi 10 setelah meminjam.
Sekiranya Bin ialah 1, maka B tidak boleh ditolak terus dari A. A perlu tolak 1 dahulu
daripadanya dan jika A ialah 0,maka A perlu meminjam dan Bo akan menjadi 1.
Seterusnya nilai beza (D) ialah hasil tolak B dari A setelah A ditolak 1 daripadanya.

Sebagaimana penambah, penolak penuh boleh dibina dengan menggunakan

dua penolak separuh dan sebuah get ATAU yang disambungkan seperti yang
ditunjukkan dalam rajah di bawah.

Rajah 9 Litar penolak penuh dibina daripada penolak separuh

 NO KOD / CODE NO K4-K4-KP 6 Muka : 9 Drpd : 12

Penolak separuh

Penolak separuh

D = ( A + B ) + Bin
Bin

Bo = A . B + Bin . ( A + B )

Rajah 10 Litar kombinasi get logik bagi penolak penuh

Latihan 4

Lakarkan gambarajah pemasa bagi penambah separuh berdasarkan jadual

kebenaran.
 NO KOD / CODE NO K4-K4-KP 6 Muka : 10 Drpd : 12

TUTORIAL

(1) Rajah 11 menunjukkan litar logik penambah-separuh.

A
S
B

Co

Rajah 11

Berdasarkan Rajah 3, lengkapkan Jadual Kebenaran berikut.

Masukan Keluaran

A B S Co
0 0
0 1
1 0
1 1

[4 markah]
 NO KOD / CODE NO K4-K4-KP 6 Muka : 11 Drpd : 12

(2) Rajah 12(a) menunjukkan 3 get logik iaitu get DAN, get TAK dan get TAK
ATAU disambungkan ke Penambah Penuh (FA).

Rajah 21 (a)

Lengkapkan Jadual 5 di Lampiran A dengan menyatakan bit keluaran Penambah Penuh itu.
[ 12 markah ]

Masukan Keluaran

A B Cin SUM Cout

0 1 0

1 0 1

1 1 0

1 1 1

0 0 1

0 0 0

Jadual 5
 NO KOD / CODE NO K4-K4-KP 6 Muka : 12 Drpd : 12

4.3 Membina litar penambah atau penolak.

4.3.1 Menjelaskan operasi litar mengikut konsep.

4.3.2 Membina projek penambah atau penolak mengikut litar diagram.
4.3.3 Menjalankan ujian litar projek mengikut keperluan.
4.3.4 Rekod hasil ujian mengikut lembaran kerja.