ETF Sarajevo

Odsjek za raunarstvo i informatiku Laboratorijska vjeba

Logiki dizajn Hana Haselji, M.E.

VHDL

Ovu vjebu prati nekoliko:

LV3 - Xilinx za instalaciju I podeavanje Xilinx-a. S obzirom na resurse koje zahtijeva najbolje je
instalirati ovu verziju (9.2i). Dostupna u laboratoriji 1-11 u folderu 92.
LV3 - Uvod u VHDL upoznavanje sa osnovnom sintaksom. Naglasak se postavlja na sintaksu
koja dostupnu unutar rijeenih zadataka.
LV3 - Osnovna logika kola u VHDL-u prvi zadatak je rijeen I to je kako treba da izgleda opis
logikog kola.
LV3 - Zadatak 2 rjeenje drugog zadatka iz vjebe 3
LV4 - Textbench svaki modul mora biti dobro istestiran, da li radi ispravno. Obavezno proitati
komentare unutar koda. To su stvari koje se moraju znati.
LV4 - Kombinacione komponente VHDL u nastavku e biti uraen trei zadatak ove vjebe.
LV4 - Kompinacione komponente VHDL Xilinx rjeenja. Obratiti panju na koritenu sintaksu.
LV5 - Kombinacione strukture VHDL
LV5 - Kompinacione komponente VHDL Xilinx rjeenje. Pogledati rjeenja.

Za ispit je potrebno ovladati znanjem potrebnim da se bilo koje kolo moe opisati u VHDL na osnovu
dostupnih rjeenja vjebi.

KREIRANJE NOVOG PROJEKTA

Za ispit ne treba pozavati konkretno ove stvari.

File New Project

Nikada ne davati nazive sa razmacima, takama. Uvijek spremati u Xilinx92i folder jer on zasigurno nije
read only za Xilinx.

Uvijek odabrati ISE SImulator i eljeni jezik VHDL osim ako lina elja nije da se radi u Verilogu.

Do kraja birate next i na kraju finish.

KREIRANJE NOVOG MODULA
U ovom trenutku kreiranje modula je ekvivalent za kreiranje kola. Proitati komentare unutar koda nakon
kreiranja.

Desni klik na kreirani projekat i New Source

Odabrati VHDL Module. Za naziv modula vrijedi isto to i za naziv projekta.

Portovi ne moraju ovdje biti dodani. esto e biti I promijenjeni u odnosu na ovdje kreirane. Potrebno je
obratiti panju na to kada se kreira modul.

Nakon ovoga se pritisne next i finish.

Prvo e se kreirati jednobitni multiplekser 2 u 1. To znai da su ulazi jednobitni i da e izlaz, s obzirom da je
izlaz jednak jednom proslijeenjom ulazu, biti jednobitni. Upravljaki signal s0 je jednobitni jer je potreban
jedan bit da odredi koji e biti proslijeenj izlaz od dva.

Nakon to se napie kod provjerava se sintaksa. Prije toga je potrebno podesiti nekoliko stvari.
Nakon provjerene sintakse kreira se novi modul za etverobitni MUX 2 u 1. :)
Kako je novo kolo sastavljeno od starog to e se koristiti komponente (COMPONENT).

Kada je sve uspjeno kreirano onda stablo projekta poprima specifian izgled.

Nakon provjere sintakse potrebno je napisati testnu datoteku za ovo kolo. Testna datoteka se pravi samo
na etverobitni multiplekser. Kada pita za uvezivanje sa src odabere se mux4b.

Uspjeno kreirana testna datoteka daje specifian izgled projektu.

U ovisnosti od toga kako se pomjera plavi pokaziva vidjet e se vrijednosti promijenjenih signala. Za
s0 = 1 se prosljeuje izlaz i1.