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Prctica # 1: Polarizaciones de transistores FET y

MosFet.
Pablo Guamn Novillo, pguamann@est.ups.edu.ec
Universidad Politcnica Salesiana, Sede Cuenca.
Laboratorio de Analgica II.

ResumenIn this report the development of practice 1 about

the effect transistor FET field is presented. Contains mainly,
curves and polarizations that are based on the measurement of
two parameters: IDSS and VP, which allow later calculations,
graphs, and tests with measurements and simulations.
Index TermsFET MPF102, Polarizacin con Divisor de
Tensin, Polarizacin con dos fuentes fijas, Polarizacin con
fuente doble simtrica, Polarizacin con fuente de Source.

Figura 1. Muestra (a) un BJT con su parmetro de control y (b) un FET con
O BJETIVOS : su parmetro de control. Diferencia ms importante entre estos dispositivos.
[1]
- Disear, calcular y comprobar las configuraciones de
polarizacin de transistores JFET:
I-A2. Composicin JFET canal n: Se puede observar la
Polarizacin con fuente al Gate.
composicin bsica del JFET de canal n en la figura 2. La
Polarizacin con resistencia de Source (Auto-
mayor parte de la estructura es el material de tipo n, el cual
polarizacin).
forma el canal entre las capas incrustadas de material p. Tiene
Polarizacin con divisor de tensin.
tres terminales: drenaje (D), compuerta (G) y fuente (S), D y
Polarizacin con fuente doble simtrica.
S estn unidos por un contacto hmico al material n, mientras
Polarizacin con Gate a tierra.
que G est unida a las dos regiones P, conocidas como regin
- Realizar el circuito y la simulacin de la polariza- de empobrecimiento. [1]
cin de los transistores mosfet incremental y decremental.
- Explique porque se puede quemar un transistor JFet y
MosFet.
* Dato: El punto de trabajo debe estar al centro de la recta
de carga. La corriente de drenaje es de 3mA.

I. MARCO TERICO:
I-A. Transistor de Efecto de Campo - FET:
I-A1. Descripcin: El transistor de efecto de campo (FET)
es un dispositivo de tres terminales que se utiliza en varias
aplicaciones que coinciden, en gran medida, con las del tran-
sistor BJT. Aun cuando existen diferencias importantes entre
los dos tipos de dispositivos, tambin hay muchas semejanzas.
Las diferencias principales entre los dos tipos de transistor
radican en el hecho de que: El transistor BJT es un dispositivo
controlado por corriente, como se ilustra en la figura 1a, en
tanto que el transistor JFET es un dispositivo controlado por
voltaje, como se muestra en la figura 1b. Es decir, la corriente
IC en la figura 1a es una funcin directa del nivel de IB.
Para el FET la corriente ID ser una funcin del voltaje VGS
aplicado al circuito de entrada como se muestra en la figura
11. En cada caso la corriente del circuito de salida la controla
un parmetro del circuito de entrada: en un caso un nivel de
corriente, y en el otro un voltaje aplicado. [1]
Figura 2. Muestra el transistor de efecto de campo de unin canal n. [1]
I-A3. Distintivos: Uno de los distintivos ms importantes
del FET es su alta impedancia de entrada. Los FET son ms
estables a la temperatura que los BJT, y en general son ms
pequeos que los BJT, lo que los hace particularmente tiles
en chips de circuitos integrados. [1]
Las caractersticas de construccin de algunos FET, sin
embargo, pueden hacerlos ms sensibles al manipuleo que los
BJT. El hecho de que la unin p-n se polarice en inversa a lo
largo del canal produce una corriente de cero amperes en la
compuerta, el hecho es que IG = 0 A es una caracterstica
importante del JFET. El voltaje VGS es la variable que
controla la corriente de salida o drenaje ID. [1]
 2

I-A4. Caractersticas de Transferencia: La relacin de

transferencia de un JFET es una relacin cuadrada. No es
una relacin lineal como sucede con los BJT. La ecuacin
de Shockley 1 define la relacin entre ID y VGS: [1]
 2
VGS
ID = IDss 1 (1)
VP
Dnde:
IDss y Vp son constantes
VGS es la variable de control.
p
Representacin: Figura 4. Muestra las etapas de operacin del JFET. [1]
ID: es la corriente que circula por drenaje.[1]
IDss: conocida como la corriente drenaje fuente saturada. I-A6. Transistor MPF102: Amplificador de canal n. Este
Ayuda a determinar el lmite en ID en la grfica de transfe- dispositivo est diseado para aplicaciones de conmutacin
rencia cuando Vp=0. electrnicos como conmutacin analgica con baja resisten-
Vp: es un nivel de tensin conocido como voltaje de cia.[2]
estrangulamiento, ocurre cuando IDSS = 0. Para dispositivos
de canal n Vp es negativo, mientras que para los de canal p
Vp es positivo.[1]
El trmino al cuadrado en la ecuacin produce una relacin
no lineal entre ID y VGS, la cual genera una curva que crece
exponencialmente con la magnitud decreciente de VGS.[1]
Las caractersticas de transferencia definidas por la ecuacin
de Shockley no se ven afectadas por la red en la cual se emplea
el dispositivo.[1]
Figura 5. Muestra el JFET MPF102 y sus terminales. [2]

I-B. Polarizaciones:
I-B1. Polarizacin con dos fuentes de alimentacin (fija o
fuente al Gate): Esta configuracin tiene una fuente conectada
entre drenaje - fuente y otra de forma inversa, entre la
fuente y la resistencia de compuerta (RG). Es una de las
configuraciones ms sencillas para JFET.[1]

Figura 3. Muestra las curvas de transferencia para diferentes niveles de VGS.

[1]

I-A5. Etapas de operacin: El lugar geomtrico de la

curva define los cambios de ID para diferentes niveles de VGS.
[1]
Regin hmica: o de resistencia controlada por voltaje.
En esta regin el JFET en realidad se puede emplear
como un resistor variable cuya resistencia la controla el
voltaje aplicado de la compuerta a la fuente. Ver Figura
4.[1]
Regin de saturacin: es la regin empleada por lo gene- Figura 6. Muestra la polarizacin del JFET con dos fuentes de alimentacin
ral en amplificadores lineales y comnmente se conoce (o fija).[1]
como regin de amplificacin de corriente constante, de
saturacin o lineal.[1] Se aplica la ecuacin de Shockley 1 para hallar, en este
Regin de corte: Sucede cuando VGS = Vp, entonces ID caso, VGS. Tambin trabajando en la malla drain - source se
= 0A.[1] obtiene:
 3

V DS = V DD IDRD (2)

Y adems:

V GS = V GG (3)

I-B2. Polarizacin con resistencia de Source (Auto pola-

rizacin): La configuracin de auto polarizacin elimina la
necesidad de dos fuentes de cd. El voltaje de control de la
compuerta a la fuente ahora lo determina el voltaje a travs
de un resistor RS introducido en la rama de la fuente de la Figura 8. Muestra la configuracin del transistor por divisor de tensin. [1]
configuracin como se muestra en la figura 7. [1]

Bajo la condicin de que el punto de trabajo est ubicado en

el centro de la recta de carga se calcula VGS con la ecuacin
de Shockley 1. Previamente se encuentra algunos valores con
las ecuaciones que encierra esta configuracin.

(R2 V DD)
VG= (7)
(R1 + R2)

Figura 7. Muestra la polarizacin del transistor con resistencia de source.[1]

De la misma manera se utiliza la ecuacin de Shockley 1

para hallar VGS y posteriormente los valores de RS y RD con
las ecuaciones de malla:

V GS = V RS = IDRS (4)
Figura 9. Muestra el circuito equivalente de esta configuracin una ves
aplicada la ecuacin 7. [1]

V DS = V DD ID(RS + RD) (5)

Trabajando en la malla comprendida entre drenaje y fuente
se obtiene:

V S = IDRS (6)
V DS = V DD ID(RS + RD) (8)
I-B3. Polarizacin con divisor de tensin: La configura-
cin del divisor de voltaje tambin se aplica a amplificadores
con FET como se demuestra en la figura 8. La construccin
bsica es exactamente la misma, pero el anlisis de cada una es
muy diferente. IG = 0 A para amplificadores con FET, pero la V GS = V G IDRD (9)
magnitud de IB para amplificadores con BJT en emisor comn
puede afectar los niveles de cd de la corriente y voltaje tanto en
los circuitos de entrada como en los de salida. Recuerde que IB I-B4. Polarizacin con fuente doble simtrica: Igualmente
vincula los circuitos de entrada y salida para la configuracin se utiliza la ecuacin de Shockley para hallar VGS conociendo
del divisor de voltaje del BJT, mientras que VGS hace lo los datos de IDss y Vp medidos. Luego se utiliza las ecuacio-
mismo para la configuracin del FET. [1] nes de las mallas para hallar RD y RS.
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Cuadro I
L ISTA DE E QUIPOS .

Descripcin Cantidad
Multmetro 2
Fuentes de Tensin 2
Protoboard 1

Cuadro II
L ISTA DE M ATERIALES .

Descripcin Cantidad
Resistencias 15
Transistor MPF102 2
Cable Multipar 0.5m
Pinzas 2
Figura 10. Muestra la configuracin del transistor con fuente doble simtrica. Bananas 2

III. DESARROLLO:
V CC + V DD = V DS + ID(RS + RD) (10)
III-A. Clculos:
Polarizacin con fuente al Gate: p
V DD = V GS + IDRS (11) Datos:
I-B5. Polarizacin en compuerta a tierra: En esta confi- IDss = 9.8mA
guracin la terminal de la compuerta est en contacto a tierra V p = 3V
y la seal de entrada que por lo general se aplica a la terminal V DD = 12V cc
fuente, as como la seal obtenida en la terminal de drenaje, V DS = V DD/2 = 6V cc
como se muestra en la figura 11. [1] RG = 1M
ID = 3mA
p
Se aplica la ecuacin de Shockley 1 para hallar Vgs,
considerando, |Vgs|<|Vp| y el punto Q al centro de la recta
de carga:
 2
VGS
ID = IDss 1
VP
Despejando Vgs:
p h q i
ID
Figura 11. Muestra la configuracin en compuerta a tierra.[1] V GS = 1 IDSS Vp
h q i
3
V GS = 1 9.8 (3)
Aplicando LVK se pueden obtener las ecuaciones ms
relevantes: V GS = 1.34V cumple |Vgs|<|Vp|
p
Trabajando en la malla entre drenaje - source se encuentra
V GS = V SS IDRS (12)
RD:
p
V DS = V DD + V SS ID(RD + RS) (13) RD = (V DDV ID
DS)

(126)
RD = 3m
RD = 2K
V D = V DD IDRD (14) p
Para la hallar la ID mxima y VDS mximo:
p
V S = V SS + IDRS (15)
IDmax = VRD DD

IDmax = 6mA
II. LISTA DE MATERIALES Y EQUIPOS: V DSmax = V DD = 12V
Se presenta los equipos y materiales necesarios para el p
desarrollo de la prctica. En los cuadros I y II se muestra En el cuadro III es posible observar los valores esperados
los equipos y materiales usados respectivamente. y medidos de sta configuracin.
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Cuadro III
VALORES E SPERADOS Y M EDIDOS . Ahora se encuentra el valor para RS:
1.34 = IDRS
Valor Esperado Medido RS = 1.34
ID
VDS 6V 6.1V RS = 446.7
VGS -1.34V -1.3V
ID 3mA 3.05mA p
Para la hallar la ID mxima y VDS mximo:
p
Grfica:
IDmax = V DDIDRS
RD+RS
121.34
IDmax = 1553.33+446.7
IDmax = 5.33mA
V DSmax = V DD = 12V
p
En el cuadro IV se presentan los valores calculados y
medidos para auto-polarizacin.

Cuadro IV
VALORES E SPERADOS Y M EDIDOS .

Valor Esperado Medido

VDS 6V 6.05V
Figura 12. Muestra la recta de carga y la curva del circuito con fuente al VGS -1.34V -1.3V
Gate. ID 3mA 3.06mA

Polarizacin con resistencia de source (auto- Grfica:

polarizacin): p
Datos:
IDss = 9.8mA
V p = 3V
V DD = 12V cc
V DS = V DD/2 = 6V cc
RG = 1M
ID = 3mA
p
De igual manera se aplica la ecuacin de Shockley 1 para
hallar Vgs, considerando, |Vgs|<|Vp| y el punto Q al centro de
la recta de carga:
 2 Figura 13. Muestra la recta de carga y la curva del circuito con resistencia
VGS de source.
ID = IDss 1
VP
Despejando Vgs: Polarizacin por divisor de tensin: p
p q Datos:
h i
V GS = 1 IDSS ID
Vp IDss = 9.8mA
h q i V p = 3V
3
V GS = 1 9.8 (3) V DD = 12V cc
V GS = 1.34V cumple |Vgs|<|Vp| V DS = V DD/2 = 6V cc
p R2 = 100K
Trabajando en la malla entre drenaje - source se encuentra ID = 3mA
RD: p
p Asimismo se aplica la ecuacin de Shockley 1 despejando
V DD = IDRD + IDRS + V DS Vgs se obtiene:
RD = V DDVID DSIDRS
p h q i
Donde: V GS = 1 IDSS ID
Vp
V GS = IDRS h q i
3
1.34 = IDRS V GS = 1 9.8 (3)
1.34 = IDRS V GS = 1.34V cumple |Vgs|<|Vp|
Reemplazando para hallar RD: p
RD = (1261.34)
3m
Para trabajar en el partidor R1-R2 y obtener un diseo
RD = 1553.33 correcto se debe considerar que:
p p
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|V G| < |V p|
Donde:
V G = V equi = R2V DD
R1+R2
p
Se opta por:
V G = 0.5V
p
Reemplazando en el partidor de tensin:
p
0.5 = R2V DD
R1+R2
Figura 14. Muestra la curva de la configuracin por divisor de tensin.

0.5(R1 + R2) = R2V DD

(R1 + R2) = R2V0.5DD Polarizacin con fuente doble simtrica: p
R1 = R2V0.5DD R2 Datos:
R1 = 100K12 100K IDss = 9.8mA
0.5
R1 = 2.3M V p = 3V
p V DD = 12V cc
Ahorra resolviendo la nueva malla que el circuito equiva- V SS = 12V cc
lente nos arroja se tiene: V DS = (V DD + V SS)/2 = 12V cc
V GS = V G IDRS ID = 3mA
RS = V GV GS p
ID
Se comprueba con la ecuacin de Shockley 1 despejando
RS = 0.5(1.34)
3m Vgs:
RS = 613.34 p
p
h q i
ID
V GS = 1 IDSS Vp
Finalmente trabajando en la malla Drenaje-Fuente: h q i
3
p V GS = 1 9.8 (3)
V DD = V DS + IDRS + IDRD V GS = 1.34V cumple |Vgs|<|Vp|
RD = V DDIDRSV DS p
ID
RD = 121.846 Se resuelve la malla comprendida entre Compuerta-Fuente
3m
para hallar RS:
RD = 1386.66
p
p
V SS + IDRS + V GS = 0
Para la hallar la ID mxima y VDS mximo:
RS = V GSVID
SS
p
V DD
RS = (12)(1.34)
3m
IDmax = RD+RS
RS = 4446.67
IDmax = 6mA
p
V DSmax = V DD = 12V Finalmente trabajando en la malla Drenaje-Fuente:
p p
En el cuadro V se tabulan los resultados esperados V DS = V DD + V SS + IDRS + IDRD
y medidos de la configuracin divisor de tensin. RD = V DD+VID SSV DS
RS
18
RD = 3m 4446.67
RD = 1553.33
Cuadro V p
VALORES E SPERADOS Y M EDIDOS .
Para la hallar la ID mxima y VDS mximo:
Valor Esperado Medido p
VDS 6V 6.3V IDmax = V RD+RS
DD+V SS
VGS -1.34V -1.36V
ID 3mA 2.95mA
IDmax = 4mA
VRS 1.84V 1.88V V DSmax = V DD + V SS = 24V
VG 0.5 0.52V
p
En el cuadro VI se presentan los valores correspondientes
Grfica: a esta configuracin.
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Cuadro VI
VALORES E SPERADOS Y M EDIDOS . V DSmax = V DD = 12V
p
Valor Esperado Medido
VDS 12V 11.8V En el cuadro VII se presentan los valores correspondien-
VGS -1.34V -1.36V
ID 3mA 3.04mA tes a la configuracin con Gate a tierra.
VRS 13.34V 13.3V
VRD 0.5V 0.33V
Cuadro VII
VALORES ESPERADOS Y MEDIDOS .
Grfica:
Valor Esperado Medido
VDS 6V 5.95V
VGS -1.34V -1.32V
ID 3mA 3.04mA

Grfica:

Figura 15. Muestra la curva de la configuracin doble simtrico.

Polarizacin con Gate a tierra: p

Datos:
IDss = 9.8mA
V p = 3V
V DD = 12V cc
V DS = V DD/2 = 6V cc Figura 16. Muestra la curva y recta de la configuracin con Gate a tierra.
ID = 3mA
p
Se comprueba con la ecuacin de Shockley 1 despejando
Vgs:
p h q i III-B. Simulaciones:
ID
V GS = 1 IDSS Vp
h q i Polarizacin con fuente al Gate
3
V GS = 1 9.8 (3)
V GS = 1.34V cumple |Vgs|<|Vp|
p
Se resuelve la malla comprendida entre Compuerta-Fuente
para hallar RS:
p
V GS = IDRS
RS = VID GS
1.34
RS = 3m
RS = 446.67
p
Finalmente trabajando en la malla Drenaje-Fuente:
p
V DS = V DD + IDRS + IDRD
RD = V DDV ID
DS
RS
6
RD = 3m 446.67
RD = 1553.33
Figura 17. Muestra la simulacin correspondiente a polarizacin con fuente
p al Gate. [3]
Para la hallar la ID mxima y VDS mximo:
p
V DD
IDmax = RD+RS Polarizacin con resistencia de Source (Auto-
IDmax = 6mA polarizacin)
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Figura 18. Muestra la simulacin correspondiente a polarizacin auto- Figura 21. Muestra la simulacin correspondiente a polarizacin con Gate
polarizacin. [3] a tierra. [3]

Polarizacin con divisor de tensin MosFet Incremental y Decremental:

Figura 22. Muestra la simulacin del Mosfet Incremental. [3]

Figura 19. Presenta la simulacin correspondiente a polarizacin por divisor

de tensin. [3]

Polarizacin con fuente doble simtrica

Figura 23. Muestra la simulacin del Mosfet Decremental. [3]

IV. A NLISIS DE RESULTADOS :

Como se puede observar en las tablas presentadas en cada
una de las polarizaciones los valores calculados y medidos
Figura 20. Expone la simulacin correspondiente a polarizacin con fuente son muy aproximados, tambin se puede verificar en las
simtrica. [3]
simulaciones correspondientes. La proximidad de estos valores
se debe a dos factores muy importantes para realizar esta
Polarizacin con Gate a tierra prctica: la corriente de drenaje saturada (IDss) y el valor de
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voltaje de estrangulamiento (Vp), valores que se obtienen de

las mediciones del transistor variando la fuente VGS invertida
entra drenaje y fuente, y con una fuente VCC constante entre
drenaje y fuente. Grficamente se observa que VGS=Vp cuan-
do Idss = 0 y ID = IDss cuando Vp=0, valores muy relevantes
para el desarrollo, que se comprueban en la medicin y en
cada una de las polarizaciones.
Adems los resultados muestran que el transistor trabaja al
centro de la recta de carga, a excepcin del caso doble simtri-
co donde Q vara un poco, y que permiten verificar los valores
para VGS, VDS e ID principalmente. Para un funcionamiento
adecuado del FET es necesario que ste trabaje en el centro
de la recta de carga como ocurre en sta prctica.

C ONCLUSIONES :
The first fact to consider to avoid problems in the deve-
lopment of the practice is to measure the values of saturation
current and pinch-off voltage of the JFET , and the values that
come in sheets will not match , which could we generated
problems in measurements if we take these amounts as values
of the data sheet . In this way can be found to limit values
characteristic of the FET input and as performed in the
practice, in most cases, to find a value not known with the
help of the Shockley equation. Another way in which you can
work it analytically, first taking random measurements for ID
and VGS, and points that are contained in the curve and then
obtain the equation of the curve containing the points have,
after applying the conditions for find the saturation current
between drain and source (where Vp = 0), and vice versa,
determine Vp (where IDSS = 0).

R EFERENCIAS
[1] Robert L Boylestad. "Teora de Circuitos y Dispositivos Elec-
trnicos". Dcima Edicin, Capitulos 6 y 7 (2009).
[2] FAIRCHIL semiconductor. Datasheet, MPF102 - N-Channel
RF Amplifier. -, pag. 1 (2004).
[3] NATIONAL INSTRUMENS, NI MULTISIM, Versin 11.0.