FLIP-FLOPee = TUJUAN Dalam unit ini anda akan mempelajari salah satu dari blok bangunan dasar (basic building block) dalam jaringan yang berurutan - flip-flop. Beberapa teknik analisis dasar yang digunakan untuk jaringan yang berurutan diperkenalkan di sini, Terutama, anda akan mempelajari bagaimana menyusun diagram waktu yang menunjukkan bagaimana masing-masing sinyal dalam jaringan tersebut berbeda sebagai suatu fungsi waktu. Tujuan khususnya adalah : e Jelaskan operasi flip-flop S-R, T, flip-flop T dengan jam, J-K, flip-flop J-K dengan jam, dan D dengan jam. 2, Buatlah tabel dan menderivasikan persamaan karakteristik (posisi-berikutnya) untuk flip-flop semacam itu, Nyatakan setiap pembatasan yang diperlukan pada sinyal input. 3. Gambarlah diagram waktu yang menghubungkan input dan output flip-flop semacam itu. 4. Tunjukkan bagaimana flip-flop sederhana dapat disusun dengan menggunakan gate. 5. Jelaskan keuntungan flip-flop dengan jam dibanding flip-flop tanpa jam. PETUNJUK BELAJAR (a) Pelajarilah Bagian 11.1, Kelambatan Gate dan Diagram Waktu. Lengkapilah diagram waktu untuk jaringan yang diberikan di bawah ini. Asumsikan bahwa gate AND mempunyai 30ns kelambatan perambatan dan inverter mempunyai kelambatan 20ns.> 7 Sa a poet 4 3 ee 0 2 40 60 80 100 120 4s) (b) Pada jaringan yang ditunjukkan di bawah ini, misalkan pada beberapa saat waktu input pada kedua inverter adalah nol. Apakah ini merupakan posisi jaringan yang stabil ? 0 > Dengan mengasumsikan bahwa output dari inverter sebelah kiri berubah sebelum output inverter kanan, posisi stabil yang bagaimanakah yang akan dicapai oleh jaringan tersebut ? (Tunjukkan 0 dan 1 pada input dan output inverter.) (©) Kejakan Soal 11.1. Pelajarilah Bagian 11.2, Flip-Flop Set-Reset. (a) Deskripsikan dengan kata, posisi flip-flop S-R. (6) Untuk Gambar 11.6(4), nilai berapakah yang diasumsikan P dan Q jika S=R=1? () Batasan apa yang diperlukan pada S dan R sehingga kedua output flip-flop S-R berkomplemen ? (@ Nyatakan dengan kata, makna dari persamaan Q+ = S + R’Q. (©) Kerjakan Soal 11.4 dan 11.5.3. Pelajarilah Bagian 11.3 Flip-Flop Penggerak (a) Deskripsikan dengan kata, posisi flip-flop 7. (b) Tabel kebenaran, seperti Tabel 11-2, Gambar 11-15(a), dan Gambar 11- 18 digunakan dalam unit ini untuk menggambarkan gerak flip-flop. Ketika menginterpretasikan tabel ini, ingat bahwa Q+ dan Q keduanya mewakili output (posisi) flip-flop. Namun demikian, Q+ diukur pada saat berikutnya setelah Q. Jadi, tabel ini mengimplikasikan bahwa ada penundaan antara waktu input flip-flop berubah dan waktu output berubah. () Telusurilah operasi flip-flop T pada Gambar 11-11(b) dengan menggunakan diagram waktu pada Gambar 11-12(a). (d) Kerjakan soal 11.6. Bacalah Bagian 11.4, Flip-Flop T dengan jam. (@)_ Bandingkan diagram waktu dalam Gambar 11-12(a) dan 11-14, Perhatikan bahwa dalam kasus yang pertama, flip-flop mengubah posisi setelah T bergerak, dan dalam kasus kedua, perubahan terjadi setelah jam tersebut bergerak. (b) Lengkapilah diagram waktu berikut ini (asumsikan bahwa Q = 0 pada awalnya) : Pelajarilah bagian 11.5, Flip-Flop J-K. (a) Deskripsikan dengan kata, gerak flip-flop J-K. (b) Derivasikan persamaan posisi berikutnya untuk flip-flop J-K. () Telusurilah sinyal dalam jaringan Gambar 11-15(c) dan periksalah tabel 11-15(a). Pembatasan waktu berapakah yang harus dilakukan ketika J dan K digerakkan secara terus menerus dengan mengasumsikan bahwa flip- flop S-R adalah jenis yang terlihat pada Gambar 11-12(b) ?6. Pelajarilah Bagian 11.6, Flip-flop J-K Dengan Jam. (a) Telusurilah sinyal sampai jaringan pada.Gambar 11-17(a) dan periksalah diagram waktu pada Gambar 11-17(b). (b) Flip-flop J-K yang tanpa jam dan flip-flop J-K yang menggunakan jam ‘mempunyai persamaan posisi selanjutnya. Jelaskan perbedaan pengertian persamaan untuk kedua flip-flop tersebut. (©) Adakah pembatasan pada luas pulsa waktu maksimum untuk flip-flop J-K “master-slave” ? Jelaskan. Bandingkan dengan jawaban pada nomor 5(). (@) Kerjakan Soal 11.8. 7. Pelajari Bagian 11.7, Flip-flop D. (a) Gambarkan dengan kata gerak flip-flop D yang dihitung waktunya. (b) Hlip-flop D terukur waktunya, dengan input berikut ini, buatlah sketsa bentuk gelombang untuk Q. coe | | | | (©) Kerjakan Latihan Terprogram 11.17. * 8. Pelajarilah Bagian 11.8, Flip-flop Terukur dengan Input-input “Sekarang” dan “Jelas”. (@) Untuk meletakkan flip-flop dari Gambar 11.20 ke Q = 1 tanpa menggunakan waktu, input jelasnya harus diletakkan pada dan input “preset” pada . Untuk meletakkan flip-flop pada Gambar 11-21(a) ke Q = 0 tanpa menggunakan waktu, input ———— harus diletakkan pada (b) Kerjakan Soal 11.13.9. Pelajarilah Bagian 11.9, Persamaan Karakteristik (a) Dengan salah satu flip-flop yang ada pada bab ini, atau flip-flop scrupa, anda harus dapat menderivasikan persamaan karakteristik yang memberikan pemyataan flip-flop berikutnya dalam bentuk input dan posisi sekarang. Anda harus memahami makna dari masing-masing persamaan karakteristik yang diberikan pada Bagian 11.9. : (b) Suatu flip-flop S-R dapat dikonversikan ke flip-flop T dengan menambahkan gate pada input R dan S. Input R dan S harus dipilih sehingga flip-flop akan mengubah posisi manakala T digerakkan, Untuk menentukan input R dan S, ajukan pertanyaan pada dirimu sendiri, “Dengan posisi bagaimanakah flip-flop harus diletakkan pada 1, dan dengan posisi bagaimanakah flip-flop tersebut harus di”reset” 2” Flip-flop tersebut harus diletakkan pada | jika Q = 0 dan T= 1. Oleh karenanya, S = Dengan cara yang sama, tentukan persamaan untuk R dan gambarlah jaringan yang mengkonversikan flip- flop S-R ke flip-flop T. Bandingkan jawaban anda dengan Gambar 11.11(b). (©) Kerjakan Soal 11.10, 11.11, dan 11.12. 10. Latihan laboratorium pilihan : (a) Susunlah flip-flop S-R dengan menggunakan dua gate NOR dan periksalah operasinya. () Susunlah flip-flop J-K “master-slave” yang terlihat pada Gambar 11.17(a) dengan menggunakan dua gate NOR untuk masing-masing flip-flop S-R. Buktikan diagram waktu pada Gambar 11-17(b) dengan meletakkan pada rangkaian sinyal 7, J, dan K yang ada dan dengan mengobservasi output P dan Q. (Gunakan tombol “toggle” untuk T juga untuk J dan K.) U1. Bila anda puas dan merasa telah dapat memenuhi tujuan unit ini, tempuhlah uji kesiapan.FLIP - FLOP Jaringan watching yang berurutan mempunyai ciri bahwa outputnya tergantung bukan hanya pada input yang ada sekarang namun juga pada rangkaian input yang telah lalu. Akibatnya, jaringan ini harus dapat “mengingat” hal yang berkaitan dengan sejarah masa lalu inputnya untuk memproduksi output sekarang. Flip-flop merupakan alat memori yang paling banyak digunakan dalam jaringan berurutan. Pada dasarnya, flip-flop merupakan alat memori yang dapat mengasumsikan posisi pada satu dari dua output stabil, yang mempunyai sepasang output komplementer, dan yang mempunyai satu atau lebih input yang dapat menyebabkan posisi output berubah. Beberapa jenis flip-flop umum dideskripsikan dalam unit ini. 11.1 DIAGRAM WAKTU DAN KELAMBATAN GATE Ketika input ke gate logika diubah, outputnya tidak akan berubah seketika itu juga. Transistor atau elemen watching lain dalam gate memerlukan waktu tertentu untuk mereaksi suatu perubahan dalam input, sehingga perubahan dalam output gate ditunda berkenaan dengan perubahan input. Gambar 11.1 menunjukkan bentuk gelombang input dan output ke inverter. Jika perubahan pada output ditunda dalam waktu € berkenaan dengan inputnya, kita katakan bahwa gate ini mempunyai kelambatan perambatan, Dalam prakteknya, kelambatan perambatan untuk perubahan output 0 ke 1 bisa berubah dibandingkan kelambatan untuk perubahan 1 ke 0. Kelambatan perambatan untuk sirkuit integrasi mungkin sependek beberapa nanosecond (1 nanosecond = 10° detik), dan dalam beberapa kasus kelambatan ini dapat diabaikan. Namun demikian, dalam analisis beberapa jenis jaringan berurutan, bahkan kelambatan yang pendek mungkin sangat penting.pew | = L > = x i Gambar 11.1 Kelambatan Perambatan dalam suatu Inverter Diagram waktu seringkali digunakan dalam analisis jaringan berurutan. Diagram ini menunjukkan berbagai sinyal dalam jaringan sebagai suatu fungsi waktu, Beberapa variabel biasanya diplotkan dengan skala pada saat yang sama sehingga waktu di mana variabel ini berubah berkaitan satu sama lain dapat dengan mudah diteliti. Gambar 11.2 menunjukkan diagram waktu untuk suatu jaringan dengan 2 gate. Kita akan mengasumsikan bahwa masing-masing gate mempunyai kelambatan perambatan 20 ns (nanosecond). Diagram waktu ini menunjukkan apa yang terjadi jika gate input B dan C diberikan nilai tetap 1 dan 0, secara berurutan, dan input A diubah menjadi 1 pada t = 40ns dan kemudian berubah kembali ke 0 pada t = 100 ns. Output gate’G, berubah 20 ns setelah A berubah, dan output gate G, berubah 20 ns setelah G, berubah.Gy = 20 == 20 lye RE SEE 1 1 0 80 100 120 140 (ns) Si eh Gambar 11.2 Diagram Waktu untuk Jaringan AND-NOR Gambar 11.3 menunjukkan sebuah diagram waktu untuk suatu jaringan dengan elemen kelambatan tambahan. Input X terdiri dari dua pulsa, yang pertama dua mikrodetik (2 x 10-6 detik) Iuasnya dan yang kedua adalah tiga mikrodetik luasnya. Elemen penundaan mempunyai sebuah output Y yang sama dengan input kecuali bahwa ia dilambatkan satu mikrodetik. Yakni Y berubah menjadi nilai 1 satu mikrodetik setelah kemunculan tepi /"edge” pulsa X dan kembali ke 0 satu mikrodetik setelah hilangnya tepi /"edge” pulsa X. Output gate AND (Z) harus 1 selama interval waktu di mana X dan Y adalah 1. Jika kita mengasumsikan kelambatan perambatan yang kecil dalam gate AND (¢), maka Z akan seperti pada diagram. x z Tps Delay }* Tepi kemunculan Tepi menghilang res res 7a \ oot iw t || aw] a a er Sie i fea] toto: dt : ae gy sy eay ool 7 (eo mG ‘Waktu (mikrodetik) Gambar 11.3 Diagram Waktu untuk Jaringan dengan KelambatanJaringan watching yang télah kita pelajari sampai saat ini tidak mempunyai hubungan timbal balik. Untuk membangun jaringan watching yang mempunyai memori, seperti sebuah flip-flop, kita harus memasukkan sakelar arus balik ke dalam jaringan tersebut. Dengan sakelar arus balik ini yang kita maksudkan adalah bahwa output dari salah satu gate dihubungkan kembali ke input gate yang lain dalam jaringan tersebut sehingga membentuk lingkaran tertutup. Misalnya, dalam jaringan gate NOR pada Gambar 11.6(a), output gate NOR kedua dimasukkan kembali ke dalam input gate NOR pertama. Dalam kasus yang sederhana, kita dapat menganalisis jaringan dengan sakelar arus balik dengan menelusuri sinyal ke dalam jaringan tersebut. Misalnya, perhatikan jaringan dalam Gambar 11.4(a). pel |ooOnnnn. (a) Inverter dengan (b) Osilasi (gerak) pada output inverter sakelar arus balik Gambar 11-4 Jika, pada saat tertentu, input inverter adalah 0, maka 0 ini akan merambat ke dalam inverter dan menyebabkan outputnya menjadi 1. | ini dimasukkan kembali ke dalam input , sehingga setelah perambatan lambat, output inverter menjadi 0. Ketika 0 ini dimasukkan kembali ke dalam input, outputnya akan Kembali menjadi 1, dan seterusnya. Output inverter akan terus berputar maju mundur antara 0 dan 1 seperti erlihat pada Gambar 11.4(b), dan tidak akan pemah mencapai posisi stabil. Kecepatan jaringan in berputar ditentukan oleh kelambatan perambatan dalam inverter tersebut. Selanjutnya, perhatikan ikatan saklar arus balik yang mempunyai dua in- verter di dalamnya, seperti terlihat pada Gambar 11-5(a). Dalam hal ini, jaringan tersebut mempunyai dua posisi stabil, seringkali ditunjuk sebagai posisi stabil. Jika input pada inverter pertama adalah 1, maka.outputnya akan menjadi 0. 0 ini akan masuk kembali ke dalam inverter pertama, namun karena inputnya telah 0 maka tidak akan ada perubahan yang terjadi. Jaringan ini kemudian berada dalamposisi stabil. Seperti terlihat pada Gambar 11-5(b), posisi stabil yang kedua pada jaringan tersebut terjadi ketika inputnya ke inverter pertama adalah 1 dan input ke inverter kedua adalah 0. lps psesd Lp see ope! (b) Gambar 11-5. 11.2 FLIP-FLOP “SET - RESET” Kita dapat menyusun sebuah flip-flop sederhana dengan memasukkan arus balik ke dalam jaringan gate NOR, seperti terlihat dalam Gambar 11-6(a). Seperti terlihat, jika inputnya adalah S = R = 0, maka dari jaringan tersebut dapat diasumsikan suatu posisi stabil dengan Q = 0 dan P = 1. Perhatikan bahwa ini merupakan posisi stabil dari jaringan karena P = | yang dimasukkan ke dalam gate kedua mendorong outputnya menjadi Q = 0, dan Q = 0 dimasukkan ke dalam gate pertama membuat inputnya menjadi 1. Sekarang jika kita mengubah S menjadi 1, P akan menjadi 0. Hal ini merupakan posisi tidak stabil pada jaringan tersebut karena input maupun output pada gate keduanya adalah 0; oleh karenanya Q akan berubah menjadi 1, untuk menuju posisi stabil seperti terlihat pada Gambar 1 1-6(b). P e T Q 0 Q 560 sel 1 ROO ROO @ ) Gambar 11-6Jika § diubah kembali menjadi 0, jaringan tersebut akan tetap dalam posisi di atas karena Q = | dimasukkan ke dalam gate pertama akan menyebabkan P tetap menjadi 0, seperti terlihat pada Gambar 11-6(c). Perhatikan bahwa input tersebut adalah S = R = 0, namun outputnya berbeda dengan pada saat kita mulai. Jadi, jaringan tersebut mempunyai dua posisi stabil yang berbeda untuk rangkaian input yang ada. Jika kita sekarang mengubah R menjadi 1, Q akan menjadi 0 dan P akan kembali menjadi 1, seperti terlihat pada Gambar 11-6(d). Kemudian jika kita mengubah R kembali menjadi 0, maka jaringan tersebut tetap dalam posisi ini dan kita kembali pada awal. P P a @ i 2 sdo coo : RO0 Rot © @ Gambar 11-6 Jaringan ini dikatakan mempunyai “memori” karena outputnya tidak hanya tergantung kepada inputnya sekarang tapi juga pada rangkaian inputnya yang lalu. Jika kita membatasi inputnya sehingga R = S = | tidak dibolehkan, posisi stabil dari output P dan Q selalu komplemen, yakni P = Q’. Untuk menekankan kesimetrisan antara operasi kedua gate, jaringan ini selalu digambar dalam bentuk “berpasangan-menyilang” (lihat Gambar 1 1-7(a)). Seperti terlihat dalam Gambar 11-6(b) dan (d), input § = | “meletakkan / set” output pada Q = 1, dan input R = | “meletakkan kembali / reset” outputnya ke Q = 0. Ketika digunakan dengan pembatasan bahwa R dan $ tidak dapat terus menerus menjadi 1, jaringan tersebut biasanya ditunjuk sebagai flip-flop “set dan reset” (S-R) dan sithbol yang terlihat pada Gambar 11-7(b). Perhatikan bahwa meskipun Q berasal dari gate NOR dengan input R, simbol flip-flop $-R standar mempunyai Q langsung di atas input S. Jaringan pada Gambar 11-7(a) juga ditunjuk sebagai palang S-R. Q Q Q @ 0 FF Py R Sa R s (by Gambar 11-7 S-R Flip-FlopJika S = R = 1, flip-flop tersebut tidak akan beroperasi tepat seperti terlihat pada Gambar 11-8. Notasi | 0 berarti bahwa input tersebut asalnya adalah | dan kemudian berubah menjadi 0. Perhatikan bahwa ketika S dan R keduanya 1, P dan Q keduanya 0. Oleh karenanya, P tidak sama dengan Q’, dan hal ini merusak aturan dasar dari operasi flip-flop, yang memerlukan output flip-flop menjadi komplemen. Selanjutnya, jika S dan R secara terus menerus kembali ke 0, P dan Q bisa berubah menjadi |. Jika S= R= 0 dan P= 1, maka setelah perambatan 1 ke dalam gate, P dan Q akan menjadi 0 kembali, dan flip-flop tersebut dapat terus bergerak jika kelambatan gate tepat sama. 130 P0+13051 150 Q@0st>0>1 Gambar 11-8 Operasi Flip-flop S-R yang tidak tepat Gambar 11-9 menunjukkan diagram waktu untuk flip-flop $-R. Perhatikan bahwa ketika berubah menjadi 1 pada saat 1,, Q berubah menjadi | sesaat (€) kemudian. (¢ mewakili waktu merespon atau waktu kelambatan flip-flop.) Pada waktu ,, ketika S’ berubah kembali ke 0, Q tidak berubah. Pada waktu t,, R berubah ke 1, dan Q kembali menjadi 0 sesaat (e) kemudian. Selang waktu gerak input S (atau R) secara normal adalah paling tidak sebesar € untuk suatu perubahan posisi Q. Jika $ = 1 pada suatu waktu kurang dari €, output gate tidak akan berubah dan flip-flop tidak akan mengubah posisiGambar 11-9 Diagram Waktu untuk Flip-FLop S-R Tabel 11-1 Operasi Flip-Flop S-R SO RO QW) Qat+e } input tidak diberikan Gerak flip-flop S-R diringkas dalam Tabel 11-1. Baris kelima pada tabel ini berarti bahwa jika pada suatu saat inputnya adalah S = | dan R-= 0 serta output flip-flop adalah Q = 0, maka pada satu saat kemudian ¢, output flip-flop akan menjadi Q = 1. Baris lainnya diinterpretasikan dengan cara yang sama.Ketika mendiskusikan flip-flop kita akan menggunakan istilah posisi sekarang maksudnya adalah posisi output Q dari flip-flop pada saat sinyal input diaplikasikan (atau diubah) dan istilah posisi berikutnya untuk dimaksudkan pada posisi output Q setelah flip-flop bereaksi terhadap sinyal input ini. Pada tabel di atas, Q(t) mewakili “posisi sekarang” pada flip-flop, ¢ adalah waktu yang diperlukan untuk suatu perubahan posisi yang ada, dan Q(t + €) adalah. “‘posisi berikutnya” pada flip-flop. Misalnya, jika S = 0 dan R = 1 pada waktu 1, posisi berikutnya pada flip-flop akan menjadi Q = 0, tanpa memandang posisinya sekarang. Biasanya, kita hanya akan berurusan dengan posisi flip-flop ketika outputnya stabil. Oleh karenanya, kita tidak akan mendiskusikan posisi flip-flop selama interval ¢ sampai ¢ + €, selama outputnya masih dapat berubah. Dengan menggunakan peta Karnaugh untuk Q(t + €), kita dapat menderivasikan suatu persamaan yang mendeskripsikan posisi flip-flop (Gambar 11-10). Input yang tidak diberikan diperlakukan sebagai input tak dipedulikan. st) R(t) Olt), oo 00] o | (4 oa [fa ul g {i xi] Qtr = 8 + Reo ow tol 0 ly Gambar 11-10 Peta untuk Q (t + €) Biasanya kita akan menuliskan persamaan ini tanpa memasukkan waktu secara eksplisit, dengan menggunakan Q untuk mewakili posisi flip-flop sekarang dan Q* untuk mewakili posisi berikutnya : Q+=S+R'Q (SR=0) Dengan kata-kata, persamaan ini menyebutkan bahwa posisi flip-flop berikutnya akan menjadi | jika ia diletakkan ke | dengan S input, atau jika posisi sekarang adalah 1 dan tidak dipasang lagi. Kondisi SR = 0 berarti bahwa S dan R tidak dapat menjadi 1 pada saat yang sama. Suatu persamaan yang mengekspresikan posisi berikutnya suatu flip-flop dalam bentuk posisi dan inputnya sekarang akan ditunjuk sebagai “persamaan posisi berikutnya” atau “persamaan karakteristik”. 1511.3 FLIP-FLOP PENGGERAK / PEMICU Flip-flop 7 atau pemicu dalam Gambar 11-11(a) mempunyai input tunggal. Dengan mengaplikasikan sebuah pulsa pada input ini menyebabkan perubahan posisi. Misalnya, jika Q = I dan input T digerakkan, Q berubah menjadi 0. Jika T digerakkan kembali, Q berubah kembali menjadi 1. Flip-flop T sederhana dapat disusun dengan menggunakan flip-flop S-R dan dua gate AND, seperti terlihat dalam Gambar 11-11(b). Gambar 11-11 Suatu diagram waktu untuk flip-flop T pada Gambar 11-11(b) terlihat dalam Gambar 11-12(a). Jika Q adalah 0, sebuah pulsa pada T menggerakkan S dan menyebabkan posisi berubah menjadi 1. Jika Q adalah 1, sebuah pulsa pada T menggerakkan R dan memasang kembali flip-flop pada 0. Supaya jenis flip-flop ini beroperasi dengan tepat, harus ada kelambatan tertentu (6) antara waktu sebuah pulsa diaplikasikan pada input S$ atau R dan waktu output flip-flop Q berubah. Kelambatan perubahan posisi ini dapat dilakukan dengan menambahkan kapasitas atau sirkuit logika ekstra ke alam flip-flop $-R. Gambar 11-12(b) menunjukkan secara simbolik bagaimana flip-flop S-R dasar pada Gambar 1 1-6(a) dapat dimodifikasikan untuk menghambat perubahan posisi. Dalam Gambar 11-12(d), perhatikan bahwa pulsa 7 harus dihentikan sebelum perubahan posisi selesai, Kemudian tidak akan ada perubahan yang terjadi sampai pulsa lain diaplikasikan ke T. Jika T terlalu panjang atau kelambatan dalam flip->| 4 [alo | - (a) (b) Gambar 11-12 flop S-R (6) terlalu pendek, perubahan dalam Q akan merambat kembali ke input gate AND dalam Gambar 11-11(b) sementara T masih tetap 1 menyebabkan perubahan posisi lain, Jika T tetap 1, maka flip-flop akan mengubah posisi kembali dan ia akan terus bergerak sampai T menjadi 0. Jenis flip-flop T lainnya mengubah posisi berkaitan dengan munculnya atau hilangnya tepi pulsa input, di mana lebar pulsa tersebut tidak kritis. Tabel posisi berikutnya dan persamaan karakteristik untuk flip-flop T diberikan pada Tabel 11-2. Tabel 11-2 Operasi Flip-Flop T Qt + €) = THQ) + THO’) atau gr =TQ+700'=T@O Persamaan di atas menyatakan bahwa posisi berikutnya dari flip-flop (Q*) akan menjadi 1 jika posisi.sekarang (Q) adalah 1 dan tidak ada pulsa T yang terjadi atau posisi sekarang adalah 0 dan sebuah pulsa T terjadi.11.4 FLIP-FLOP T DENGAN JAM 18 Dalam Unit 12 sampai 16 kita akan mendiskusikan analisis dan desain jaringan berurutan yang sinkronis. Dalam jaringan berurutan semacam itu, umumnya dilakukan penyingkronan operasi semua flip-flop dengan jam umum atau gen- erator pulsa. Pulsa jam mungkin dapat dimasukkan ke dalam masing-masing flip-flop melalui gate eksternal, atau gate internal mungkin dapat digunakan dengan menggunakan kebanyakan flip-flop sirkuit integrasi. Penggunaan jam / waktu untuk mensinkronkan operasi beberapa flip-flop digambarkan dalam Unit 12 dan 13. Ketika sebuah jam digunakan, semua flip-flop yang mengubah posisi berlaku demikian lebih disebabkan karena berkaitan dengan pulsa jam daripada berkaitan dengan sinyal input lainnya. | | eo FF cK took Gambar 11-13 Flip-Flop T dengan Jam Gambar 11-13 menunjukkan flip-flop T dengan jam, yang mempunyai input “clock” / jam (CK) sebagaimana input 7. Tanda panah pada input flip-flop menunjukkan input jam, dan lingkaran kecil (simbol inversi) menunjukkan bahwa flip-flop mengubah posisi pada jatuhnya tepi pulsa jam. Gambar 11-14 menunjukkan diagram waktu untuk flip-flop T dengan jam. Pada waktu 2 dan #, input T adalah 1 dan posisi flip-flop (Q) berubah sesaat (€) setelah jatuhnya tepi pulsa jam. Pada waktu ! dan # input T adalah 0, dan pulsa jam nya tidak menyebabkan perubahan posisi. Tabel posisi selanjutnya dan persamaan karakteristik untuk flip-flop T dengan jam sama dengan flip-flop T tanpa jam. ‘Namun demikian, untuk flip-flop dengan jam, kita harus menginterpretasikan Q sebagaimana posisi flip-flop di depan jam dan Q* sebagai posisi di belakang jam.Gambar 11-14 Diagram Waktu untuk Flip-Flop T dengan jam Operasi flip-flop 7 yang tepat seperti digambarkan dalam Bagian 11.3 memerlukan kontrol luas pulsa input secara hati-hati dan kelambatan dalam sirkuit. Dengan desain flip-flop T ber- jam secara hati-hati, permasalahan waktu ini dapat dihilangkan, dan flip-flop akan beroperasi dengan tepat untuk rentang luas pulsa jam. Desain internal flip-flop T yang tepat memerlukan teknik desain tidak sinkron (lihat Bagian 24.1 dan Gambar 24.2). 11.5 FLIP - FLOP J-K Flip- flop J-K (Gambar 11-15) mengkombinasikan ciri-ciri flip-flop S-R dan flip-flop T. Input | diaplikasikan pada J atau K akan bertindak tepat seperti input $ atau R, secara berurutan. Yakni jika J = 1, output flip-flop diletakkan pada Q = 1; dan jika K = 1, output flip-flop diletakkan kembali pada Q = 0. Tidak seperti flip-flop S-R, diperbolehkan untuk menerapkan sebuah input 1 secara bersamaan pada J dan K, di mana flip-flop mengubah posisi seperti halnya flip-flop T. Misalnya, jika Q = 0 dan sebentar lagi mengaplikasikan input 1 pada keduanya, J dan K, posisi flip-flop akan beribah menjadi Q = 1. Tabel posisi selanjutnya dan persamaan karakteristik untuk flip-flop J-K diberikan pada Gambar 11-15.4 ~ o © + 2 s 2 000 0 { 001 1 Olt 1 ; @ Q o10 0 0 FF I oll 0 5 R e 100 1 x J Lod 1 oo oes 1 oe 0 (b) Simbol dan persamaan ko (a) Tabel posisi berikutnya (©) Konstruksi dari flip-flop S-R Gambar 11-15 Flip-Flop J-K Gambar 11-15(c) menunjukkan satu cara untuk menyusun flip-flop J-K dengan menggunakan flip-flop S-R dengan gate tambahan. Jika Q = 0, input J = | akan meletakkan flip-flop tersebut pada Q = 1. Jika Q = 1, input K = I akan meletakkan kembali flip-flop tersebut pada Q = 0. Jika input J dan K digerakkan secara serempak (J = K = 1), maka flip-flop bertindak seperti flip- flop T dari Gambar 11-11(b), dan perubahan posisi pun terjadi. Sekali lagi, perubahan posisi flip-flop S-R harus ditunda, seperti terlihat pada Gambar 11- 12(b), untuk meyakinkan operasi yang tepat. Ketika J dan K digerakkan pada saat yang sama, permasalahan waktu mungkin muncul jika gerakannya terlalu lama atau jika gerakan tersebut tidak sampai tepat pada saat yang sama, Untuk mengatasi permasalahan waktu semacam itu, jenis flip-flop J-K dengan jam yang dibahas dalam bagian berikutnya dapat digunakan. 11.6 FLIP-FLOP J-K DENGAN JAM 20 Gambar 11-16(a) menunjukkan flip-flop J-K dengan jam. Flip-flop ini mempunyai tiga input - J, K, dan input jam, yang biasanya diberi label CK. Seperti diilustrasikan dalam Gambar 11-16(b), flip-flop ini mengubah posisi sesaat (©) setelah turunnya tepi pulsa jam asalkan J dan K mempunyai nilai yang tepat. Jika J = | selama jam bergerak, Q akan terletak pada 1 segera mengukuti gerakjam, Jika K = 1 selama jam bergerak, Q akan terletak pada 0 setelah jam bergerak. Demikian pula, jika J = K = 1, Q akan mengubah posisi setelah jam_ bergerak. Perubahan posisi diawali oleh gerak jam dan tidak oleh perubahan pada J atau K. Dengan melihat pada Gambar 11-16(b), karena Q = 0, J = 1, dan K = 0 selama gerak jam yang pertama, Q berubah menjadi 1 pada saat t,. Karena Q = 1, J=0,dan K=1 a gerak jam yang kedua, maka Q berubah menjadi 0 pada saat ty. Karena Q = 0, J = 1, dan K = 1 selama gerak jam yang ketiga, Q berubah menjadi | pada saat u Arah panah pada simbol flip-flop menunjukkan input jain, dan lingkaran kecil (simbol inversi) menunjukkan bahwa perubahan posisi terjadi pada transisi tinggi atau rendah, yakni, setelah turunnya (daripada naiknya) tepi gerak jam. (a) Flip-flop J-K (b) Penghitungan waktu flip-flop J-K dengan Jam Gambar 11-16 Tabel posisi selanjutnya dan persamaan karakteristik yang terlebih dahulu diberikan untuk flip-flop J-K tanpa jam juga diterapkan pada flip-flop J-K dengan jam, jika Q diinterpretasikan sebagai posisi flip-flop sebelum jam bergerak dan (Q+ sebagai posisi setelah jam bergerak. Jadi, keberadaan sinyal jam ditunjukkan dan tidak muncul secara eksplisit dalam persamaan. Salah satu cara menyatakan flip-flop J-K dengan jam adalah dengan dua flip-flop S-R yang dihubungkan dalam rangkaian “master-slave” seperti terlihat pada Gambar I 1-17(a). Flip-flop J-K dengan jam “master-slave” biasanya disusun dalam bentuk sirkuit integrasi.. 222 Gambar 11-17(b) menunjukkan diagram waktu yang detail untuk flip-flop J-K dengan jam “master-slave”. Tempat naik dan turunnya tepi gerak jam telah dilebib-lebihkan untuk dapat mengilustrasikan secara lebih baik operasi internal. Gate 3 dan 4 dalam Gambar 11-17(a) dirancang terlebih untuk mengoperasikan pada saat yang berbeda selama gerak jam daripada gate 1 dan 2. Pada tempat naiknya tepi gerak jam, gate 3 dan 4 terbuka untuk memisahkan input flip-flop “slave” dari “masternya” pada titik a. Dengan kata lain, titik a berikutnya, input x3 dan x4 bertindak seperti 0, sehingga sinyal-sinyal P dan P” tidak dapat melewati gate dan flip-flop “slave” tidak dapat mengubah posisi. Selanjutnya, pada titik b pada titik tepi naik gerak jam, gate 1 dan 2 tertutup untuk membiarkan flip-flop “master” menempati posisi yang tepat. Yakni, input x, dan x, akan bertindak seperti 1 sehingga sinyal-sinyal J dan K dapat melewati gate tersebut jika Q@ mempunyai nilai yang tepat. Pada titik turunnya tepi gerak jam, gate 1 dan 2 terbuka untuk memisahkan input-inputnya dari “masternya” pada titik c, dan gate 3 dan 4 tertutup pada titik d sehingga output master tersebut ditransfer ke “slave”. Dalam Gambar 11-17(b), perhatikan bahwa karena J = 1 selama gerak jam yang pertama, P terletak pada | pada saat tb, dan Q terletak pada | pada saat td. Perubahan keadaan “master” terjadi pada titik naik gerak jam, dan perubahan posisi “slave” mengikuti pada titik turunnya. Untuk meyakinkan bahwa flip-flop bekerja dengan tepat, yakni, mematuhi persamaan Q+ = JQ’ + K’Q, setiap perubahan pada input-input J dan K harus terjadi antara pulsa jam seperti diilustrasikan dalam Gambar 11-17(b). Perubahan posisi flip-flop selalu terjadi pada titik turun gerak jam tanpa memperhatikan luas gerak. Oleh karenanya, sepanjang luas gerak pulsa melebihi nilai minimum tertentu, operasi flip-flop yang tepat tidak tergantung pada lebar pulsa. Jenis flip-flop dengan jam lainnya adalah flip-flop “pemicu - tepi” . Seperti halnya flip-flop “master-slave”, flip-flop pemicu -tepi akan mengubah posisi berkaitan dengan perubahan pada input jam. Namun demikian, tidak seperti flip- flop “master-slave”, input yang lain dapat berubah selama gerak jam tanpa menyebabkan kesalahan operasi. Simbol yang sama kadang-kadang digunakan untuk flip-flop “master-slave” J-K dan flip-flop pemicu-tepi J-K, Misalnya, 7473 dan 74LS73 mempunyai simbol dan kondisi eksternal yang sama; namun 7473 adalah “master-slave” dan 74LS73 adalah “pemicu-tepi” (edge-triggered). dan posisi ekstemalnya sama sepanjang J dan K tidak berubah selama jam bergerak.Slave (a) Flip-flop J-K “master-slave” (b) Diagram waktu internal untuk flip-flop J-K “master-slave” 11-17 FLIP-FLOP_D Gambar 11-17 Flip-flop lain yang tersedia dalam bentuk sirkuit integrasi adalah flip-flop jam D (delay / tunda), terlihat pada Gambar 11-18. Keadaan flip-flop ini setelah jam bergerak (Q*) sama dengan input (D) sebelum jam bergerak. Misalnya, jika D = | sebelum jam bergerak, Q = | setelah jam bergerak tanpa memperhatikan 2324 nilai awal dari Q. Oleh karenanya, persamaan karakteristik nya adalah Q* = Seperti halnya flip-flop J-K dengan jam, arah panah pada simbol flip-flop mendesain input jam dan lingkaran inversi kecil menunjukkan bahwa perubahan posisi terjadi pada transisi tinggi ke rendah — yakni, setelah turunnya tepi gerak jam. @=d FF moo Hore --=co op ap Gambar 11-18 Flip-flop D dengan Jam Jika D kebanyakan berubah begitu mengikuti setiap kali gerak jam, output flip-flop sama dengan input D, kecuali bahwa perubahan pada output tersebut ditunda sampai setelah turunnya tepi gerak jam seperti diilustrasikan pada Gambar 11-19. Analisis internal sirkuit untuk flip-flop D dengan jam dilakukan dalam Latihan Terprogram 11.17. D 1 0 l 1] 0 Clock O Ol l @ l o fi ifo 0 Gambar 11-19 Pengukuran waktu untuk FLip-Flop D dengan Jam.11.8 FLIP-FLOP DENGAN JAM DENGAN INPUT “PRESET” DAN “CLEAR” Flip-flop sirkuit integfrasi dengan jam seringkali mempunyai input tambahan yang dapat digunakan untuk meletakkan flip-flop pada posisi awal jam yang independen. Gambar 11-20 menunjukkan flip-flop J-K dengan jam bersama input -input “clear” (CLR) dan “preset” (PRE). Lingkaran-lingkaran kecil (simbol- simbolinversi) pada input-input ini menunjukkan bahwa suatu logika 0 (daripada 1) diperlukan untuk memperjelas atau meletakkan flip-flop tersebut. Jadi, 0 yang diaplikasikan pada input yang jelas akan meletakkan kembali flip-flop tersebut pada Q = 0, dan O yang diaplikasikan pada input “preset” akan meletakkan flip- flop tersebut pada Q = 1. Input-input ini mengesampingkan input J-K dan input jam. Yaitu, 0 yang diaplikasikan pada input “clear” akan meletakkan kembali flip-flop tanpa mempertimbangkan nilai J, K dan jam. Di bawah posisi pengoperasian yang normal, 0 tidak boleh diaplikasikan secara serempak pada input “clear” dan “preset”. Ketika input “clear” dan “preset” dipegang pada logika 1, input=input J, K, dan jam beroperasi secara normal. . Q @ Clear —O) CLR PRE Preset K J Clock Gambar 11-10 Flip-flop J-K dengan Jam dengan Input “Clear” dan “Preset” Gambar 11-21 menunjukkan dua jenis flip-flop D dengan jam dengan input “clear” (CLR). Lingkaran inversi kecil pada input “clear” menunjukkan bahwa 0 (bukannya 1) akan meletakkan kembali flip-flop pada Q = 0. Input “clear” mengesampingkan jam dan input D. Ketika input “clear” ada pada 1, D dan input jam beroperasi secara normal. Dalam Gambar 11-21(a), simbol inversi_ pada jam menunjukkan bahwa flip-flop tersebut merespon pad transisi tinggi ke rendah - yakni, titik turunnya tepi_gerak jam - sedangkan dalam Gambar 11-21(b), tanpa adanya simbol inversi menunjukkan bahwa perubahan posisi akan terjadi pada transisi rendah ke tinggi - yakni pada titik naiknya tepi jam tersebut. 25Jika tidak ditentukan, kita akan menggunakan jenis flip-flop D yang terdahulu pada keseluruhan akhir teks ini. | a @ a @ Clear CLR Clear —Oj CLR K D A D Clock Clock @ ) Gambar 11-21 Flip-flop D dengan Jam dengan input “clear” Beberapa flip-flop D dapat digolongkan bersama dengan jam biasa untuk membentuk “register” (Gambar 11-22). Register tersebut_ mungkin juga mempunyai input “clear” seperti biasa seperti terlihat pada gambar tersebut. Karena masing-masing flip-flop dapat menyimpan satu bit informasi, register ini dapat menyimpan empat bit informasi. Input “clear” biasanya adalah 1. Jika ia berubah sckejap menjadi 0, output Q dari keempat flip-flop akan menjadi 0. Ketika jam tersebut digerakkan, data yang diaplikasikan pada input D akan dimuat ke dalam flip-flop. Misalnya, jika input data adalah D1 = 1, D2= 1, D3 = 0 dan D4 = |, setelah jam bergerak, output flip-flop akan menjadi QI = 1, Q2 = 1, Q3 = 0, dan Q4 = 1. Data Out Data In Gambar 11-22 Register Flip-FLop D 2611.9 PERSAMAAN KARAKTERISTIK Persamaan karakteristik (Keadaan berikutnya) untuk flip-flop dapat diderivasikan sebagai berikut : Pertama, buatlah tabel kebenaran yang memberikan posisi berikutnya (Q+) sebagai suatu fungsi dari posisi (Q) dan input sekarang Setiap kombinasi input ilegal harus diperlakukan sebagai input yang tidak dipedulikan. Kemudian plotkan sebuah peta untuk Q+ dan bacalah persamaan karakteristik dari peta tersebut. Persamaan karakteristik untuk flip-flop yang dibahas dalam bab ini adalah: Q+=S+R'Q (SR=0) (flip-flop S-R) (1-1) Q+=T®Q=T7O'+TOQ (flip-flop T) (1-2) OQ’ +K'Q (flip-flop J-K) (11-3) D (flip-flop D) (l-4) Q+ Dalam setiap kasus, Q mewakili posisi awal atau posisi sekarang pada flip- flop, dan Q+ mewakili posisi akhir atau posisiberikutnya. Persamaan ini hanya valid bila pembatasan yang tepat pada input flip-flop diobservasi. Untuk flip- flop S-R, S = R = 1 tidak diperbolehkan. Jika flip-flop T adalah jenis flip-flop yang terlihat pada Gambar 11-11(b), pylsa T harus dengan durasi yang tepat. Untuk flip-flop J-K dengan jam, J dan K tidak boleh berubah selama jam bergerak. Persamaan karakteristik yang diberikan di atas diaplikasikan pada flip-flop dengan jam atau tanpa jam, namun interpretasinya berbeda untuk kedua kasus tersebut. Misalnya, untuk flip-flopJ-K tanpa jam (Gambar 11-15) Q+ mewakili posisi flip-flop segera setelah salah satu inputnya berubah. Namun demikian, untuk flip-flop J-K’ dengan jam (Gambar 11-16), Q+ mewakili posisi flip-flop segera setelah jam bergerak. Biasanya tidak mungkin untuk mengkonversikan satu jenis flip-flop ke jenis yang lain dengan menambahkan gate eksternal. Gambar 11-11(b) dan 11-15(c) menunjukkan bagaimana flip-flop S-R dapat dikonversikan pada flip-flop T atau flip-flop J-K. Selanjutnya kita akan mengkonversikan flip-flop J-K dengan jam ke flip-flop T dengan jam. Ketika T = 1, kita menginginkan flip-flop tersebut berubah posisiya, maka kita harus mempunyai J = K = 1. Demikian pula, ketika T = 0, kita tidak menginginkan posisi berubah, maka J = K = 0. Oleh karenanya, kita harus mempunyai J = K = T, seperti terlihat pada Gambar 11-23(a). Dalam beberapa kasus, persamaan input flip-flop yang diperlukan_harus diletakkan atau diletakkan kembali (dalam kasus flip-flop S-R), atau posisinya di mana flip-flop tetsebut harus mengubah posisi (dalam kasus flip-flop T). 2728 CONTOH : Konversikan flip-flop S-R ke flip-flop D. Gambar 11-18 menunjukkan posisi yang diinginkan dari flip-flop setelah konversi. Flip-flop tersebut harus diletakkan pada 1 jika D = 1 dan terjadi gerak jam. Oleh karenanya, S = D(CK). Demikian pula, flip-flop harus diletakkan pada 0 jika D = 0 dan gerak jam terjadi. Oleh karenanya, R = D’(CK). Gambar 1 1-23(b) menunjukkan hasil konversi tersebut. (a) Konversi flip-flop J-K (b) Konversi flip-flop S-R ke flip-flop T ke flip-flop D dengan jam Gambar 11-23 Pada contoh di atas, suatu pendekatan intuitif ke konversi dari salah jenis flip-flop ke: jenis lain telah ditampilkan. Pada unit selanjutnya, dideskripsikan metode yang sistematis untuk menderivasikan persamaan input flip-flop. Metode yang sistematis ini dapat juga diaplikasikan untuk mengkonversikan satu jenis flip-flop ke jenis flip-flop yang lain. Jenis flip-flop jam yang paling banyak digunakan adalah flip-flop J-K dan flip-flop D. Kedua jenis ini telah tersedia dalam bentuk sirkuit integrasi. Ketika flip-flop T dibutuhkan, sebuah flip-flop J-K dengan J dan K yang dihubungkan bersama dapat digunakan. Flip-flop S-R lebih umum digunakan dalam desain jaringan rangkaian asinkronis (lihat Bagian 24.1) daripada desain sinkronis (lihat Bagian 12.3).SOAL - SOAL 11.1 Lengkapilah diagram waktu untuk jaringan yang ada, Asumsikan bahwa kedua gate mempunyai kelambatan perambatan 5 ns. nis[<|*=[¥ 5 10 15 20 25 30 35 40 ans) 11.2. Lengkapilah diagram waktu ini untuk jaringan yang ada. Asumsikan bahwa kedua gate mempunyai kelambatan perambatan 5 ns. --+-- 7 29113 Asumsikan bahwa inverter pada jaringan di bawah ini mempunyai kelambatan perambatan 5 ns dan gate AND mempunyai kelambatan perambatan 1- ns. Gambarlah diagram waktu untuk jaringan yang menunjukkan X, Y, dan Z. Asumsikan bahwa X pada awalnya-adalah 0, Y pada awalnya adalah 1, X menjadi 1 karena 80 ns, dan kemudian X menjadi 1 kembali. 11.4 Suatu flip-flop dapat disusun dari dua gate NAND yang dihubungkan sebagai berikut : (@) Pembatasan berapakah yang harus diletakkan pada S* dan R* schingga P akan selalu sama dengan Q’ (dengan posisi tetap) ? (b) Susuniah tabel posisi berikutnya dan derivasikan persamaan karakteristik (posisi berikutnya) untuk flip-flop tersebut. (©) Lengkapilah diagram waktu berikut ini untuk flip-flop tersebut. 301 | T (4) Apa hubungan antara S* dan R* dalam soal ini serta input S dan R untuk-flip-flop gate NOR pada Gambar 11-7(a) ? 115 Soal ini menggambarkan operasi yang tidak tepat yang terjadi jika kedua input flip-flop S-R adalah 1 dan mereka kemudian dihubungkan kembali ke 0. Untuk Gambar 11-8, lengkapilah kartu penghitungan waktu berikut ini, dengan mengasumsikan bahwa masing-masing gate mempunyai kelambatan perambatan tepatnya 10ns. Perhatikan bahwa ketika t = 100 ns, S dan R keduanya berubah menjadi 0. 10 ns kemudian, P dan Q akan berubah menjadi 1. Karena 1 ini dimasukkan kembali ke input gate, apa yang akan terjadi setelah 10 ns selanjutnya ? : (Eee eee eee 0 50 100 |150 200 t(ns) 140 11.6 Untuk flip-flop T Gambar 11-11(b), gambarlah diagram waktu yang sama dengan Gambar #1-12(a), yang menunjukkan apa yang terjadi ketika T tetap I untuk waktu yang sama dengan 2.56. 3132 11.7 Kerjakan Soal 11.6 untuk T tetap 1 untuk waktu yang sama dengan 1.56. 11.8 (a) Dengan menggunakan Gambar 11-17 (a) telusurilah sinyal-sinyal sampai flip-flop J-K “master-slave” ketika rangkaian input berikut ini diaplikasikan dengan mulai J = K = P = Q = 0: JK berubah menjadi 11, pulsa jam, JK berubah ke O1, pulsa jam, JK berubah menjadi 10, pulsa jam. Gambarlah diagram waktu yang meliputi P, Q, J, K, dan jam. (b) Operasi yang tidak tepat dapat terjadi jika J atau K diubah sementara jam-nya tinggi. Dimulai dengan J = K = jam = P = Q = 0, input- inputnya diubah menjadi urutan berikut ini : J = 1, J = 0, K = 1, jam = 0. Berapakah nilai akhir dari Q ? (c) Ulangilah (b) ketika input-inputnya diubah menjadi urutan jam = 1, J = 1, jam = 0. Perhatikan bahwa nilai akhir Q ditentukan oleh nilai J dan K sebelum gerak jam pada (b) namun bukan pada (c). (4) Pembatasan apa yang harus diletakkan pada saat di mana input-input J dan K berubah untuk meyakinkan bahwa persamaan Q+= QK’ + Q’J untuk flip-flop J-K “master-slave” ? 11.9 Kerjakan Soal 11.8(a) untuk rangkaian input berikut ini : (a) Dimulai dengan J = K = P = Q = 0. JK berubah menjadi 10, pulsa jam, JK berubah menjadi 11, pulsa jam, (b) (c) Dimulai dengan J = jam = P = Q = 0. Rangkaian input 1, J = 1, K=1, jam =0, J = 0, K = 0, jam = 1, K = 1, jam =0. 11.10Konversikail flip-flop D dengan jam menjadi flip-flop J-K dengan jam dengan menambahkan gate eksternal.10.11 Dalam Bagian 11.6, input jam tidak secara eksplisit dimasukkan dalam persamaan karakteristik (posisi-berikutnya) untuk flip-flop J-K dengan jam. Namun demikian kita dapat menderivasikan persamaan posisi-berikutnya yang meliputi jam (C) jika kita menginter pretasikan variabel-variabel tersebut secara khusus. Pertimbangkan interval waktu di mana diketahui bahwa gerak jam akan terjadi ( C = 1) atau tidak akan terjadi (C = 0). Buatlah Q mewakili posisi flip-flop sebelum mulainya interval, dan buatlah Q+ mewakili posisi flip- flop setelah interval. Asumsikan bahwa J dan K tetap konstan selama interval tersebut. Susunlah tabel kebenaran dan derivasikan persamaan untuk Q+ dalam bentuk J, K, C, dan Q. 11.12Suatu palang dengan gate (flip-flop G-L ) berlaku sebagai berikut : Jika G =0, flip-flop tersebut tidak mengubah posisi. Jika G = 1, posisi flip-flop berikutnya sama dengan nilai L. (a) Derivasikan persamaan karakteristik (posisi berikutnya) untuk flip-flop tersebut. (6) Tunjukkan bagaimana suatu flip-flop S-R dapat dikonversikan menjadi flip-flop G-L dengan menambahkan gate dan inverter. Petunjuk : Nilai berapakah yang arus dimiliki oleh S dan R.schingga flip-flop tersebut akan diletakkan dan diletakkan kembali pada saat yang tepat ketika G = | ? Bagaimana anda dapat mencegah flip-flop tersebut dari perubahan posisi ketika G = 0 ? 11.13(a) Lengkapilah diagram waktu berikut ini untuk flip-flop pada Gambar 11-20. 3334 Clear ] Preset [ Clock | l L | | e| | (b)Lengkapilah diagram waktu tersebut untuk sirkuit berikut ini. Perhatikan bahwa input CK pada kedua flip-flop tersebut berbeda. Clear [ {OO A s S Clock 11.14Suatu flip-flop yang dominan “reset”-nya posisinya seperti flip-flop S-R, kecuali bahwa input S = R = 1 diijinkan, dan flip-flop tersebut diletakkan kembali ketika $ = R = 1. (a) Derivasikan persamaan karakteristik untuk flip-flop “dominasi reset”. (©) Tunjukkan bagaimana flip-flop “dominasi reset” dapat disusun dengan menambahkaii gate ke flip-flop $-R.11.15 Suatu flip-flop dengan “set” dominan sama dengan flip-flop dengan “reset” dominan pada Soal 11.14 kecuali bahwa kombinasi inputnya S = R meletakkan flip-flop tersebut. Ulangilah Soal 11.14 untuk flip-flop dominasi ‘set’ 11.16Derivasikan suatu persamaan karakteristik untuk flip- flop pada Gambar 11-20, termasuk input “preset” (P) dan input “clear” (C) sebagaimana J dan K. Asumsikan bahwa P = C = 0 tidak pernah terjadi. LATIHAN TERPROGRAM 11.17 Tutuplah bagian bawah pada masing-masing halaman dengan selembar kertas dan geserlah ke bawah ketika anda memeriksa jawaban. Diagram logika internal dari flip-flop D dengan jam sebagai berikut. Flip- flop ini terdiri dari dua flip-flop dasar S-R dengan gate tambahan, Ketika input jam (CK) adalah 1, nilai D disimpan dalam flip-flop S-R pertama (P). Ketika jam tersebut berubah dari 1 menjadi 0, nilai P ditransfer ke flip-flop output (Q). Jadi, operasinya sama dengan flip-flop J-K “master-slave” yang terlihat pada Gambar 11-17(@). Dalam latihan ini anda akan diminta untuk Menganalisis operasi flip-flop D dengan jam seperti terlihat di atas dengan mengisi tabel yang menunjukkan nilai CK, D, P, S, R, dan Q setelah masing-masing perubahan input. Akan sangat bermanfaat jika anda menandai perubahan nilai ini pada diagram sirkuit ketika 35anda menelusuri sinyal-sinyal tersebut. Pada awalnya, asumsikan nilai sinyal berikut ini : cK DP Ss R_ Q O20 00 1) 0: Gctily Buktikan dengan menelusuri sinyal-sinyal sampai ke sirkuit bahwa posisi tersebut merupakan posisi yang stabil dari sirkuit tersebut; tidak ada perubahan yang akan terjadi dalam P, S, R, atau Q. Sekarang asumsikan bahwa CK diubah menjadi 1 ° ° ° oo ° (stabil) 5 Telusurilah perubahan pada CK sampai sirkuit untuk melihat apakah ada perubahan pada P, S, atau R yang terjadi. Jika tidak ada perubahan, tandailah baris 2 pada tabel di atas “tidak stabil” dan masukkan nilai baru pada batis 3. Jawaban : 20621 oO 0 0 1 0 (tidak stabil) 301 0 0 0 0 (stabil) 4.1 7 0 0 0 0 (tidak stabil) - 1 1 ? Buktikan bahwa baris 3 adalah stabil; yakni dengan menelusuri sinyal-sinyal yang menunjukkan bahwa tidak akan ada perubahan pada P, S, R, atau Q yang terjadi. Selanjutnya D diubah menjadi 1 seperti terlihat pada baris 4. Buktikan bahwa baris 4 tidak stabil, isilah nilai-nilai baru dalam baris 5, dan tunjukkan apakah baris 5 stabil atau tidak.Jawaban : PI aw CKE DPS Q 7 1 1 0 0 0 (stabil) 0 1 1 0 0 0 ? 0 : ? 0 1 Kemudian CK diubah menjadi 0 (baris 6). Jika baris 6 tidak stabil, tunjukkan nilai baru dari S pada baris 7. Jika baris 7 tidak stabil, tunjukkan nilai baru untuk Q di baris 8. Kemudian tentukan apakah baris 8 stabil atau tidak. Jawaban : een 0. 1 1 1 0 0 tidak stabil) 1 1 0 1 (stabil) (stabil) 1 i 0 0 0 D berikutnya diubah kembali menjadi 0 (pada baris 9). Isilah nilai-nilai pada baris 9 dan periksalah bahwa ini stabil. CK diubah menjadi 1 pada baris 10. Jika baris 10 tidak stabil, isilah pada baris 11 dan tunjukkan apakah ini stabil atau tidak. Jawaban : 9 0 0 1 1 0 1 (stabil) 10. 1 0 1 L 0 1 (tidak stabil) ot 0 0 0 oO 1 (stabil) 12. 0 0 13. 0 0 14. 0 0 CK kembali diubah menjadi 0 pada baris 12. Lengkapilah sisa tabel tersebut. 37Jawaban : 12. 0 0 0 0 0 1 (tidak stabil) 135 0 0 0 0 1 1 (tidak stabil) 14. 0 0 0 0 1 0 (stabil) Dengan menggunakan hasil di atas, plotkanlah P dan Q dengan mengikuti diagram waktu. Buktikan bahwa jawaban anda konsisten dengan deskripsi operasi flip-flop yang diberikan pada paragraf pertama pada latihan ini. {ee ele «2 © 0) (12) 38