// DSCH 2.

6c
// 14/05/2018 13:39:42
// C:\Users\Rob\Desktop\4048.sch

module 4048( H,C,B,A,Ka,D,F,G,

E,EXP,Kb,Kd,Kc,Vdd,Vss,J);
input H,C,B,A,Ka,D,F,G;
input E,EXP,Kb,Kd,Kc,Vdd,Vss;
output J;
not #(3) inv(w2,w1);
xor #(16) xor2(w5,w3,w4);
xor #(16) xor2(w8,w6,w7);
and #(16) and2(w9,w5,w8);
not #(10) inv(w4,H);
not #(10) inv(w7,G);
not #(10) inv(w13,F);
and #(16) and2(w16,w14,w15);
and #(9) and2(w19,w17,w18);
xor #(16) xor2(w22,w20,w21);
and #(16) and2(w25,w23,w24);
not #(10) inv(w29,B);
not #(10) inv(w30,A);
not #(10) inv(w31,C);
not #(10) inv(w33,D);
not #(10) inv(w35,EXP);
not #(10) inv(w37,E);
not #(3) inv(w39,Ka);
xor #(16) xor2(w24,w40,w30);
xor #(16) xor2(w23,w41,w29);
xor #(16) xor2(w18,w42,w31);
xor #(9) xor2(w44,w43,w33);
xor #(16) xor2(w15,w45,w37);
xor #(16) xor2(w14,w46,w13);
and #(9) and2(w48,w47,w25);
and #(16) and2(w49,w9,w16);
not #(17) inv(w53,Kc);
not #(3) inv(w55,w54);
nand #(9) nand3(w57,w56,w35,w22);
not #(10) inv(w21,w49);
xor #(9) xor2(w59,w20,w58);
not #(24) inv(w20,Kb);
not #(3) inv(w60,w20);
xor #(9) xor2(w62,w53,w61);
not #(3) inv(w63,w53);
nand #(9) nand2(w66,w64,w65);
nor #(9) nor2(w69,w67,w68);
not #(17) inv(w68,Kd);
not #(10) inv(w65,w68);
pmos #(3) pmos(w72,Vdd,w71); // 2.0u 0.12u
nmos #(3) nmos(w75,Vss,w74); // 1.0u 0.12u
endmodule

// Simulation parameters in Verilog Format

// Simulation parameters