// DSCH 2.

7a
// 17/05/2018 13:39:26
// C:\Users\NZF\Desktop\pengali3bit.sch

module pengali3bit( b1,0,b0,a1,a2,b2,a0,m2,

m3,m5,m1,m0,m4);
input b1,0,b0,a1,a2,b2,a0;
output m2,m3,m5,m1,m0,m4;
wire w36,w37,w38,w39,w40,w41,w42,w43;
wire w44,w45,w46,w47,w48,w49,w50,w51;
wire w52,w53,w54,w55,w56,w57,w58,w59;
wire w60,w61,w62,w63,w64,w65,w66,w67;
wire w68,w69,w70,w71,w72,w73,w74,w75;
wire w76,w77,w78,w79,w80,w81,w82,w83;
wire w84,w85,w86,w87,w88;
and #(16) and2(m0,a0,b0);
and #(57) and2_Mu1(w36,w5,w6);
buf #(26) buf1_Mu2(w6,w2);
and #(57) and2_Mu3(w36,w5,w6);
buf #(26) buf1_Mu4(w5,w3);
nor #(14) nor3_191_Mu5(w37,w1,w36,w4);
nand #(14) nand2_192_Mu6(w38,w36,w1);
nor #(15) nor2_193_Mu7(w39,w1,w36);
not #(13) inv_194_Mu8(w40,w39);
nand #(14) nand2_195_Mu9(w41,w40,w4);
nand #(14) nand2_196_Mu10(w42,w38,w41);
not #(26) inv_197_Mu11(w43,w42);
nand #(14) nand3_198_Mu12(w44,w1,w36,w4);
not #(13) inv_199_Mu13(w45,w44);
nor #(15) nor2_1910_Mu14(m4,w46,w37);
not #(13) inv_1911_Mu15(m5,w43);
nor #(15) nor2_1912_Mu16(w46,w43,w45);
and #(57) and2_Mu17(w47,w23,w2);
buf #(33) buf1_Mu18(w2,w20);
and #(57) and2_Mu19(w47,w23,w2);
buf #(26) buf1_Mu20(w23,w21);
nor #(14) nor3_191_Mu21(w48,w19,w47,w22);
nand #(14) nand2_192_Mu22(w49,w47,w19);
nor #(15) nor2_193_Mu23(w50,w19,w47);
not #(13) inv_194_Mu24(w51,w50);
nand #(14) nand2_195_Mu25(w52,w51,w22);
nand #(14) nand2_196_Mu26(w53,w49,w52);
not #(26) inv_197_Mu27(w54,w53);
nand #(14) nand3_198_Mu28(w55,w19,w47,w22);
not #(13) inv_199_Mu29(w56,w55);
nor #(15) nor2_1910_Mu30(m3,w57,w48);
not #(27) inv_1911_Mu31(w4,w54);
nor #(15) nor2_1912_Mu32(w57,w54,w56);
and #(26) and2_Mu33(w58,w25,w28);
buf #(23) buf1_Mu34(w25,a0);
and #(36) and2_Mu35(w59,a1,w27);
and #(36) and2_Mu36(w59,a1,w27);
buf #(23) buf1_Mu37(w28,b1);
buf #(33) buf1_Mu38(w27,b0);
nand #(14) nand2_191_Mu39(w60,w58,w59);
nor #(15) nor2_192_Mu40(w61,w59,w58);
not #(40) inv_193_Mu41(w26,w60);
nor #(15) nor2_194_Mu42(m1,w26,w61);
buf #(23) buf1_Mu43(w31,w28);
 buf #(33) buf1_Mu44(w32,w27);
and #(47) and2_Mu45(w62,w21,w31);
buf #(23) buf1_Mu46(w21,a1);
and #(57) and2_Mu47(w63,a2,w32);
and #(57) and2_Mu48(w63,a2,w32);
nor #(14) nor3_191_Mu49(w64,w63,w62,w26);
nand #(14) nand2_192_Mu50(w65,w62,w63);
nor #(15) nor2_193_Mu51(w66,w63,w62);
not #(13) inv_194_Mu52(w67,w66);
nand #(14) nand2_195_Mu53(w68,w67,w26);
nand #(14) nand2_196_Mu54(w69,w65,w68);
not #(26) inv_197_Mu55(w70,w69);
nand #(14) nand3_198_Mu56(w71,w63,w62,w26);
not #(13) inv_199_Mu57(w72,w71);
nor #(22) nor2_1910_Mu58(w30,w73,w64);
not #(27) inv_1911_Mu59(w29,w70);
nor #(15) nor2_1912_Mu60(w73,w70,w72);
buf #(16) buf1_Mu61(w33,w31);
buf #(26) buf1_Mu62(w34,w32);
and #(47) and2_Mu63(w74,w3,w33);
buf #(23) buf1_Mu64(w3,a2);
and #(57) and2_Mu65(w75,0,w34);
and #(57) and2_Mu66(w75,0,w34);
nor #(14) nor3_191_Mu67(w76,w75,w74,w29);
nand #(14) nand2_192_Mu68(w77,w74,w75);
nor #(15) nor2_193_Mu69(w78,w75,w74);
not #(13) inv_194_Mu70(w79,w78);
nand #(14) nand2_195_Mu71(w80,w79,w29);
nand #(14) nand2_196_Mu72(w81,w77,w80);
not #(26) inv_197_Mu73(w82,w81);
nand #(14) nand3_198_Mu74(w83,w75,w74,w29);
not #(13) inv_199_Mu75(w84,w83);
nor #(36) nor2_1910_Mu76(w19,w85,w76);
not #(34) inv_1911_Mu77(w1,w82);
nor #(15) nor2_1912_Mu78(w85,w82,w84);
and #(36) and2_Mu79(w86,w35,w20);
buf #(33) buf1_Mu80(w20,b2);
buf #(26) buf1_Mu81(w35,w25);
and #(36) and2_Mu82(w86,w35,w20);
nand #(14) nand2_191_Mu83(w87,w86,w30);
nor #(15) nor2_192_Mu84(w88,w30,w86);
not #(40) inv_193_Mu85(w22,w87);
nor #(15) nor2_194_Mu86(m2,w22,w88);
endmodule

// Simulation parameters in Verilog Format

always
#1000 b1=~b1;
#2000 0=~0;
#4000 b0=~b0;
#8000 a1=~a1;
#16000 a2=~a2;
#32000 b2=~b2;
#64000 a0=~a0;

// Simulation parameters
// b1 CLK 10 10
// 0 CLK 20 20
// b0 CLK 40 40
// a1 CLK 80 80
// a2 CLK 160 160
// b2 CLK 320 320
// a0 CLK 640 640