Dig Elektronika PDF

FAKULTET TEHNIČKIH NAUKA
DEPARTMAN ZA ENERGETIKU, ELEKTRONIKU I TELEKOMUNIKACIJE

+
KATEDRA ZA ELEKTRONIKU
NOVI SAD _
TRG DOSITEJA OBRADOVIĆA 6
http://www.elektronika.uns.ac.rs email: kel@uns.ac.rs (021) 485 2558
DIGITALNA ELEKTRONIKA
osnovne strukovne studije – obnovljivi izvori električne energije
Fakultet tehničkih nauka

Novi Sad Katedra za elektroniku
septembar 2011. mr Milan Nikolić
Digitalna elektronika Osnovne strukovne studije: Obnovljivi izvori električne energije
Sadržaj:
1. Uvod ............................................................................................................................................................... 1
2. Brojni sistemi.................................................................................................................................................. 2
2.1. Decimalni brojni sistem....................................................................................................................... 2
2.2. Binarni brojni sistem ........................................................................................................................... 3
2.3. Heksadecimalni brojni sistem.............................................................................................................. 3
2.4. Konverzije između različitih brojnih sistema ...................................................................................... 4
3. Bulova algebra................................................................................................................................................ 6
3.1. Logičke operacije ................................................................................................................................ 6
3.2. Zakoni i teoreme.................................................................................................................................. 7
3.3. Bulove funkcije ................................................................................................................................... 7
3.4. Logičke kapije ..................................................................................................................................... 9
4. Kombinacione mreže .................................................................................................................................... 10
4.1. Sinteza i analiza Bulovih funkcija ..................................................................................................... 10
4.2. Minimizacija Bulovih funkcija .......................................................................................................... 11
4.3. Metoda sažimanja.............................................................................................................................. 11
4.4. Karnoove mape.................................................................................................................................. 12
4.5. Dvostepene logičke mreže................................................................................................................. 15
4.6. Multiplekser....................................................................................................................................... 18
4.6.1. Rešavanje Bulovih funkcija pomoću multipleksera...................................................................... 19
4.6.2. Proširenje kapaciteta multipleksera .............................................................................................. 20
4.7. Demultiplekser .................................................................................................................................. 22
4.7.1. Proširenje kapaciteta demultipleksera........................................................................................... 23
4.7.2. Primer primene multipleksera i demultipleksera .......................................................................... 24
4.8. Koderi................................................................................................................................................ 25
4.9. Dekoderi ............................................................................................................................................ 27
4.10. Konvertori kôda................................................................................................................................. 27
4.11. Aritmetička kola ................................................................................................................................ 29
4.11.1. Sabirači ......................................................................................................................................... 29
4.11.2. Komparatori.................................................................................................................................. 30
4.12. Programabilna logička kola ............................................................................................................... 31
4.12.1. PAL logičko kolo.......................................................................................................................... 31
4.12.2. PLA logičko kolo.......................................................................................................................... 33
4.12.3. CPLD i FPGA kola ....................................................................................................................... 34
4.13. Vremenski parametri logičkih kola ................................................................................................... 34
5. Sekvencijalne mreže ..................................................................................................................................... 36
5.1. Lečevi ................................................................................................................................................ 37
5.2. Flip-flopovi........................................................................................................................................ 39
5.2.1. SR flip-flop ................................................................................................................................... 39
5.2.2. D flip-flop ..................................................................................................................................... 41
5.2.3. T flip-flop ..................................................................................................................................... 42
5.2.4. JK flip-flop.................................................................................................................................... 42
5.2.5. Konverzije flip-flopova................................................................................................................. 43
5.2.6. Dodatni ulazi flip-flopova............................................................................................................. 44
5.2.7. Vremenski parametri flip-flopova................................................................................................. 44
5.3. Automati............................................................................................................................................ 45
5.3.1. Sinteza automata ........................................................................................................................... 46
5.3.2. Grafički prikaz automata .............................................................................................................. 46
5.4. Asinhroni brojači ............................................................................................................................... 47
5.4.1. Binarni brojači .............................................................................................................................. 48
5.4.2. Brojači sa skraćenim ciklusom ..................................................................................................... 49
5.5. Sinhroni brojači ................................................................................................................................. 51
5.5.1. Binarni brojači .............................................................................................................................. 51
5.5.2. Brojači sa skraćenim ciklusom ..................................................................................................... 54
Katedra za elektroniku Sadržaj

5.5.3. Brojači sa nepravilnim brojanjem................................................................................................. 55

5.5.4. Kružni brojač ................................................................................................................................ 56
5.5.5. Džonsonov brojač ......................................................................................................................... 59
5.5.6. Generički brojač............................................................................................................................ 60
5.5.7. Presetabilni brojači ....................................................................................................................... 60
5.6. Registri .............................................................................................................................................. 62
5.6.1. Paralelni registri............................................................................................................................ 62
5.6.2. Pomerački registri ......................................................................................................................... 63
5.7. Memorije ........................................................................................................................................... 66
5.7.1. Organizacija memorije.................................................................................................................. 66
5.7.2. Povezivanje memorija................................................................................................................... 68
5.7.3. Tipovi memorija ........................................................................................................................... 70
Katedra za elektroniku Sadržaj

Katedra za elektroniku
1. Uvod
Glavni zadatak jednog elektronskog kola je obrada električnih signala, bilo da su u pitanju naponi ili
struje. Kako je svako elektronsko kolo na neki način povezano sa spoljašnjim svetom, mora se izvršiti
konverzija između spoljašnjih fizičkih veličina i električnih signala sa kojima kolo radi. Na primer, kod
elektronskog termometara (slika 1.1a) prvo se konvertuje temperatura u električni signal. Ovaj signal se, nakon
obrade, konvertuje u vizuelni signal, kao što je instrument sa kazaljkom. Da bi kompletna obrada signala bila
pravilna, očigledno je da električni signal mora odražavati fizičku veličinu koju predstavlja, odnosno električni
signal i fizička veličina koju taj signal predstavlja moraju se međusobno pratiti u vremenu, tj. moraju biti
analogni. Zbog toga se ovakva elektronska kola nazivaju analogna, a oblast elektronike koja se bavi ovakvim
kolima se naziva analogna elektronika.
Jedna od glavnih karakteristika analognih električnih signala je da unutar određenog opsega postoji
beskonačan broj mogućih vrednosti. Ova osobina proizilazi iz same analogije, jer se isto može reći i za fizičke
veličine. Na primer, u opsegu od 0 do 100 ºC ne postoje samo vrednosti 0, 1, 2, 3 ... 100, nego i sve
međuvrednosti kojih ima beskonačno mnogo.
Glavna prednost analognog elektronskog kola je baš u analogiji fizičke veličine i električnog signala.
Ako je analogni elektronski sistem sastavljen od mikrofona, pojačavača i zvučnika (slika 1.1b), glavni cilj je
dobiti izlazni zvučni signal koji u potpunosti odgovara ulaznom signalu, ali znatno jači. Međutim, svaka
promena električnog signala koja nije direktna posledica promene fizičke veličine, narušava analogiju. Ovakve
neželjenje promene nastaju kao posledica pojave šuma, nelinearnosti i smetnji u elektronskim kolima, a
predstavljaju veliku manu u primeni analognih elektronskih kola. Poznato je da se svakim dodatnim kopiranjem
(kopija kopije) analogne video ili audio magnetne trake kvalitet drastično smanjuje, što je posledica
nagomilavanja neželjenih signala. Za navedeni primer elektronskog termometra, čak i u idealnom slučaju bez
šuma i smetnji, kada bi temperaturni senzor i instrument sa kazaljkom bili potpuno tačni, teško je očekivati
veliku tačnost očitavanja, jer je očitavanje u stvari samo procena vrednosti (zbog ugla gledanja, debljine podela i
kazaljke i slično).
temperatura električni očitavanje zvuk električni zvuk
signal signal
temperaturni elektronsko audio

senzor kolo pojačavač
mikrofon zvučnik
a) Elektronski termometar b) Elektronski audio sistem
Slika 1.1: Primeri analognih elektronskih sistema
Ako se u opsegu od 0 do 100 ºC odaberu samo celobrojne vrednosti, dobija se ukupno 101 diskretna
vrednost. Ovakav niz vrednosti dobija se postupkom kvantizacije analognog signala, pri kome se sve
međuvrednosti zamenjuju najbližom celobrojnom vrednošću. U ovom slučaju korak (kvant) kvantizacije je 1 ºC,
što očigledno predstavlja grubu podelu. Ako se kao korak odabere 0.1 ºC, tada se za isti opseg temperature
dobija 1001 vrednost, čime je dobijena finija podela, odnosno veća tačnost. Elektronski sistem koji koristi
ovakav (ograničen) set vrednosti naziva se digitalni sistem. Takođe, može se reći da digitalni sistem radi sa
brojevima na koje ne utiču šum i smetnje, izuzev u kolima u kojima se vrši konverzija fizičke veličine u
električnu, a zatim i u digitalnu vrednost. Drugim rečima, digitalni sistem omogućava numeričku obradu
signala. U ovakvom sistemu, tačnost svake obrade digitalnog signala zavisi samo od tačnosti numeričkih
operacija koje se koriste u digitalnom sistemu. U primeru digitalnog elektronskog termometra (slika 1.1a),
ulazni stepen konvertuje temperaturu u električni signal, koji se zatim pretvara u odgovarajuću digitalnu
(numeričku) vrednost. Nakon numeričke obrade, dobijena vrednost se može prikazati na cifarskom displeju, koji
takođe nije podložan smetnjama. U ovakvom sistemu, glavna greška, manje ili više predvidljiva, nastaje u
ulaznom delu, pri konverziji temperature u električni, a zatim i u numerički signal. Dalja obrada digitalnog
signala takođe može uneti grešku, ali se ova greška može kontrolisati i predvideti. Treba imati u vidu da je i
digitalni signal (označen na slici 1.2) takođe električni, samo što se u digitalnim kolima električni signali
tretiraju drugačije nego u analognim kolima.
Katedra za elektroniku 1
temperatura električni digitalni očitavanje

signal signal
temperaturni analogno/digitalni digitalni

senzor konvertor sistem displej
Slika 1.2: Primer digitalnog sistema
Iako digitalni signali ne odgovaraju u potpunosti analognim fizičkim veličinama, prednosti digitalnih sistema su
velike. Na primer, video ili audio zapis u digitalnom formatu može se neograničeno puta kopirati (kopija
kopije), bez ikakvog narušavanja kvaliteta. Takođe, numerička obrada signala daje ogromne mogućnosti
zahvaljujući velikim matematičkim znanjima.
Kakav god bio elektronski sistem, on je uvek u interakciji sa spoljašnjim svetom preko analognih signala, jer je
to prirodni tip signala. Kod digitalnih sistema to znači da su i odgovarajuća kola koja se koriste za konverziju
između analognih i digitalnih signala neophodna i predstavljaju interfejs digitalnog sistema prema spoljašnjosti.
2. Brojni sistemi
Brojni sistem definiše način predstavljanja brojeva. Najčešće korišćeni brojni sistem je pozicioni, u
kome pozicija cifre u napisanom broju određuje i njenu težinu, odnosno težinski faktor jedinične cifre na datoj
poziciji. U opštem slučaju, može se napisati
n 1
R  C n 1  B n 1
 C n2  B n2
 ...  C1  B  C0  B   Ci  B i
1 0
(2.1)
i 0
gde su
R -> brojna vrednost
Ci -> cifra na poziciji i, pri čemu CI Є {0, 1,...,B-1}, i = 0, 1, ..., n-1
B -> brojna osnova
Bi -> težinski faktor cifre na poziciji i
n -> broj cifara
broj napisan na ovaj način ima izgled
Cn-1 Cn-2 ... C1 C0 (2.2)
Osim toga, u broju sa n cifara ima ukupno BN vrednosti, pri čemu je prvi broj 0, a poslednji BN-1.
2.1. Decimalni brojni sistem
Za decimalni (često nazivan i dekadni) brojni sistem, koji ima osnovu 10, važi
B = 10
Ci Є {0, 1,...,9}
a težinski faktori Bi, od kojih je svaki 10 puta veći od prethodnog, su

pozicija i težinski faktor Bi
0 1 (100)
1 10 (101)
2 100 (102)
3 1000 (103)
4 10000 (104)
... ...
Primer decimalnog broja:
237  2  102  3  101  7  100

Za broj sa 3 cifre, ukupno ima 1000 vrednosti, pri čemu je prvi broj 0 a poslednji 999.
2.2. Binarni brojni sistem
U digitalnoj elektronici, kao najpogodniji brojni sistem pokazao se sistem sa brojnom osnovom 2, koji
se naziva binarni brojni sistem. Ovakav sistem ima samo dve cifre, 0 i 1, koje se predstavljaju odsustvom i
pristustvom napona, odnosno tačnije, svaki napon niži od gornje granice za vrednost 0 tretira se kao 0, a svaki
napon viši od donje granice za vrednost 1 tretira se kao 1 (slika 2.1).
V
1
V1
V0
0
t
Slika 2.1: Odnos analognog napona i binarne vrednosti
U elektronici, ovakav način rada se naziva i prekidački (0=nema napona, 1=ima napona).
Za binarni brojni sistem važi
B=2
Ci Є {0, 1}

0 1 (20)
1 2 (21)
2 4 (22)
3 8 (23)
4 16 (24)
5 32 (25)
... ...
Jedna cifra u binarnom brojnom sistemu naziva se bit, a više bita sačinjava binarni broj. Takođe, grupe
sastavljene od više bita imaju i specifične nazive. Grupa od 4 bita naziva se nibl (nibble), grupa od 8 bita bajt
(byte), grupa od 16 bita ili 2 bajta naziva se reč (word), a grupa od 32 bita ili 4 bajta naziva se doubleword.
Primer binarnog broja:
11101101  1  27  1  26  1  25  0  2 4  1  23  1  2 2  0  21  1 20
Za broj sa 8 cifara, ukupno ima 256 vrednosti, pri čemu je prvi broj 0 a poslednji 11111111 (255 decimalno).
2.3. Heksadecimalni brojni sistem
Osim decimalnog i binarnog brojnog sistema, veoma je zastupljen i heksadecimalni brojni sistem, čija
je osnova 16. Kao cifre ovog brojnog sistema koriste se sve cifre decimalnog sistema, plus prvih 6 slova
abecede:
B = 16
Ci Є {0, 1,...,9,A,B,C,D,E,F}

0 1 (160)
1 16 (161)
2 256 (162)
3 4096 (163)
4 65536 (164)
... ...
Primer heksadecimalnog broja:

ED  E 161  D 160
Za broj sa 2 cifre, ukupno ima 256 vrednosti, pri čemu je prvi 0, a poslednji FF (255 decimalno).
2.4. Konverzije između različitih brojnih sistema
Različite brojne osnove predstavljaju samo različite forme prikaza iste brojne vrednosti:
vrednost decimalni broj binarni broj heksadecimalni broj

0 0 0000 0
1 1 0001 1
2 2 0010 2
3 3 0011 3
4 4 0100 4
5 5 0101 5
6 6 0110 6
7 7 0111 7
8 8 1000 8
9 9 1001 9
10 10 1010 A
11 11 1011 B
12 12 1100 C
13 13 1101 D
14 14 1110 E
15 15 1111 F
16 16 10000 10
17 17 10001 11
18 18 10010 12
... ... ... ...
Može se uočiti da grupa od 4 bita (jedan nibl) direktno odgovara jednoj heksadecimalnoj cifri (uokvireno
dvostrukom linijom), jer je broj mogućih kombinacija od 4 bita ukupno 16, što je i broj mogućih
heksadecimalnih cifara. Takođe, jedan bajt može se opisati sa dve, reč sa četiri, a doubleword sa osam
heksadecimalnih cifara. U tabeli je isprekidanom linijom uokviren način za binarno predstavljanje decimalne
cifre – BCD (Binary Coded Decimal), gde prvih 10 kombinacija 4-bitnog binarnog broja odgovara
pojedinačnim ciframa decimalnog broja. Kako i BCD cifra zauzima 4 bita, to znači da jedan bajt sadrži dve, a
reč četiri BCD cifre (itd.). Međutim, treba uočiti da BCD cifra nepotpuno pokriva grupu od 4 bita, jer se za BCD
cifru koristi samo 10 od ukupno 16 4-bitnih kombinacija.
Brojevi dati kao primer za sva tri navedena brojna sistema imaju istu vrednost, odnosno
237D = EDH = 11101101B
gde su brojne osnove označene sufiksima D(ecimal), H(eksadecimal) i B(inarni).
Binarni brojevi se često pišu i sa razmakom između 4-bitnih grupa, na primeru prethodnog broja
1110 1101
baš iz razloga lakšeg uočavanja heksadecimalnog i BCD formata.
Osim tri navedena brojna sistema, u digitalnoj elektronici se povremeno koristi i oktalni brojni sistem čija je
brojna osnova 8, a pojedinačna cifra (0..7) se direktno može prikazati binarnim brojem sa tri bita (8 mogućih
kombinacija = 23).
Da bi se broj u jednoj brojnoj osnovi napisao kao broj u drugoj brojnoj osnovi, potrebno je izvršiti konverziju
brojeva. Konverzija između binarnog i heksadecimalnog broja je vrlo jednostavna, baš iz razloga što jedna
heksadecimalna cifra odgovara grupi od 4 bita. Zbog toga se prevođenje iz heksadecimalnog u binarni broj vrši
zamenom svake heksadecimalne cifre odgovarajućom grupom od 4 bita, a iz binarnog u heksadecimalni broj
prvo se izvrši grupisanje bita binarnog broja u grupe po četiri bita (počevši od najnižeg), a zatim se svaka grupa
zameni odgovarajućom heksadecimalnom cifrom:
1F3H = 0001 1111 0011B = 1 1111 0011B

D5H = 1101 0101B
1110 1101B = EDH
Konverzija iz decimalnog u binarni broj može se izvršti metodom deljenja:
korak deljenik delilac rezultat ostatak

1. 237 / 2 = 118 1
2. 118 / 2 = 59 0
3. 59 / 2 = 29 1
4. 29 / 2 = 14 1
5. 14 / 2 = 7 0
6. 7 / 2 = 3 1
7. 3 / 2 = 1 1
8. 1 / 2 = 0 1
rezultat: 1 1 1 0 1 1 0 1
U svakom koraku konverzije, tekuća vrednost (deljenik) se deli sa brojnom osnovom binarnog broja (2).
Rezultat postaje novi deljenik, a ostatak deljenja je cifra ekvivalentnog binarnog broja. Postupak se zaustavlja
kada rezultat postane nula. Pri tome, početna vrednost deljenika je decimalni broj koji treba konvertovati, a cifre
rezultata se formiraju počevši od cifre najmanje težine.
Konverzija iz decimalnog u heksadecimalni broj može se izvršiti na isti način kao i za binarni broj, s
tim da je delilac uvek 16, a ostatak je heksadecimalna cifra 0..F (što odgovara vrednosti 0 do 15). Imajući u vidu
vezu između 4-bitnih grupa i heksadecimalnih cifara, kao alternativa, može se izvršiti konverzija iz decimalnog
u binarni broj, nakon čega se grupisanjem bita u grupe po 4 i zamenom ovih grupa heksadecimalnim ciframa
dobija heksadecimalni ekvivalent.
Konverzija iz binarnog u decimalni broj može se izvršiti korišćenjem opšteg izraza
V  Cn1  B n1  Cn2  B n2  ...  C1  B1  C0  B 0 (2.3)
Za gornji primer (decimalni broj 237), kada je B=2:

V = 1 · 128 + 1 · 64 + 1 · 32 + 0 · 16 + 1 · 8 + 1 · 4 + 0 · 2 + 1 · 1 = 237
3. Bulova algebra
Bulova algebra (George Boole, engleski matematičar) je grana matematike koja radi sa logičkim
promenljivama korišćenjem tri logičke operacije. Raspoložive su samo dve logičke vrednosti, tačno (true) i
netačno (false), koje su u Bulovoj algebri predstavljene brojevima (tj. ciframa) 1 za tačno i 0 za netačno, što
odgovara skupu B = {0,1}. Ove dve vrednosti su isključive, što znači da ako promenljiva nema vrednost 1, mora
imati vrednost 0 i obrnuto:
ako je A ≠ 1, tada mora biti A = 0

ako je A ≠ 0, tada mora biti A = 1
3.1. Logičke operacije
U Bulovoj algebri definisane su tri osnovne operacije, logičko I (AND), logičko ILI (OR) i logička
negacija, tj. komplementiranje NE (NOT). Kao simboli logičkih operacija koristi se simbol množenja (·) za
logičko I, simbol sabiranja (+) za logičko ILI, dok se za logička negacija označava crtom iznad promenljive.
Zbog ovih simbola, logičko I se često naziva i logičko množenje, dok se logičko ILI naziva logičko sabiranje.
Iako se za logičko množenje može reći da odgovara standardnom množenju, logičko sabiranje se bitno razlikuje
od uobičajenog sabiranja. Osnovne logičke operacije imaju svoje ekvivalente u operacijama nad skupovima,
logičko I odgovara preseku (∩), a logičko ILI uniji (U).
Osnovne logičke operacije:

Logičko I (množenje) Logičko ILI (sabiranje) Logička negacija NE (komplement)
0·0=0 0+0=0 0 1
0·1=0 0+1=1
1·0=0 1+0=1 1 0
1·1=1 1+1=1
Opisno, za logičko I važi da je rezultat tačan samo ako su sve ulazne veličine tačne, za logičko ILI važi da je
rezultat tačan ako je bar jedna ulazna veličina tačna, a za negaciju važi da je rezultat uvek suprotan od ulazne
veličine. Za logičko I i logičko ILI moraju postojati bar dva (a može i više) operanda, dok logička negacija
koristi samo jedan operand, tj. logička negacija je unarna operacija.
Pravila Bulove algebre izvedena iz osnovnih logičkih operacija:

Pravilo Izraz Komentar
A+0=A * na osnovu logičkog sabiranja
A+1=1
Pravila jedinice i nule
A·0=0 * na osnovu logičkog množenja
A·1=A *
A+A=A na osnovu logičkog sabiranja
Pravila istih vrednosti
A·A=A na osnovu logičkog množenja
A A 1 na osnovu logičkog sabiranja i negacije
Pravila komplementarnosti
A A  0 na osnovu logičkog množenja i negacije
Pravilo dvostruke negacije A A na osnovu logičke negacije
* Označava pravila koja važe i u klasičnoj algebri
Osim osnovnih logičkih operacija, vrlo često se koristi i dodatna logička operacija koja je na neki način
kombinacija osnovne tri logičke operacije, a naziva se isključivo ILI (ekskluzivno ILI - XOR):
Ekskluzivno ILI
00  0
0 1  1
1 0  1
11  0
Ova logička operacija podrazumeva dva operanda, a opisno važi da je rezultat tačan samo ako je jedna od dve
ulazne vrednosti tačna, odnosno samo ako se ulazne vrednosti razlikuju. Za ovu logičku operaciju kao simbol
koristi se plus u krugu  .
3.2. Zakoni i teoreme
Kako su samo neka pravila Bulove algebre ista kao i pravila klasične algebre, to isto se može reći i za
zakone i teoreme.
Osnovni zakoni Bulove algebre:

Zakon komutacije A+B=B+A *
A·B=B·A *
Zakon asocijacije A + (B + C) = (A + B) + C *
A · (B · C) = (A · B) · C *
Zakon distribucije A · (B + C) = A · B + A · C *
A + B · C = (A + B) · (A + C)
Zakon apsorpcije A  A B  A
A  A B  A  B
* Označava stavove koji važe i u klasičnoj algebri
U Bulovoj algebri od velike važnosti su De Morganove teoreme:
Teorema 1 A  B  A B komplementirani zbir jednak je proizvodu komplementiranih elemenata
Teorema 2 A B  A  B komplementirani proizvod jednak je zbiru komplementiranih elemenata
Primeri:
1. A  B  C  A  B  C
2. AB  ABC  C  AB  ABC  C  ( A  B)  ( A  BC )  C
U prethodna dva primera se može uočiti izostanak znaka za množenje na mestima između jednoslovnih
promenljivih. Ovo je vrlo čest, pojednostavljeni način pisanja, ali samo ako je očigledno da na pr. AB ne
predstavlja jednu promenljivu nego dve. Tada se znak množenja (logičkog) između A i B podrazumeva.
3.3. Bulove funkcije
Kao i u standardnoj algebri, Bulova funkcija predstavlja zavisnost jedne izlazne promenljive od jedne
ili više ulaznih promenljivih:
y = f(xn-1, xn-2, ... , x1, x0), xi Є B = {0, 1}, i = 0, 1, ... , n-1 (3.1)
Osim analitičke forme, zahvaljujući jednostavnosti promenljivih koje mogu imati samo dva stanja, Bulova
funkcija se može definisati i tabelarno, izlistavanjem svih kombinacija ulaznih promenljivih i odgovarajuće
izlaze vrednosti.
Na primer, funkcija Y  A  BC se može tabelarno predstaviti tabelom 3.1. Promenljive A, B i C se mogu

posmatrati i kao grupa koja odgovara 3-bitnom binarnom broju. Kako takav broj ima 23 = 8 mogućih
kombinacija (binarna brojna osnova), ukupan broj mogućih kombinacija za dati Bulov izraz je takođe 8. U tabeli
je redosled napisan obrnutim redosledom u odnosu na slovne oznake promenljivih, tretirajući A promenljivu kao
bit na poziciji 0 (najmanje težine), pa do promenljive C na poziciji 2 (najveća težina). Na ovaj način je rastući
redosled slovnih oznaka usklađen sa rastućom pozicijom cifre u 3-bitnom binarnom broju, što je preporučljiv
način formiranja tabele. Takođe, redni broj u prvoj koloni je decimalni ekvivalent binarne vrednosti C-B-A.
Tabela 3.1: Primer Bulove funkcije

r.b. C B A Y način izračunavanja jedinični proizvod nulti zbir
0 0 0 0 0 Y=0+0·1=0+0=0 CB A CB A
1 0 0 1 1 Y=1+0·1=1+0=1 CB A CB A
2 0 1 0 1 Y=0+1·1=0+1=1 CB A CB A
3 0 1 1 1 Y=1+1·1=1+1=1 CB A CB A
4 1 0 0 0 Y=0+0·0=0+0=0 CB A CB A
5 1 0 1 1 Y=1+0·0=1+0=1 CB A CB A
6 1 1 0 0 Y=0+1·0=0+0=0 CB A CB A
7 1 1 1 1 Y=1+1·0=1+0=1 CB A CB A
Bulova funkcija u analitičkom obliku se može vrlo jednostavno i jednoznačno konvertovati u tabelarni oblik,
prostim izračunavanjem vrednosti funkcije za sve moguće kombinacije ulaznih promenljivih. Konverzija u
obrnutom smeru, iz tabelarnog u analitički oblik je takođe moguća, ali nije jednoznačna, jer različite forme
analitičke funkcije mogu dati isti rezultat. Na primer, ako se Bulova funkcija u analitičkoj formi konvertuje u
tabelarnu, a zatim se izvrši vraćanje iz tabelarnog u analitički oblik, rezultat ne mora obavezno biti ista
analitička forma kao što je početna.
Za konverziju Bulove funkcije iz tabelarnog u analitički oblik koriste se dve osnovne metode, disjunktivna
normalna forma i konjuktivna normalna forma.
Disjunktivna normalna forma predstavlja zbir svih proizvoda ulaznih promenljivih za koje je izlazna vrednost 1.
Uopšteno, može se reći da je svaki proizvod pomnožen još i faktorom koji predstavlja vrednost funkcije za dati
proizvod. Na primer, za funkciju sa tri promenljive:
Y  Y0  A  B  C  Y1  A  B  C  Y2  A  B  C  Y3  A  B  C  Y4  A  B  C  Y5  A  B  C  Y6  A  B  C  Y7  A  B  C (3.2)
Tri promenljive imaju ukupno 8 kombinacija u formi proizvoda, pa su zbog toga sve ove kombinacije izlistane u
opštem izrazu za funkciju. Za svaku ulaznu kombinaciju samo jedan A-B-C proizvod može imati jediničnu
vrednost, čime se selektuje odgovarajuća vrednost Yi kojom se taj proizvod množi. Drugim rečima, proizvodi A-
B-C su selektori za odgovarajuću vrednost Yi. Na primer, proizvod A  B  C selektuje ulaznu kombinaciju za
koju su A, B i C na logičkoj nuli, što je kombinacija sa indeksom 0.
U primeru za prethodnu funkciju opisanu tabelarno biće:
Y  0  A  B  C  1 A  B  C  1 A  B  C  1 A  B  C  0  A  B  C  1 A  B  C  0  A  B  C  1 A  B  C
a kada se eliminišu proizvodi za koje je rezultat 0:
Y  A B C  A B C  A B C  A B C  A B C
Rezultat je se očigledno veoma razlikuje od početnog izraza Y  A  BC , a dodatnim modifikacijama moguće
je dobiti niz različitih izraza koji daju isti rezultat. Zbog toga konverzija iz tabelarne u analitičku formu nije
jednoznačna.
Alternativni način disjuktivnoj normalnoj formi je konjuktivna normalna forma, koja predstavlja
proizvod svih kombinacija zbirova za koje izlazna funkcija ima vrednost 0. Za razliku od zbira proizvoda, kada
svi članovi zbira osim jednog moraju imati vrednost 0, a samo jedan (selektovani) određuje vrednost funkcije, u
ovom slučaju svi članovi proizvoda moraju biti 1, osim jednog (selektovanog), koji određuje vrednost funkcije.
Na primer, kombinacija A BC odgovara kombinaciji sa indeksom 0, jer su tu sve tri promenljive A, B i C na
logičkoj nuli, pa je vrednost ovog zbira određena samo vrednošću funkcije za tu kombinaciju, Y0. Na primer, za
funkciju sa tri promenljive opšti oblik je:
Y (Y0  ABC) (Y1  ABC)(Y2  ABC) (Y3  ABC) (Y0  ABC)(Y1  ABC) (Y2  ABC) (Y3  ABC) (3.3)
U primeru za prethodnu funkciju opisanu tabelarno biće
Y  (0  A B  C)  (1 A B  C)  (1 A B  C)  (1 A B  C)  (0  A B  C)  (1 A B  C)  (0  A B  C)  (1 A B  C)
a kada se eliminišu zbirovi za koje je rezultat 1:

Y  ( A  B  C)  ( A  B  C)  ( A  B  C)
I u ovom slučaju rezultat se razlikuje od početnog izraza Y  A  BC .
Od dva navedena oblika mnogo češće se koristi disjuntivna normalna forma, što će i u ovom tekstu biti slučaj.
3.4. Logičke kapije
U digitalnoj elektronici se Bulove operacije realizuju pomoću logičkih kapija. Osim proširenog seta
osnovnih operacija (logičko I, ILI, negacija i ekskluzivno ILI), uobičajene su i kapije sa dodatim invertorom na
izlazu, tako da je ukupan set logičkih kapija I, ILI, Eks-ILI, NE, NI, NILI, Eks-NILI:
Grafički simboli logičkih kapija:

Neinvertovane kapije Invertovane kapije (kružić označava negaciju)
Naziv Simbol (*) IEEE (**) Naziv Simbol (*) Ekvivalentno IEEE (**)
I (AND) & NI (NAND) &
ILI (OR) ≥1 NILI (NOR) ≥1
Eks-ILI (XOR) =1 Eks-NILI (XNOR) =1
Bafer 1 NE (NOT) 1
Trostatički EN
1 Trostatički EN
1
bafer invertor
* Ulazna linija nacrtana isprekidano označava da može biti i više od dva ulaza
** IEEE preporučeni simboli; neće se koristiti u ovom tekstu
Funkcionalnost logičkih kapija se može predstaviti sledećom tabelom:
ulazi Logička kapija

B A I (AND) NI (NAND) ILI (OR) NILI (NOR) Eks-ILI (XOR) Eks-NILI (XNOR) NE (NOT) *
0 0 0 1 0 1 0 1 1
0 1 0 1 1 0 1 0 0
1 0 0 1 1 0 1 0
1 1 1 0 1 0 0 1
* Ulaz u NE kapiju je ulaz A
Osnovna logička kola su u uokvirena. Osim njih, prikazana su i dodatna kola, kao i specijalna kola kao što je
bafer – kolo koje služi samo za razdvajanje i pojačavanje signala, sa funkcijom Y = X. Posebno interesantno
kolo je trostatički (Tri-State) bafer, koji omogućava da se izlaz ovog kola po potrebi potpuno isključi iz ostatka
kola. To se postiže time što osim dva osnovna stanja, 0 i 1, postoji i stanje tzv. visoke impedanse, kada kolo na
izlazu ne generiše nikakav napon, niti predstavlja bilo kakvo električno opterećenje, čime se ponaša kao da nije
ni priključeno u električno kolo. Ovaj trostatički bafer se ponaša kao običan bafer ako je kontrolni signal
aktivan, a izlaz mu se potpuno isključuje ako kontrolni signal nije aktivan. Time se omogućava da se više
trostatičkih bafera (tj. njihovih izlaza) veže u istu tačku, pod uslovom da je samo jedan od njih aktivan. Na
simbolima logičkih kapija se može uočiti kružič (na nekim izlazima). Bez obzira na to da li se nalazi na ulazu ili
izlazu, kružić uvek označava inverziju, kao da je na njegovo mesto postavljen invertor.
4. Kombinacione mreže
Grupa logičkih kapija povezanih tako da izlazi ove grupe zavise isključivo od trenutnog stanja ulaza,
odnosno da je za određenu kombinaciju ulaznih vrednosti uvek ista izlazna vrednost, naziva se kombinaciona
mreža (K.M.), slika 4.1:
X0 Y0
X1 Y1
ulazi X2 Y2 izlazi
X3 K.M. Y3
.... ....
XN-1 YM-1
Slika 4.1: Kombinaciona mreža

Uobičajena predstava funkcije kombinacione mreže je tabelarna, tj. pomoću kombinacione tabele:
Ulazi kombinacione mreže Izlazi kombinacione mreže (*)
XN-1 XN-2 ... X1 X0 YM-1 YM-2 ... Y1 Y0
0 0 0 0 0 ? ? ... ? ?
0 0 ... 0 1 ? ? ... ? ?
0 0 ... 1 0 ? ? ... ? ?
0 0 ... 1 1 ? ? ... ? ?
... ... ... ... ... ... ... ... ... ...
1 1 1 1 1 ? ? ... ? ?
* Upitnik označava vrednosti 0 ili 1, zavisno od konkretne kombinacione mreže
Prikazana tabela odgovara sistemu Bulovih funkcija:

Y0 = f0 (XN-1, XN-2, ... ,X1, X0)
Y1 = f1 (XN-1, XN-2, ... ,X1, X0)
Y2 = f2 (XN-1, XN-2, ... ,X1, X0)
YM-2 = f M-2 (XN-1, XN-2, ... ,X1, X0)
YM-1 = f M-1 (XN-1, XN-2, ... ,X1, X0)
Rešavanje kombinacione mreže podrazumeva formiranje minimalne forme Bulovih funkcija koja sadrži
minimalan broj logičkih operacija, a time i logičkih kola, vodeći pri tome računa i o eventualnim dodatnim
zahtevima (na primer, eliminacija problema nastalih usled vremenskih parametara logičkih kola). Kada se
ovakav niz funkcija rešava ručno, svaka funkcija se analizira i rešava posebno, jer je istovremeno rešavanje svih
funkcija komplikovano i primenjuje se samo u računarskim programima.
Bulova funkcija izražena tabelarno rešava se korišćenjem bilo koje od dve predstavljene normalne forme.
Međutim, tako dobijen izraz je uglavnom složen i zahteva upotrebu većeg broja logičkih kapija. Ako se uzme u
obzir i da konverzija iz tabelarne predstave u Bulovu funkciju nije jednoznačna, jasno je da je neophodno
izvršiti neku vrstu minimizacije kojom bi se maksimalno pojednostavila dobijena Bulova funkcija, čime bi i
realizacija tabelarne funkcije pomoću logičkih kapija bila efikasnija. Postupak pojednostavljenja Bulovih
funkcija radi efikasne implementacije pomoću logičkih kapija naziva se minimizacija, a ključni je deo postupka
sinteze digitalnih kola.
Na osnovu redosleda (prioritet) logičkih operacija, rešenje Bulove funkcije nastalo primenom
disjunktivne normalne forme (zbir proizvoda) naziva se i dvostepena I-ILI logička mreža, dok se rešenje
dobijeno konjuktivnom normalnom formom (proizvod zbirova) naziva i dvostepena ILI-I logička mreža.
4.1. Sinteza i analiza Bulovih funkcija
Grupa postupaka kojima se, na osnovu funkcije zadate tabelarno, pomoću Bulovog izraza ili na neki
drugi način, formira kombinaciona mreža, nazivaju se sinteza (kombinacione mreže ili digitalnog kola). Za
razliku od sinteze, određivanje načina ponašanja postojeće kombinacione mreže i formiranje odgovarajućih
tabela zavisnosti izlaza od ulaza, naziva se analiza (kombinacione mreže ili digitalnog kola). Osim toga, analiza
je i deo sinteze, jer je tokom sinteze potrebno proveriti da li se dobijeno kolo ponaša prema zadatim
specifikacijama. U tom smislu koriste se dve vrste analize, funkcionalna analiza i vremenska analiza.
Funkcionalna analiza ignoriše vremenski aspekt logičkih kapija i sva kašnjenja i probleme koji zbog tih
kašnjenja nastaju, posmatranjem samo stacionarnih stanja. Sa druge strane, vremenska analiza uzima u obzir sve
vremenske parametre logičkih kola, čime se dobijaju mnogo preciznije informacije o ponašanju digitalnog kola,
kao i o eventualnim problemima koji mogu nastati tokom prelaznih stanja.
4.2. Minimizacija Bulovih funkcija
Bulova funkcija ne mora uvek, tj. za sve kombinacije ulaznih vrednosti, imati definisanu vrednost, tj.
može biti nepotpuno definisana. Ovo se odnosi na situacije kada je poznato da, iz određenih razloga, na ulazu ne
mogu da se pojave sve kombinacije. Na primer, ako je Bulova funkcija zavisna od 4 ulazne veličine koje
zajedno predstavljaju BCD cifru, jasno je da se od 16 ukupnih kombinacija na ulazu mogu pojaviti samo onih 10
kombinacija koje odgovaraju BCD cifri. Tada se može reći da rezultat funkcije za preostalih 6 ulaznih
kombinacija ‘nije bitan’, odnosno može se potpuno proizvoljno definisati. Bulove funkcije koje su nepotpuno
definisane omogućavaju efikasniju minimizaciju, jer se rezultat funkcije može prilagoditi potrebana
optimizacije.
Osim tabelarno, Bulova funkcija se može definisati i izrazom koji odgovara disjunktoj normalnoj
formi, tj. zbiru proizvoda, na primer:
F(C , B, A)   (1,3,6,7) x(4,5) (4.1)
prvi deo unutar sume, (1,3,6,7) označava niz decimalnih ekvivalenata binarnih kombinacija ulaznih veličina, za
koje je vrednost funkcije 1, dok drugi deo x(4,5) označava kombinacije za koje vrednost funkcije nije bitna.
Tabelarno, ova ista funkcija se može napisati kao:

Tabela 4.1 Na osnovu funkcije zadate izrazom (4.1), tabela se popunjava prvo jedinicama,
r.b. C B A F zatim X-ovima, a polja koja preostanu, nulama. Redni broj u tabeli odgovara
0 0 0 0 0 vrednosti kombinacije koja se dobija kao vrednost binarnog broja, dobijenog
1 0 0 1 1 težinskim slaganjem vrednosti za C, B i A. Redosled polja C-B-A odgovara i
2 0 1 0 0 redosledu bita u binarnom broju, što znači da težinski faktori za C, B i A imaju
vrednosti 4, 2 i 1. Redosled u tabeli i shodno tome težinski faktori C, B i A pri
3 0 1 1 1
formiranju rednog broja kombinacije dat je samom definicijom funkcije, F(C,B,A).
4 1 0 0 X
Treba napomenuti i da predstavljeni opis funkcije (4.1) podrazumeva
5 1 0 1 X
disjunktivnu normalnu formu (zbir proizvoda), pri čemu svaki indeks
6 1 1 0 1 kombinacije odgovara jednom jediničnom proizvodu (tabela 3.1).
7 1 1 1 1 Uobičajeni način rešavana ove funkcije je primena disjunktivne normalne forme.
Kako u zbir ulaze samo proizvodi za koje funkcija ima vrednost 1‚ logično bi bilo sve X oznake zameniti sa 0,
jer tada ima manje proizvoda. Takvo rešenje bi imalo sledeći oblik:
F  CB ACB ACB ACB A (4.2)

Primenom osnovnih pravila Bulove algebre dobija se:
F  C  A  ( B  B )  C  B  ( A  A) (4.3)
odnosno F  C  A  C  B (4.4)
4.3. Metoda sažimanja
Očigledno je da prvo rešenje (4.2) nije minimalno, za razliku od rešenja (4.4), koje ima samo dva
logička množenja i jedno sabiranje. Ako se malo bolje pogleda tabela, može se uočiti da se prva dva proizvoda
iz (4.2) u tabeli (indeksi 1 i 3) razlikuju u samo jednom bitu na poziciji B, a preostala dva proizvoda iz (4.2),
koji odgovaraju indeksima 6 i 7, razlikuju se takođe u jednom bitu, na poziciji A. Ova dva bita odgovaraju
zbirovima ( B  B) i ( A  A) čiji je rezultat uvek 1, pa se mogu eliminisati iz izraza (4.3). Ako bit B u
kombinacijama 1 i 3 ne utiče na rezultat, kao što je to slučaj i za bit A u kombinacijama 6 i 7, tada je moguće i
tabelu 4.1 napisati u nešto kraćem obliku, kao što je prikazano u tabeli 4.2:
Tabela 4.2 Umesto dva reda koji odgovaraju kombinacijama 1 i 3 napisan je samo jedan red,
r.b. C B A F u kome je bit koji ne utiče na rezultat zamenjen sa 'x'. Isto je urađeno i sa
0 0 0 0 0 kombinacijama 6 i 7. Sada se izraz (4.4) može direktno napisati, jer se 'x' član
1,3 0 x 1 1 proizvoda (u ulaznim kolonama) ignoriše pri pisanju konačnog izraza.
2 0 1 0 0 Ovaj postupak se naziva sažimanje redova, a osnovno je pravilo da se dva reda
4 1 0 0 X mogu sažeti u jedan ako daju isti rezultat (u ovom slučaju 1), a razlikuju se samo
u jednom bitu. Postupak se može ponavljati (ukoliko je to moguće) sve dok se ne
5 1 0 1 X
dobije minimalan broj redova koje nije moguće dalje sažeti.
6,7 1 1 x 1
U prethodnom postupku vrednosti X funkcije F su ignorisane tako što su zamenjene nulom. Međutim, ako se
uzme u obzir postupak sažimanja, može se desiti da je bolje rešenje neko X zameniti i sa jedinicom, jer bi to
omogućilo dodatno sažimanje. Posmatranjem tabele 4.2 može se uočiti da redovi 4 i 5 daju isti rezultat, a
razlikuju se u jednom bitu, što omogućava sažimanje (tabela 4.3):
Tabela 4.3 Tabela 4.4 Tabela 4.5
r.b. C B A F r.b. C B A F r.b. C B A F
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
1,3 0 x 1 1 1,3 0 x 1 1 1,3 0 x 1 1
2 0 1 0 0 2 0 1 0 0 2 0 1 0 0
4,5 1 0 x X 4,5 1 0 x 1 4,5,6,7 1 x x 1
6,7 1 1 x 1 6,7 1 1 x 1
Dalje, redovi 4,5 i 6,7 se razlikuju samo u jednom bitu, a kako je X vrednost funkcije u redu 4,5 proizvoljna,
zamenom X sa jedinicom (tabela 4.4) može se izvršiti još jedno sažimanje, prikazano u tabeli 4.5. Konačno,
može se napisati minimizovana funkcija:
F  C AC (4.5)
Prema osnovnim pravilima Bulove algebre, ovaj izraz je ekvivalentan izrazu:
F  AC (4.6)
U odnosu na početni izraz (4.2) ovo je svakako daleko jednostavnije rešenje. Interesantno pitanje je zbog čega je
bilo potrebno dodatno primeniti neka pravila Bulove algebre da bi se iz izraza (4.5) dobio izraz (4.6) i zašto ovaj
rezultat nije dobijen direktno, metodom sažimanja. Odgovor leži u tome što X vrednosti funkcije nisu odmah
zamenjene odgovarajućim vrednostima, u ovom slučaju jedinicama na oba mesta. Da je to učinjeno na početku,
moglo je odmah biti izvršeno više različitih sažimanja kombinacija (tabela 4.1), što bi dovelo do konačno
minimalne forme.
Metode na bazi postupka sažimanja (uključivši i metode za istovremeno rešavanje i zajedničku

optimizaciju niza funkcija) se mnogo češće koriste u računarskoj sintezi logičkih mreža, jer je za ručno
rešavanje potrebno više puta prepisivati tabele, što za veći broj kombinacija (tj. ulaznih veličina) može biti
komplikovano. Zbog toga, umesto metode sažimanja, pri ručnoj minimizaciji logičkih mreža češće se koristi
grafička metoda, odnosno Karnoove mape.
4.4. Karnoove mape
Kako je ukupan broj kombinacija za N promenljivih 2N, moguće je napraviti pravougaonu formu sa
poljima kojih ima 2V · 2H, gde je N = V · H, za V,H = 1,2,..., pri čemu se V i H razlikuju najviše za 1. V i H
predstavljaju broj bita za vertikalna (V) i horizontalna (H) polja, dok je 2V broj vertikalnih, a 2H broj
horizontalnih polja. Svako polje odgovara jednoj ulaznoj kombinaciji, a glavna osobina ovih polja je da se
horizontalno i vertikano kombinacije razlikuju samo u jednom bitu. Mapa se formira tako da se horizontalno
postavljaju sve kombinacije H izabranih ulaznih vrednosti, dok se kombinacije preostalih (V) vrednosti
postavljaju vertikalno. Svako polje se popunjava vrednošću funkcije za kombinaciju koju to polje predstavlja.
Karnoove mape sa
dva polja: četiri polja: osam polja: šesnaest polja:
A B,A B,A
A
B 0 1 C 00 01 11 10 D,C 00 01 11 10
0 1
0 0 1 0 0 1 3 2 00 0 1 3 2
0 1
1 2 3 1 4 5 7 6 01 4 5 7 6
11 12 13 15 14
10 8 9 11 10
Brojevi unutar zatamnjenih polja predstavljaju indekse kombinacija, a umesto ovih brojeva upisuju se
odgovarajuće vrednosti funkcije (0, 1 ili X). Horizontalne i vertikalne grupe uokvirene isprekidanom linijom
predstavljaju vrednosti (tj. njihove binarne kombinacije) ulaznih promenjivih, čiji su nazivi napisani u gornjem
levom uglu. Na primer, za kombinaciju B,A horizontalno vrednosti 00, 01, 11 i 10 su tako napisane da prva
(desna) cifra odgovara promenljivoj A, a druga (leva) promenljivoj B. Primetno je i da redosled nije uobičajen,
jer su treća i četvrta kolona (odnosno vrsta) zamenjene, da bi se obezbedila razlika od najviše jednog bita
između dve kolone, odnosno vrste. Ovakav kod se naziva Grejov kod, koji obezbeđuje ključnu karakteristiku
Karnoove mape, razliku u samo jednom bitu ulaznih vrednosti za sva susedna horizontalna i vertikalna polja.
Redosled pisanja promenljivih nije bitan (na pr. može se pisati A,B umesto B,A), samo je važno da se isprate
tačne vrednosti funkcije prema odgovarajućoj kombinaciji. Takođe, za mape koje nemaju isti broj redova i
kolona, svejedno je da li se formira mapa sa na primer 4x2 ili 2x4 kolona i redova.
Rešavanje Karnoove mape se svodi na grafičko formiranje celina (zaokruživanje) koje sadrže 2J · 2K
polja popunjena isključivo jedinicama, pri čemu minimalno rešenje podrazumeva najmanje zaokruženih grupa,
od kojih svaka grupa pokriva što više polja. Svaka pojedinačna grupa odgovara jednom proizvodu, a konačno
rešenje je zbir ovih proizvoda (disjunktivna normalna forma – zbir proizvoda). Na primer, Bulova funkcija
opisana tabelom 4.1, može se prikazati Karnoovom mapom dimenzija 4x2:
B,A odnosno, ako se X zameni sa 1 B,A

C 00 01 11 10 C 00 01 11 10
0 0 1 1 0 0 0 1 1 0
1 X X 1 1 1 1 1 1 1
Zaokruživanjem na opisani način dobijene su dve grupe, prva formata 2x2 i druga formata 4x1. Sada je potrebno
formirati Bulovu funkciju na osnovu ovih grupa. Za grupu 2x2 vidi se da vrednost funkcije ne zavisi od C i B,
nego samo od A, jer je za A=1 i rezultat 1, bez obzira na vrednost B i C. Ovo se vidi posmatranjem binarnih
vrednosti po horizontali i vertikali. Horizontalno, označena grupa pokriva binarne kombinacije 01 i 11. Kako
ove vrednosti odgovaraju ulazima B i A, jasno je da se u ovom slučaju B menja (0 i 1), dok je A konstantno (1).
Ako se B menja, to znači da vrednost B ne utiče na rezultat. Zaokruženo polje тakođe pokriva i obe vrednosti za
C (0 i 1), pa ni C ne utiče na rezultat. Ostaje samo A kao prvi član Bulove funkcije. Na sličan način,
posmatranjem druge grupe (4x1), vidi se da se ovde menjaju i A i B (sve četiri moguće kombinacije), što znači
da ovi ulazi ne utiču na rezultat. Sa druge strane, grupa obuhvata samo vrednost C = 1, pa C mora ući u konačan
izraz. Sada se može napisati rezultat :
F=A+C (4.7)
što je očigledno minimalizovan izraz koji odgovara izrazu (4.6), dobijenim metodom sažimanja.
Osim opisanog načina, koji predstavlja primenu Karnoovih mapa za formiranje Bulove funkcije u disjunktivnoj
B,A normalnoj formi (zbir proizvoda), na vrlo sličan način može se formirati i Bulova
funkcija u konjuktivnoj normaloj formi (proizvod zbirova). U ovom slučaju grupišu
C 00 01 11 10 se nule, sa ciljem formiranja što manjeg broja grupa, od kojih svaka pokriva što više
0 0 1 1 0 polja.
1 1 1 1 1
Ako se uporede krajnje kolone, vidi se da se i one razlikuju u samo jednom bitu. To
znači da je moguće zaokružiti i samo krajnja suprotna polja, kao što je prikazano u ovom slučaju, kada se
zaokružuju nule. Drugim rečima, krajnje polje se može nastaviti na suprotnoj strani, kao da je mapa savijena u
krug tako da se krajnja polja (levo-desno i gornje-donje) dodiruju.
U ovom slučaju, zaokružena je samo jedna grupa, koja obuhvata dva polja, prvo i poslednje u prvom redu. Kako
je u pitanju zbir proizvoda, rezutat je
F  ( A  C) (4.8)
jer se u ova dva polja ne menja B, a nule postoje za A=0 i C=0. Rezultat je očigledno isti kao i u izrazu (4.7).
Treba uočiti da se je član zbira neinvertovan ako ima vrednost 0 za nultu vrednost funkcije, jer je zbir (rezultat
funkcije za tu kombinaciju) nula samo ako su svi članovi nula. U slučaju zbira proizvoda situacija je suprotna,
jer je tamo potrebno ostvariti da proizvod ima jediničnu vrednost, zbog čega elementi proizvoda ulaze u
proizvod negirani ako u Karnoovoj mapi da poziciji tog proizvoda imaju vrednost nula.
Sledeći primer prikazuje rešavanje funkcije sa četiri promenljive:
F( D ,C , B , A)   (0,1,5,8,10,11,14) x(2,9,12,15) (4.9)
Karnoova mapa formira se na sledeći način:
B,A B,A B,A

D,C 00 01 11 10 D,C 00 01 11 10 D,C 00 01 11 10
0 1 3 2
00 1 1 0 X 00 1 1 0 X 00 1 1 0 X
4 5 7 6
01 0 1 0 0 01 0 1 0 0 01 0 1 0 0
12 13 15 14
11 X 0 X 1 11 X 0 X 1 11 X 0 X 1
8 9 11 10
10 1 X 1 1 10 1 X 1 1 10 1 X 1 1
Osnovna Karnoova mapa Prva grupa Druga grupa
B,A B,A B,A

D,C 00 01 11 10 D,C 00 01 11 10 D,C 00 01 11 10
00 1 1 0 X 00 1 1 0 X 00 1 1 0 1
01 0 1 0 0 01 0 1 0 0 01 0 1 0 0
11 X 0 X 1 11 X 0 X 1 11 1 0 0 1
10 1 X 1 1 10 1 X 1 1 10 1 1 1 1
Treća grupa Četvrta grupa Sve grupe zajedno

Ovde su prikazane sve faze formiranja Karnoove mape, iako se u praksi crta samo jedna, u kojoj su upisane sve
vrednosti i označene sve grupe ('Sve grupe zajedno'). Prva (osnovna) mapa prikazuje raspodele nula, jedinica i
nebitnih (X) vrednosti funkcije. Osim ovih vrednosti, radi jasnijeg prikaza, upisani su i redni brojevi
kombinacija (malim brojevima). Prva grupa je formirana zaokruživanjem svih uglova (kombinacije 0, 2, 8 i 10),
jer je horizontalna i vertikalna razlika između ovih polja samo jedan bit. Druga grupa obuhvata kombinacije 8,
10, 12 i 14, pri čemu je i X na polju 12 uzeto u obzir, jer se tada dobija veća grupa. Treća grupa obuhvata samo
dva polja, 1 i 5, a četvrta grupa su polja 8, 9, 10 i 11, a takođe sadrže jedno X polje. Polje 15 (X) je postavljeno
na 0, jer bi jedinica na ovom mestu zahtevala još jednu dodatnu grupu. Treba takođe primetiti da treća grupa ima
alternativu. Naime, ako se u polje 9 upiše nula, a u polje 15 jedinica, tada bi treća grupa obuhvatala polja 10, 11,
14 i 15, takođe četiri polja ali drugačije organizovana.
Ove četiri grupe formiraju sledeća četiri proizvoda:
 Prva grupa: C  A (negacija je potrebna jer i A i C imaju vrednost nula na ovim pozicijama)
 Druga grupa: D  A
 Treća grupa: D  B  A
 Četvrta grupa: D  C
Konačno, dobija se Bulova funkcija u obliku:
F  C  A  D  A  D  B  A  D C (4.10)
4.5. Dvostepene logičke mreže
Kao poslednji korak u sintezi kombinacione mreže potrebno je dobijeni izraz nacrtati pomoću logičkih
kapija. Za funkciju (4.10) optimizovanu Karnoovom mapom, može se nacrtati sledeća kombinaciona mreža:
D C B A
K1 G1
K2 G2
F
K5
K3
G3
K4 G4
D C B A
Slika 4.2: Logička šema kombinacione mreže za funkciju (4.10)
Iz izraza (4.10) se vidi da su, osim direktnih vrednosti ulaznih promenljivih, potrebne i njihove invertovane
vrednosti, zbog čega je na svaki ulaz spojen i po jedan invertor. Logičke I kapije (K1, K2, K3 i K4) formiraju
logičke proizvode, a ILI kapija K5 formira logički zbir. Kako su logičke kapije postavljene u dva nivoa, ova
forma se naziva dvostepena I-ILI logička mreža, a koristi se kod disjunktivne normalne forme, tj. zbira
proizvoda (proizvod generišu I, a zbir ILI kapije). Slično tome, kod konjuktivne normalne forme (proizvod
zbirova), dvostepena logička mreža podrazumeva logičke kapije u formi ILI-I, takođe u dva nivoa.
Na izraz (4.10) može da se primeni De Morganova teorema. Da bi vrednost izraza ostala nepromenjena, prvo je
potrebno izvršiti dvostruku negaciju (dve negacije se poništavaju):
F  C  A  D  A  D  B  A  D C (4.11)
a zatim se na unutrašnju zajedničku negaciju primeni De Morganova teorema:
F  C  A D  A D  B  A D C (4.12)
Ovim postupkom dobijen je negirani proizvod negiranih proizvoda, odnosno dvostepena logička mreža NI-NI
tipa, koja koristi samo jedan tip logičkih kapija. Ako se sada na unutrašnje negirane proizvode primeni De
Morganova teorema, dobija se izraz dvostepena logička mreža tipa ILI-NI, prema izrazu (4.13):
F  (C  A)  ( D  A)  ( D  B  A)  ( D  C ) (4.13)
Na osnovu izraza (4.12) i (4.13) mogu se nacrtati odgovarajuće logičke šeme prikazane na slici 4.3.
D C B A D C B A
K1 G1 G1
K1
K2 G2 G2
K2
F F
K5 K5
K3 K3
G3 G3
K4 G4 G4
K4
D C B A D C B A
a) Dvostepena NI-NI logička mreža b) Dvostepena ILI-NI logička mreža
Slika 4.3: Logička šema kombinacionih mreža za funkcije: a) (4.12) NI-NI i b) (4.13) ILI-NI
Na sličan način mogu se dobiti razne varijacije kombinacione logičke mreže ako se pođe od konjuktivne
normalne forme, koja se znatno ređe koristi, a ovde je data radi kompletnog prikaza. Polazeći od iste funkcije
(4.9), formira se Karnoova mapa, ali se sada zaokružuju nule:
B,A B,A B,A

D,C 00 01 11 10 D,C 00 01 11 10 D,C 00 01 11 10
0 1 3 2
00 1 1 0 X 00 1 1 0 X 00 1 1 0 X
4 5 7 6
01 0 1 0 0 01 0 1 0 0 01 0 1 0 0
12 13 15 14
11 X 0 X 1 11 X 0 X 1 11 X 0 X 1
8 9 11 10
10 1 X 1 1 10 1 X 1 1 10 1 X 1 1
Osnovna Karnoova mapa Prva grupa Druga grupa
B,A B,A
D,C 00 01 11 10 D,C 00 01 11 10
00 1 1 0 X 00 1 1 0 0
01 0 1 0 0 01 0 1 0 0
11 X 0 X 1 11 0 0 X 1
10 1 X 1 1 10 1 0 1 1
Treća grupa Sve grupe zajedno
Sada su polja 2, 9 i 12 zamenjena nulama, tako da tri grupe polja pokrivaju sve nule, a predstavljaju tri sume
koje ulaze u proizvod konjuktivne normalne forme:
 Prva grupa: D  B (B je negirano jer rezultat treba da bude nula, a B je 1 na tekućoj poziciji)
 Druga grupa: C  B  A
 Treća grupa: D  B  A
Konačno, dobija se Bulova funkcija u ILI-I obliku:
F  ( D  B )  (C  B  A)  ( D  B  A) (4.14)
Odgovarajuća logička šema ima izgled kao na slici 4.4:
D C B A
G1
K1
G2 K4 F
K2
G3
K3
D C B A
Slika 4.4: Logička šema kombinacione mreže za funkciju (4.14)
Primenom De Morganove teoreme, iz izraza (4.14) može se dobiti izraz u NILI-NILI dvostepenoj logici:
F  ( D  B )  (C  B  A)  ( D  B  A)  ( D  B )  (C  B  A)  ( D  B  A) (4.15)
a primenom De Morganove teoreme na elemente glavnog zbira dobija se I-NILI dvostepena logika:
F  ( D  B)  (C  B  A)  ( D  B  A) (4.16)
D C B A D C B A
G1 G1
K1 K1
G2 K4 F G2 K4 F
K2 K2
G3 G3
K3 K3
D C B A D C B A
a) Dvostepena NILI-NILI mreža b) Dvostepena I-NILI mreža
Slika 4.5: Logička šema kombinacionih mreža za funkcije: а) (4.15) NILI-NILI i b) (4.16) I-NILI
Na sličan način mogu da se dobiju još neki tipovi dvostepenih logičkih mreža:
 Primenom De Morganove teoreme na pojedinačne proizvode u izrazu (4.10) dobija se NILI-ILI mreža.
 Primenom De Morganove teoreme na pojedinačne zbirove u izrazu (4.14) dobija se NI-I mreža .
Kao zaključak može se reći da su moguće realizacije sledećih tipova dvostepenih logičkih mreža:
 Iz disjunktivne normalne forme: I-ILI, NI-NI, ILI-NI i NILI-ILI
 Iz konjuktivne normalne forme: ILI-I, NILI-NILI, I-NILI i NI-I
Ove mreže je moguće transformisati iz jedne u drugu, ali ih nije moguće svesti na jednostepenu logičku mrežu.
Ostale kombinacije se uvek mogu svesti na I-I, odnosno ILI-ILI dvostepenu mrežu, što se ustvari jednostepena
mreža (I-I na I, a ILI-ILI na ILI).
4.6. Multiplekser
Osim osnovnih logičkih kola, u digitalnoj elektronici se koriste i različite vrste kombinacionih mreža,
već pripremljenih u formi integrisanog kola za određenu namenu. Jedno od takvih kola je multiplekser, čija je
svrha da na izlaz prosledi stanje
I0 I0 jednog (selektovanog) od više
I1 I1 Y ulaza (slika 4.6).
Y Ulazi I0, I1, I2 i I3 se nazivaju
I2 I2
I3 informacioni, a S0 i S1 su
I3 MUX 4/1 => selekcioni ulazi. Informacionih
ulaza uvek ima 2N, gde je N broj
S1 S1,0
selekcionih ulaza. U ovom
S0 slučaju, informacionih ulaza ima
22 = 4. Kako broj kombinacija za
a) Simbol multipleksera b) Kružni preklopnik selekcione ulaze ima takođe 2N,
Slika 4.6: Multiplekser (a) i električni ekvivalent - preklopnik (b) svaka od ovih kombinacija
određuje jedan informacioni ulaz,
čije se stanje prosleđuje na izlaz Y. Drugim rečima, selekcioni ulazima selektuje se jedan informacioni ulaz čije
se stanje pojavljuje na izlazu, kao što se to ostvaruje preklopnikom. Multiplekser obično dobija naziv prema
broju ulaza. U ovom slučaju, radi se o multiplekseru 4/1 (MUX 4/1).
Konstrukcija multipleksera se bazira na osnovnoj karakteristici disjunktivne normalne forme, u kojoj je

uvek samo jedan proizvod aktivan, odnosno jednak jedinici. Ako se svaki od proizvoda logički pomnoži sa
odgovarajućim ulazom, dobija se Bulova funkcija multipleksera. Za prikazani primer, dobija se:
Y  S1  S 0  I 0  S1  S 0  I1  S1  S 0  I 2  S1  S 0  I 3 (4.17)
Kako izlaz uvek zavisi od jednog, selektovanog informacionog ulaza, multiplekser se tabelarno može predstaviti
redukovanom tabelom 4.6, odnosno u znatno skraćenoj formi tabelom 4.7:
Tabela 4.6 Tabela 4.7
I3 I2 I1 I0 S1 S0 Y r.b. S1 S0 Y*
x x x 0 0 0 0 0 0 0 I0
x x x 1 0 0 1 1 0 1 I1
x x 0 x 0 1 0 2 1 0 I2
x x 1 x 0 1 1 3 1 1 I3
x 0 x x 1 0 0
x 1 x x 1 0 1 *Redni broj ulaza I odgovara rednom broju kombinacije S1 i S0
0 x x x 1 1 0
1 x x x 1 1 1
Na osnovu izraza (4.17), koji je tabelarno prikazan tabelom 4.7, može nacrtati i odgovarajuća logička šema:
I3
I2
I0 Y
Y I1
S
I1 I0
S1
a) MUX 2/1 S0 b) MUX 4/1
Slika 4.7: Logička šema multipleksera MUX 2/1 i MUX 4/1
Osim multipleksera 4/1, na slici 4.7a je prikazan i najjednostavniji multiplekser tipa 2/1.
4.6.1. Rešavanje Bulovih funkcija pomoću multipleksera
Zahvaljuljući tome što svoj rad bazira na osnovnom principu disjunktivne normalne forme, osim
standardne primene kao selektora jednog od više ulaznih signala, multiplekser se može iskoristiti i kao kolo
kojim se mogu realizovati Bulove funkcije. Na primer, funkcija zadata izrazom (4.1), na osnovu koje je
formirana tabela 4.1, može se realizovati multiplekserom 4/1 ako se tabela modifikuje (tabela 4.8):
Tabela 4.8
U ovoj tabeli su izdvojene promenljive C i B, tako da za svaku njihovu
r.b. C B A F kombinaciju postoji dve moguće vrednosti za A. Sada se disjunktivna normalna
0 0 0 0 forma za ovu funkciju može napisati kao
0
0 0 1 1
0 1 0 0 F  C  B  F0 ( A)  C  B  F1 ( A)  C  B  F2 ( A)  C  B  F3 ( A) (4.18)
1
0 1 1 1
gde su F0, F1, F2 i F3 lokalne Bulove funkcije koje za svaku C-B kombinaciju
1 0 0 X
2 (datu rednim brojem) opisuju polaznu funkciju u zavisnosti od A. Kako za svako
1 0 1 X A (0 i 1) postoji dve moguće vrednosti rezultata, to znači da svaka lokalna
1 1 0 1 funkcija može da ima četiri moguće vrednosti (tabela 4.9). Svaka lokalna
3
1 1 1 1 funkcija se formira posebno, a rezultat lokalne funkcije (odnosno izlaz iz lokalne
kombinacione mreže) je u stvari ulazna promenljiva u funkciju (4.18).
Tabela 4.9
A Fi Pošto izraz (4.18) direktno opisuje multiplekser 4/1, to znači da se funkcija data
0 0 0 1 1 tabelom 4.8 (odnosno tabelom 4.1) može realizovati pomoću multipleksera 4/1
1 0 1 0 1 povezivanjem C i B ulaza na S1 i S0 ulaze multipleksera, a ulaz A treba na
odgovarajući način spojiti na informacione ulaze I0, I1, I2 i I3. Određivanje
 0  A  A  1 lokalnih funkcija se može izvršiti pomoću bilo koje metode za minimizaciju
Bulovih funkcija. U tabeli 4.10 su prikazana rešenja lokalnih funkcija.
Tabela 4.10
A F0 Rešenje A F1 Rešenje A F2 Rešenje A F3 Rešenje
0 0 0 0 0 X (1) 0 1
F0 = A F1 = A F2 = 1 F3 = 1
1 1 1 1 1 X (1) 1 1
Prikazano rešenje nije jedino. Naime, od tri ulazne promenljive, C i B su odabrane kao selekcioni ulazi u
multiplekser, a A je ostavljen za formiranje lokalnih funkcija čiji rezultat su informacioni ulazi. Osim ovog
izbora, kao selekcioni ulazi mogu se koristiti B i A, odnosno C i A. Odabir promenljivih za selekcione ulaze
treba izvršiti tako da su lokalne funkcije što jednostavnije, jer se time pojednostavljuje i logička šema.
Za dati slučaj, može se nacrtati i konačna šema (slika 4.8):
A I0
I1 F
Y
I2
1 I3 MUX 4/1
C S1
B S0
Slika 4.8: Primena multipleksera za realizovanje Bulove funkcije

Od četiri lokalne funkcije, samo funkcija F2 može da se reši na potpuno proizvoljan način. U ovom primeru ona
je rešena kao i funkcija F3, jer se tada ulazi I2 i I3 mogu direktno spojiti, kao što je to i učinjeno.
Prikazani način rešavanja Bulovih funkcija omogućava rešavanje i složenijih funkcija, podelom na više nivoa
rešavanja, čime se dobijaju i kombinacione mreže u više nivoa od dvostepenih mreža. Sa druge strane, ovaj
način se može primeniti kada zbog previše promenljivih Karnoove mape nisu primenljive. Na primer, ako
funkcija zavisi od osam ulaznih promenljivih, takvu Karnoovu mapu nije moguće napisati. Međutim, ako se
promenljive podele na grupe 4 + 4, tada se prva grupa od četiri promenljive iskoristi za selekcione ulaze
multipleksera 16/1, a preostale četiri promenljive se iskoriste za formiranje 16 lokalnih funkcija, uz primenu
Karnoovih mapa.
4.6.2. Proširenje kapaciteta multipleksera
Kako multiplekseri predstavljaju već formirane kombinacione mreže, realizovane kao integrisano kolo
ili jedinstven logički blok u složenijim logičkim kolima, može se desiti da kapacitet jednog multipleksera nije
dovoljan za ostvarenje zahtevane multiplekserske funkcije. Recimo, ako je na raspolaganju samo multiplekser
tipa 4/1, a potreban je multiplekser 16/1, tada se može izvršiti ulančavanje multipleksera 4/1, korišćenjem
principa rešavanja Bulovih funkcija pomoću multipleksera. Kako multiplekser 16/1 ima četiri, a 4/1 ima dva
selekciona ulaza, u ovom primeru dve izabrane od ukupno četiri promenljive se koriste kao selekcioni ulazi, a
svaki od informacionih ulaza u multiplekser predstavlja funkciju dve preostale promenljive:
F  S 3  S 2  F0 ( S1, S 0)  S 3  S 2  F1 ( S1, S 0)  S 3  S 2  F2 ( S1, S 0)  S 3  S 2  F3 ( S1, S 0) (4.19)
Svaka od pomoćnih funkcija (F0, F1, F2 i F3) su funkcije multipleksera kao u izrazu (4.17). Ako glavna funkcija
(4.19), kao i svaka pomoćna (lokalna) funkcija predstavljaju jedan multiplekser 4/1, to znači da se da pet
multipleksera ovog tipa može realizovati multiplekser većeg kapaciteta, 16/1. Konačni izgled ovog rešenja
prikazan je na slici 4.9, a ekvivalent multiplekseru 16/1 je blok uokvireni isprekidanom linijom.
I0 I0 MUX 4/1
MUX 16/1
I1 I1 F0
Y
I2 I2
I3 I3
S1
S0
I4 I0 MUX 4/1
I5 I1 F1
Y
I6 I2
I7 I3
S1
S0 I0 MUX 4/1
I1 F
Y
I2
I8 I0 MUX 4/1
I3
I9 I1
Y S1
I10 I2 F2
I11 S0
I3
S1
S0
I12 I0 MUX 4/1

I13 I1 F3
Y
I14 I2
I15 I3
S1 S1
S0 S0
S3
S2
Slika 4.9: Multiplekser tipa 16/1 sastavljen od 5 multipleksera 4/1
U ovom primeru selekcioni ulazi S1 i S0 selektuju jedan od četiri ulaza u svakoj od ukupno četiri grupe ulaza.
Svaki od četiri ulazna multipleksera je stalno aktivan, što znači da kontinualno prosleđuje stanje selektovanog
informacionog ulaza na svoj izlaz. Koji izlaz od ova četiri multipleksa će biti i iskorišćen, zavisi od petog
(izlaznog) multipleksera i preostalih selekcionih ulaza, S3 i S2. Selekcioni ulazi se mogu raspodeliti i na druge
načine, ali tada raspodela informacionih ulaza mora pratiti i raspodelu selekcionih ulaza. Prikazano rešenje je
svakako logično i očigledno, ali nije uvek i obavezno. Multiplekseri u dva nivoa, kao što je to ovde slučaj,
odgovaraju ćetvorostepenoj logičkoj mreži, jer je svaki od multipleksera 4/1 realizovan dvostepenom logičkom
mrežom.
Povećanje kapaciteta multipleksera se može izvršiti u neograničenom broju nivoa korišćenjem prikazanog
principa, i to sa multiplekserima bilo kog tipa. Sledeći primer prikazuje korišćenje multipleksera najmanjeg
kapaciteta 2/1 za formiranje multipleksera 6/1:
I0 I0
I1 MUX 2/1
I1
S Y I0
I1 MUX 2/1
S Y
I2 I0
I1 MUX 2/1
I3
S Y
I4 I0
I1 MUX 2/1 I0
I5
I1 MUX 2/1
S0 S Y F
S Y
S1
S2
Slika 4.10: Multiplekser 6/1 sastavljen od multipleksera 2/1
U ovom slučaju je neophodno formirati tri nivoa multipleksera jer zbog malog kapaciteta multipleksera dva
nivoa nisu dovoljna. Treba primetiti i da u prvom nivou nisu potrebna sva četiri multipleksera, jer se je broj
informacionih ulaza 3x2, tako da je dovoljno samo tri multipleksera u prvom nivou. U drugom nivou takođe je
jedan multiplekser izostavljen i to onaj koji bi trebao da napravi izbor između informacionih ulaza I4/5 i I6/7.
Kako ulazi I6/7 ne postoje, a tri selekciona ulaza (S2, S1 i S0) imati vrednost od 0 do 7, osnovno je pitanje da li
se na ulazima S2-S0 mogu upošte i pojaviti kombinacije 6 i 7. Ako ne mogu, tada prikazano rešenje u
potpunosti zadovoljava postavljene uslove. Međutim, ako kombinacije 6 i 7 na selekcionim ulazima mogu da se
pojave, tada su neophodne i dodatne informacije o tome kako izlaz F treba da se ponaša u tom slučaju. Zavisno
od toga, dodatni multiplekser u drugom nivom može biti dodat ili izostavljen.
U jednostavnijim slučajevima može biti dovoljno dodavanje nekoliko logičkih kapija umesto multipleksera u
više nivoa. Na primer, ako pomoću multipleksera 4/1 treba napraviti multiplekser 8/1, opisan izrazom (4.20):
Y  S 2  S1  S 0  I 0  S 2  S1  S 0  I 1  S 2  S1  S 0  I 2  S 2  S1  S 0  I 3 
(4.20)
S 2  S1  S 0  I 4  S 2  S1  S 0  I 5  S 2  S1  S 0  I 6  S 2  S1  S 0  I 7
prvo je potrebno delimično promeniti ovaj izraz:
Y  S 2  ( S 1  S 0  I 0  S 1  S 0  I 1  S 1  S 0  I 2  S 1  S 0  I 3) 
(4.21)
S 2  ( S1  S 0  I 4  S1  S 0  I 5  S1  S 0  I 6  S1  S 0  I 7)
Iz izraza (4.21) vidi se da je funkciju F vrlo lako podeliti na dva dela, od kojih jedan zavisi od negiranog, a drugi
od direktnog S2, dok obe polovine zavise samo od S0, S1 i odgovarajućeg informacionog ulaza. Zahvaljujući
ovome, primenom dve dodatne kapije, od dva multipleksera 4/1 može se napraviti multiplekser 8/1, kao što je to
prikazano na slici 4.11.
I0 I0
I1 I1
Y Ya
I2 I2
I3 I3 Ya I0
S1 I1
S0 Y Y Y
I2
S2 I3
I4 I0 0 S1
I1 S2 S0
I5
Yb
I6 I2 Y Yb
I7 I3
S1 S1 a) proširenje pomoću b) proširenje pomoću
S0 S0 logičkih kapija dodatnog multipleksera
Slika 4.11: Мultiplekser 8/1 sastavljen od dva mutlipleksera 4/1 i a) logičkih kapija, b) dodatnog multipleksera
Invertor, dve I kapije i jedna ILI kapija čine multiplekser 2/1 (slika 4.11a), čija je logička šema prikazana na
slici 4.7a. Logičke kapije se mogu zameniti i delimično iskorišćenim multiplekserom istog tipa (slika 4.11b).
4.7. Demultiplekser
Demultiplekser je logičko kolo koje, kao i multiplekser, bazira na osnovnoj karakteristici disjunktivne
normalne forme, u kojoj je uvek samo jedan proizvod aktivan, odnosno jednak jedinici. Ako se svaki od
proizvoda u ovom izrazu posmatra posebno, dobija se demultiplekser. Za Bulovu funkciju sa dve promenljive
S1 i S0, puna disjunktivna normalna forma je
Y  S1  S 0  S1  S 0  S1  S 0  S1  S 0 (4.22)
Ovakva funkcija sama za sebe nema smisla, jer je rezultat uvek 1. Međutim, ako se svakom proizvodu doda još
jedan član E, kojim se svi proizvodi množe, tada taj član omogućava da svi proizvodi budu istovremeno na
logičkoj nuli (za E = 0), čime i funkcija ima vrednost logičke nule, ili da jedan od proizvoda bude na logičkoj
jedinici, zavisno od kombinacije S0 i S1 (za E = 1):
Y  S1  S 0  E  S1  S 0  E  S1  S 0  E  S1  S 0  E (4.23)
Ovakva konstrukcija veoma liči na izraz (4.17) za multiplekser, samo što umesto pojedinačnih informacionih
ulaza I0, I1, I2 i I3 postoji jedan zajednički ulaz E. Ako se iz izraza (4.23) izvuku pojedinačni proizvodi,
dobijaju se izrazi:
Y  Y 0  Y1  Y 2  Y 3 (4.24)
Y 0  S1  S 0  E (4.25)
Y 1  S1  S 0  E (4.26)
Y 2  S1  S 0  E (4.27)
Y 3  S1  S 0  E (4.28)
Funkcije Y0, Y 1, Y2 i Y 3 mogu se napisati tabelarno:
E S1 S0 Y0 Y1 Y2 Y3 r.b. S1 S0 Y0* Y1 Y2 Y3
0 x x 0 0 0 0 0 0 0 E 0 0 0
1 0 0 1 0 0 0 1 0 1 0 E 0 0
1 0 1 0 1 0 0 2 1 0 0 0 E 0
1 1 0 0 0 1 0 3 1 1 0 0 0 E
1 1 1 0 0 0 1 *Redni broj kombinacije S1-S0 odgovara rednom broju izlaza Y
Tabela 4.11 je delimično pojednostavljena ubacivanjem 'x' na pozicije S0 i S1 za vrednost E = 0, jer u tom
slučaju rezultat funkcija ne zavisi od S0 i S1. Za E = 1, vidi se da je uvek samo jedna od četiri funkcije na
logičkoj jedinici, što je i osnovna osobina disjunktivne normalne forme, na kojoj se demultiplekser bazira.
Takođe, za svaku kombinaciju S1 i S0 može se zaključiti da rezultat funkcije direktno zavisi od ulaza E (x-x
uvek može da se zameni odgovarajućom kombinacijom za S1 i S0). Imajući ovo u vidu, dobija se kompaktna
tabela demultipleksera (4.12), a odgovarajuća logička šema je prikazana na slici 4.12:
E Y3
Y2
E Y0
DMX 2/4 Y1
Y1 S1 Y2
S0 Y3
S1 Y0
S0
a) Šema demultipleksera 2/4 b) Simbol demultipleksera 2/4
Slika 4.12: Logička šema i simbol demultipleksera 2/4
U slučaju demultipleksera, naziv se obično formira prema broju selekcionih ulaza i informacionih izlaza. Zbog
toga je demultiplekser na slici nazvan 2/4. Kako je maksimalni broj kombinacija selekcionih ulaza 2N, gde je N
broj selekcionih ulaza, to i izlaza može biti maksimalno 2N, što je u ovom slučaju 22 = 4.
Sa slike 4.12 se može uočiti i jedna osobina I logičke kapije, a to je mogućnost kontrolisanog propuštanja
signala. Naime, posmatrajući logičku tabelu I kapije (tabela 4.13a) može se zaključiti:
Tabela 4.13: Filtriranje signala I kapijom
a) b) Ako je B na logičkoj nuli, tada je i izlaz Y takođe na logičkoj
B A Y B Y nuli. Međutim, ako je B na logičkoj jedinici, tada izlaz Y prati
vrednost ulaza A, kao što je to prikazano u tabeli 4.13b.
0 0 0 0 0
Posmatrano na ovaj način, ulaz B se može tretirati kao dozvola
0 1 0 1 A
rada (Enable), a ulaz A kao ulaz podatka koji se može pojaviti na
1 0 0 izlazu ako je dozvola (B) aktivna, tj. na logičkoj jedinici. Ako
1 1 1 dozvola nije aktivna, izlazna vrednost je logička nula. Na sličan
način se može posmatrati i ILI kapija, samo što je u tom slučaju na izlazu logička jedinica kada dozvola nije
aktivna.
4.7.1. Proširenje kapaciteta demultipleksera
Isti principi kao i pri proširivanju kapaciteta multipleksera mogu se primeniti i na demultiplekser.
Zavisno od složenosti, kod jednostavnijih rešenja, osim demultipleksera u izlaznom stepenu, može biti dovoljno
dodavanje nekoliko logičkih kapija. Na slici 4.13 je prikazano jedno takvo rešenje, gde su dva demultipleksera
tipa 2/4 povezana pomoću dodatnih logičkih kapija tako da čine demultiplekser 3/8.
E E Y0 Y0
E Y0 DMX 2/4 Y1 Y1
DMX 3/8
S1 Y2 Y2
S0 Y3 Y3
E Y0 Y4
S2
Y1 DMX 2/4 Y1 Y5
S S1 S1 Y2 Y6
S0 S0 Y3 Y7
a) Demultiplekser 1/2 b) Demultiplekser 3/8 sastavljen od dva demultipleksera 2/4

Slika 4.13: Demultiplekser 3/8
Kod složenijih struktura, umesto logičkih kapija (slika 4.13b), koje u suštini čine demultiplekser 2/1 (slika
4.13a), može se koristiti demultiplekserski blok. Naime, svaki od izlaza demultipleksera može biti ulaz u
naredni demultiplekser, uz dodavanje odgovarajućeg broja selekcionih ulaza. Primer formiranja demultipleksera
kapaciteta 4/16 pomoću manjih demultipleksera kapaciteta 2/4 prikazan je na slici 4.14. Ekvivalent
demultiplekseru 4/16 je zaokružen isprekidanom linijom.
DMX 4/16 E Y0 Y0
DMX 2/4 Y1 Y1
S1 Y2 Y2
S0 Y3 Y3
E Y0 Y4
DMX 2/4 Y1 Y5
E E Y0 S1 Y2 Y6
DMX 2/4 Y1 S0 Y3 Y7
S3 S1 Y2
S2 S0 Y3
E Y0 Y8
DMX 2/4 Y1 Y9
S1 Y2 Y10
S0 Y3 Y11
E Y0 Y12
DMX 2/4 Y1 Y13
S1 S1 Y2 Y14
S0 S0 Y3 Y15
Slika 4.14: Formiranje demultipleksera 4/16 pomoću demultipleksera 2/4

Naravno, ne mora uvek postojati potreba za maksimalnim brojem izlaznih signala. Na primer, vrlo često se
koriste demultiplekseri 4/10, gde se umesto 16 koristi samo 10 izlaza, kojima odgovara prvih 10 kombinacija
četiri selekcionih ulaza.
4.7.2. Primer primene multipleksera i demultipleksera
Ako se povežu multiplekser i demultiplekser, dobija se sistem za prenošenje većeg broja signala
korišćenjem manjeg broja linija. Za prenos 16 digitalnih signala dovoljno je 5 signalnih linija, kao što je to
prikazano na slici 4.15:
D0 I0 MUX 16/1 DMX 4/16 Y0 D0

... ...
... Y E ...
D15 I15 ...
...
S3 S3 ...
S2 S2 ...
S1 S1 Y15 D15
S0 S0
S3
S2
S1
S0
Slika 4.15: Primer primene multipleksera i demultipleksera
Ulazni signali D0 do D15 se prenose jedan po jedan do odgovarajućeg izlaza Y. Pri tome, selekcioni signali S0
do S3 se naizmenično menjaju, tako da u svakom trenutku postoji samo jedna veza Di-Yi. Mana ovog sistema je
što se ne prenose svi signali istovremeno, ali se to može rešiti odgovarajućim metodama o kojima ovde neće biti
reči.
4.8. Koderi
Često se javlja potreba da se veći broj međusobno isključivih signala predstavi kodom sastavljenim od
manjeg broja bita. Kombinaciona mreža koja vrši ovakvu konverziju naziva se koder, koji uvek ima više ulaza
nego izlaza. Ako je broj izlaza N, tada je maksimalni broj ulaza 2N. Blok-šema kodera, kao i primer kodera 4/2
prikazani su na slici 4.16:
I0
N KODER I1 KODER Y0
2 ulaza N izlaza I2 4/2 Y1
I3
a) Blok-šema kodera b) Koder 4/2
Slika 4.16: Koder
Koder 4/2 je prikazan i tabelom 4.14, a odgovarajuća logička šema je prikazana na slici 4.17:
Tabela 4.14: Koder 4/2 I3 I2 I1 I0
I3 I2 I1 I0 Y1 Y0
0 0 0 1 0 0 Y0
0 0 1 0 0 1
0 1 0 0 1 0 Y1
1 0 0 0 1 1
Slika 4.17: Koder 4/2
Velika mana ovakvog kodera je pogrešan kôd u slučaju kada je više od jednog ulaza aktivno. Osim toga, često je
potrebno detektovati i stanje kada ni jedan ulaz nije aktivan. Zbog ovih razloga često se koriste modifikovani
koderi, koji se, zbog načina na koji rade, nazivaju prioritetni koderi. Primer prioritetnog kodera 4/2 prikazan je
tabelom 4.15 i logičkom šemom 4.18:
Tabela 4.15: Prioritetni koder 4/2 I3 I2 I1 I0
I3 I2 I1 I0 Y1 Y0 S
0 0 0 0 X X 0 Y0
0 0 0 1 0 0 1
0 0 1 x 0 1 1 Y1
0 1 x x 1 0 1 S
1 x x x 1 1 1
Slika 4.18: Prioritetni koder 4/2
Dodatni izlazni signal je S (Strobe), koji je na logičkoj jedinici ako je bar jedan od ulaza na logičkoj jedinici.
Ovaj signal je u stvari potvrda da je dobijeni kôd validan, uvažavajući pravilo prioriteta, odnosno generisani kôd
uvek odgovara aktivnom (na logičkoj jedinici) ulazu sa najvišim indeksom.
I0 BCD KODER Prilikom predstavljanja binarnog brojnog sistema prikazan je i način za

I1 predstavljanje decimalnih cifara pomoću težinskog kôda - BCD. Jedan od
I2 načina dobijanja ovakvog koda je pridruživanje odgovarajuće binarne
Y0 vrednosti svakoj decimalnoj cifri, za šta se koristi BCD koder, prikazan
I3
I4 Y1 na slici 4.19. Kao i prethodno prikazani koderi, i ovaj koder može biti
I5 Y2 običan ili prioritetni, sa ili bez dodatnog signala S. Kada je u pitanju
I6 Y3 običan BCD koder, osnovna pretpostavka je da je uvek samo jedan ulaz
aktivan, odnosno na logičkoj jedinici, dok su svi ostali ulazi na logičkoj
I7 nuli. Zahvaljujući tome, i pored velikog broja ulaza, ovakav koder se
I8 S
može realizovati vrlo jednostavno, samo pomoću ILI kapija. Tabela 4.16
I9 opisuje BCD koder, a odgovarajuće Bulove funkcije date su izrazima
Slika 4.19: BCD Koder (4.29).
Tabela 4.16: BCD koder

I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 Y3 Y2 Y1 Y0 S
0 0 0 0 0 0 0 0 0 0 X X X X 0
0 0 0 0 0 0 0 0 0 1 0 0 0 0 1
0 0 0 0 0 0 0 0 1 0 0 0 0 1 1
0 0 0 0 0 0 0 1 0 0 0 0 1 0 1
0 0 0 0 0 0 1 0 0 0 0 0 1 1 1
0 0 0 0 0 1 0 0 0 0 0 1 0 0 1
0 0 0 0 1 0 0 0 0 0 0 1 0 1 1
0 0 0 1 0 0 0 0 0 0 0 1 1 0 1
0 0 1 0 0 0 0 0 0 0 0 1 1 1 1
0 1 0 0 0 0 0 0 0 0 1 0 0 0 1
1 0 0 0 0 0 0 0 0 0 1 0 0 1 1
Y 0  I1  I 3  I 5  I 7  I 9
Y1  I 2  I 3  I 6  I 7
Y 2  I4  I5  I6  I7 (4.29)
Y 3  I8  I9
S  I 0  I1  I 2  I 3  I 4  I 5  I 6  I 7  I 8  I 9
Logička šema ovakvog kodera data je na slici 4.20:
0
1
2
3
4
5
6
7
8
9
Y0 Y1 Y2 Y3 S
Slika 4.20: Jednostavan BCD koder
Na slici 4.21 je prikazan primer primene BCD kodera. Ovde su ulazi kodera spojeni na kružni preklopnik sa
deset položaja, od kojih svaki predstavlja po jednu cifru. Izlaz iz kodera je BCD kôd, koji odgovara trenutnom
položaju preklopnika.
I0 BCD KODER
I1
2
I2
1 3 Y0
I3
4 Y1
0 I4
1 Y2
5 I5
9 Y3
8 7 6 I6
I7
I8
I9
Slika 4.21: Primer primene BCD kodera
4.9. Dekoderi
Osnovna svrha dekodera je konverzija vraćanje signala iz kodovanog u originalni oblik. Već po svojoj
prirodi demultiplekser je jedna vrsta dekodera, jer binarni broj dekoduje u pojedinačne signale, od kojih svaki
odgovara samo jednoj binarnoj kombinaciji. Na primer, demultiplekser 2/4, koji je opisan tabelom 4.11 i čiji je
simbol prikazan na slici 4.12b, može se koristiti za dekodovanje 2-bitne vrednosti. Pri tome, ulaz E se koristi
kao zajednički signal dozvole dekodovanog izlaza, a normalno radno stanje ovog ulaza je logička jedinica.
Dekoder koji odgovara BCD koderu opisanog tabelom 4.16, prikazan je tabelom 4.17, a simbol
dekodera dat je na slici 4.22.
Tabela 4.17: BCD dekoder I0

BCD
E X3 X2 X1 X0 I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I1
dekoder
0 X X X X 0 0 0 0 0 0 0 0 0 0 I2
1 0 0 0 0 1 0 0 0 0 0 0 0 0 0 X0 I3
1 0 0 0 1 0 1 0 0 0 0 0 0 0 0 X1 I4
1 0 0 1 0 0 0 1 0 0 0 0 0 0 0 X2 I5
1 0 0 1 1 0 0 0 1 0 0 0 0 0 0 X3 I6
1 0 1 0 0 0 0 0 0 1 0 0 0 0 0 I7
1 0 1 0 1 0 0 0 0 0 1 0 0 0 0 E I8
1 0 1 1 0 0 0 0 0 0 0 1 0 0 0 I9
1 0 1 1 1 0 0 0 0 0 0 0 1 0 0
1 1 0 0 0 0 0 0 0 0 0 0 0 1 0 Slika 4.22: BCD dekoder
1 1 0 0 1 0 0 0 0 0 0 0 0 0 1
Posebno je interesantan dekoder koji BCD cifru dekoduje u 7-segmentni format, koji odgovara 7-segmentnim
displejima. Na slici 4.23 su prikazani 7-segmentni displej i 7-segmentni dekoder. Osim četiri ulaza za BCD cifru
i sedam izlaza za segmente A-G displeja, dekoder ima i mogućnost gašenja svih segmenata (ulaz BI), kao i izlaz
koji je aktivan kada se dekoduje cifra 0. Ova dva dodatna signala se koriste za gašenje vodećih nula kod displeja
sa više cifara (na primer, umesto 0021 biće prikazano samo 21, bez nula ispred). Decimalna tačka (DP) na
displeju se aktivira posebno, zbog čega odgovarajući izlaz ne postoji na dekoderu.
A 7-segmentni A
dekoder B
C
F B X0
G D
X1
E
X2
E C F
X3
G
D DP BI
BO
a) 7-segmentni displej b) 7-segmentni dekoder

Slika 4.23: 7-segmentni displej (a) i dekoder (b)
4.10. Konvertori kôda
Osim kodera i dekodera, često se koriste i konvertori kôda, koji od jednog kôda generišu drugi. Do
sada su već prikazani binarni i BCD kôd, a kod opisa Karnoovih mapa spomenut je i Grejov kôd. Osim toga,
BCD kôd nije jedini kôd kojim se predstavljaju decimalne cifre. Standardni BCD kôd koristi težinske faktore 1,
2 4 i 8, zbog čega se često naziva i BCD8421 kôd. Osim toga, ponekad se koristi i 4421 kôd, kod koga je težina
četvrtog bita smanjena sa 8 na 4, kao i kôd koji se naziva "više 3", koji nije težinski kôd, a decimalni ekvivalenti
ne počinju od nule nego od 3. Sva tri načina predstavljanja decimalnih brojeva prikazani su u tabeli 4.18. Iako
BCD podrazumeva 'binarno kodovani decimalni broj', što obuhvata sva tri načina (i još neke koji nisu navedeni),
pod ovim nazivom se standardno koristi 8421 kôd, koji je i najčešće korišćen.
Tabela 4.18: Tipovi BCD kôda Tabela 4.19: 4-bitni Grejov kôd
binarno BCD8421 BCD4421 BCD "više 3" r.b. dec. Grejov kôd
0000 0 0 – 0 0 0000
0001 1 1 – 1 1 0001
0010 2 2 – 2 3 0011
0011 3 3 0 3 2 0010
0100 4 4 1 4 6 0110
0101 5 5 2 5 7 0111
0110 6 6 3 6 5 0101
0111 7 7 4 7 4 0100
1000 8 – 5 8 12 1100
1001 9 – 6 9 13 1101
1010 – – 7 10 15 1111
1011 – – 8 11 14 1110
1100 – 8 9 12 10 1010
1101 – 9 – 13 11 1011
1110 – – – 14 9 1001
1111 – – – 15 8 1000
Posebno značajan je Grejov (Gray) kôd, prikazan u tabeli 4.19. Ovaj kôd, koji je već spomenut kod opisa
Karnoovih mapa, kao ključnu karakteristiku ima razliku od samo jednog bita između bilo koje dve susedne
pozicije. Način formiranja Grejovog kôda prikazan je strelicama u tabeli 4.19. Prvi bit se menja standardno,
prvo 0, zatim 1. Dodavanje svakog narednog bita duplira broj kombinacija, jer se postojećoj grupi dopisuje nula
(ispred grupe), a zatim se postojeća grupa ponavlja obrnutim redosledom uz dopisivanje jedinice ispred
ponovljene grupe. U koloni 'dec.' dat je binarni ekvivalent kombinacije, iz čega se vidi da redni broj kombinacije
i binarni ekvivalent nisu isti.
Kao što je već rečeno, konvertor kôda transformiše jedan kôd u drugi. Primer konvertora koji od 3-bitnog
binarnog kôda pravi 3-bitni Grejov kôd prikazan je tabelom 4.20, odgovarajuće Bulove funkcije date su
izrazima (4.30), a logička šema ovog konvertora je data na slici 4.24.
Tabela 4.20
binarni kôd Grejov kôd
X2 X1 X0 Y2 Y1 Y0
Y 0  X 1 X 0  X 1 X 0  X 1  X 0
0 0 0 0 0 0
0 0 1 0 0 1 (4.30)
0 1 0 0 1 1 Y1  X 2  X 1  X 2  X 1  X 2  X 1
0 1 1 0 1 0
Y2  X2
1 0 0 1 1 0
1 0 1 1 1 1
1 1 0 1 0 1
1 1 1 1 0 0
X2 Y2
Y1
X1
Y0
X0
Slika 4.24: Konvertor 3-bitnog binarnog u Grejov kôd
4.11. Aritmetička kola
Kombinacionim mrežama mogu se napraviti neka osnovna aritmetička kola. Osnovna i najčešća
aritmetička kola su sabirači i komparatori. Osim njih, mogu se napraviti i neka druga aritmetička kola kao što su
množači, ali su takva kola suviše složena i nije praksa da se prave kombinacionim mrežama. Iz tih razloga, ovde
će biti opisani samo sabirači i komparatori.
4.11.1. Sabirači
Digitalni sabirač se pravi pomoću osnovnih modula kojima se vrši sabiranje dva jednobitna broja.
Osnovni sabirački modul vrši sabiranje dva bita, sa ili bez ulaznog prenosa (iz prethodnog stepena). U varijanti
bez ulaznog prenosa, sabirač se naziva polu-sabirač (Half Adder), a sa ulaznim prenosom puni sabirač (Full
Adder). U oba slučaja mora se generiše prenos za naredni stepen. Oba sabirača opisana su tabelom 4.21 (zbir je
dat u decimalnom i binarnom obliku, pri čemu je polu-sabirač opisan prvim delom tabele (za Ci=0), dok za puni
sabirač važi kompletna tabela:
A
A S
Tabela 4.21: Sabirač B
B
Ci A B Co S zbir S Co
Ci
0 0 0 0 0 0D (00B)
0 0 1 0 1 1 (01 ) b) Polu-sabirač
D B
0 1 0 0 1 1D (01B) Ci S
Co
0 1 1 1 0 2D (10B) A
1 0 0 0 1 1D (01B) B Co
1 0 1 1 0 2D (10B)
1 1 0 1 0 2D (10B) a) Logička šema punog sabirača c) Simbol sabirača
1 1 1 1 1 3D (11B) Slika 4.25: Puni sabirač (a,c) i polu-sabirač (b)
Glavni ulazi u sabirač su A i B, dok je Ci ulazni prenos iz prethodnog stepena. Izlaz je S, a prenos sabiranja za
naredni stepen je Co. Polu-sabirač funkcioniše kao i puni sabirač, ali bez prenosa iz prethodnog stepena (Ci).
Zajedno, izlazi Co-S formiraju dvobitnu reč koja može imati vrednosti 0, 1, 2 ili 3, zavisno od rezultata
sabiranja. Logička šema punog sabirača prikazana je na slici 4.25a, a njegov grafički simbol je prikazan na slici
4.25c, dok je logička šema polusabirača prikazana na slici 4.25b.
Za formiranje višebitnih sabirača, za svaki par bita koristi se po jedan puni sabirač, a ovi sabirači međusobno se
ulančavaju preko ulaznog i izlaznog prenosa. Primer povezivanja
0 S sabiračkih modula u jedan 4-bitni sabirač prikazan je na slici
Ci R0
4.26. Ulazne veličine su dve 4-bitne reči, A i B, svaka sa po 4
A0 A 1
B0 bita. Ulazni prenos u prvi sabirač je na logičkoj nuli (sabirač za
B Co
prvi bit), dok su ostali prenosi ulančani. Izlaz prenosa poslednjeg
sabirača je peti bit rezultata, jer rezultat dva N-bitna broja može
S imati do N+1 bita. Zbog toga i izlazna reč R ima pet bita.
Ci R1
Kompletan 4-bitni sabirač se može posmatrati i kao jedinstvena
A1 A 2
B1 celina, a simbol ovakvog sabirača prikazan je na slici 4.27.
B Co
Ci S0
Ci S R2 A0 S1
A 3 S2 R
A2 A1
A
B2 B Co A2 S3
A3 Co
B0
Ci S R3 B B1
A3 A 4 B2
B3 B Co R4 B3
Slika 4.26: 4-bitni puni sabirač Slika 4.27: Simbol 4-bitnog punog sabirača
4.11.2. Komparatori
Svrha komparatora je da uporede dva N-bitna broja, sa izlaznom informaciom da li su poređeni brojevi
isti, odnosno koji je veći tj. manji. Već osnovna Eks-ILI kapija kao rezultat daje informaciju da li su dva bita
ista. Međutim, ako poređeni brojevi imaju više bita, kao i kada treba odrediti koji je broj veći, odnosno manji,
tada je struktura komparatora složenija.
Tabela 4.22: Logička tabela 4-bitnog komparatora
A3:B3 A2:B2 A1:B1 A0:B0 A>B A=B A<B
A0 B0
> x x x 1 0 0 A1 B1
< x x x 0 0 1 A B
A2 B2
= > x x 1 0 0 A3 B3
= < x x 0 0 1
= = > x 1 0 0 A>B A>B
= = < x 0 0 1 A=B A=B
= = = > 1 0 0 A<B A<B
= = = < 0 0 1
= = = = 0 1 0 Slika 4.28: Simbol 4-bitnog komparatora
Tabela 4.22 opisuje 4-bitni komparator, koji ima izlaze A>B, A<B i A=B. Uobičajeno ovakvi komparatori
imaju i ulaze, takođe A>B, A<B i A=B (nisu prikazani u tabeli 4.22), koji se koriste za formiranje većih
komaratorskim modula. Ovi ulazi određuju stanje izlaza samo ako je A=B. Simbol ovakvog 4-bitnog
komparatora prikazan je na slici 4.28, a njegov a logička šema zbog složenosti ovde nije prikazana.
Primer 8-bitnog komparatora koji daje samo informaciju da li su dva binarna broja ista prikazan je na slici 4.31.
Kod ovog komparatora samo je jedan izlaz (EQO), koji je aktivan (na logičkoj jedinici) samo ako su A i B
binarni brojevi isti i ako je ulaz EQI aktivan (takođe na logičkoj jedinici). Signali EQI i EQO se koriste za
ulančavanje komparatora, čime se dobija mogućnost poređenja i brojeva koji su opisani sa znatno više bita.
A0 B0
A0 B0 A1 B1
A1 B1 A2 B2
A2 B2 A3 B3
A B A4 B4
A3 B3 A5 B5
A4 B4 A6 B6
A5 B5 A7 B7
A6 B6
A7 B7
EQO
EQI EQO
EQI
a) Simbol komparatora b) Interna logička šema komparatora
Slika 4.29: 8-bitni komparator
Jedan takav primer prikazan je na slici 4.30. Samo ulaz EQI prvog komparatora postavljen je na logičku
jedinicu, izlaz EQO daje konačni rezultat EQU, dok su ostali parovi EQO-EQI povezani međusobno.
A7..0 B7..0 A15..8 B15..8 A23..16 B23..16
A7..0 B7..0 A7..0 B7..0 A7..0 B7..0
EQU
1 EQI EQO EQI EQO EQI EQO
Slika 4.30: Primer 24-bitnog komparatora sastavljenog od tri 8-bitna komparatora

Osim sabirača i komparatora, u digitalnoj elektronici koriste se i kola za komplementiranje, oduzimači, množači
i slično, ali oni ovde neće biti detaljnije razmatrani.
4.12. Programabilna logička kola
Standardna logička kola, koja se proizvode u formi integrisanih kola, koriste se u sve manjoj meri i
samo za neke jednostavnije digitalne sklopove. Umesto njih, koriste se složenija, programabilna logička kola
(PLD - Programmable Logic Device), koja omogućavaju da se unutar jednog integrisanog kola formira logička
šema koja odgovara postavljenom zadatku, odnosno postavljenim logičkim funkcijama. Osnovna ideja ovih kola
je postojanje pune disjunktivne normalne forme (I-ILI dvostepena logička mreža), koja se programiranjem
modifikuje u I-ILI mrežu odgovarajuću zadatim Bulovim funkcijama. Slika 4.31 prikazuje primer jednostavne
programabilne strukture. Isprekidanim linijama su prikazani otpornici koji obezbeđuju logičku jedinicu na
A B nekorišćenim ulazima I
A B kapije (što je neutralna
vrednost za logičko
1 množenje). Kada se
1 logička I kapija ne
koristi, tada svi njeni
Y Y ulazi ostaju spojeni.
1 Kako svaki ulaz kapije
ima i svoju negiranu
vrednost, izlaz I kapije
je tada na logičkoj nuli,
a) Logička šema b) Pojednostavljena šema što je neutralna vrednost
Slika 4.31: Jednostavna programabilna struktura za izlaznu ILI kapiju.
Kvadratići na ovim šemama prikazuju tačke koje mogu biti (ali i ne moraju) spojene, zavisno od potrebe. Na
pojednostavljenoj šemi (slika 4.31b), deblja linija podrazumeva grupu linija, pri čemu kvadratići spajaju samo
po jednu liniju iz grupe, kao na slika 4.31a. U suštini, neprogramirano kolo ima sve ove tačke spojene, a
programiranjem se vrši prekidanje svih spojeva koji se ne koriste, odnosno koji nisu potrebni. Iz šeme je takođe
očigledno da inicijalno stanje (svi spojevi postoje) ima kao rezultat logičku nulu na izlazu, jer se na svaku kapiju
dovodi i direktan i invertovani ulaz, što znači da uvek postoji bar jedna logička nula na ulazu u I kapiju, a
rezultat toga je i nula na izlazu kapije. Takođe, logičke nula na svim izlazima I kapija, tj. ulazima ILI kapije
proizvode nulu na izlazu Y. To takođe znači i da I kapija koja se ne koristi ima sve ulaze spojene, kao u
neprogramiranom stanju.
Osnovne strukture jednostavnijih PLD kola dele se na dve vrste, PAL (Programmable Array Logic), kod kojih
svaki izlaz (jedna ILI kapija) ima svoju grupu I kapija i PLA (Programmable Logic Array), kod kojih postoji
matrica i na ulazima ILI kapija, tj. sve ILI kapije (jedan izlaz po kapiji) zajednički koriste izlaze istih I kapija.
4.12.1. PAL logičko kolo
Osnovna struktura PAL kola ima strukturu kao na slici 4.32, pri čemu ILI kapija svakog izlaza ima
svoju grupu I kapija (proizvoda). PAL kolo se deklariše brojem ulaza, brojem proizvoda u svakom izlaznom
zbiru (tj. izlaznoj ILI kapiji) i brojem izlaza:
Tip: U/P/F
gde su:
U – broj ulaza
P – broj proizvoda po jednom izlazu, tj. izlaznoj ILI kapiji
F – broj izlaza (zbirova)
Na primer, PAL tipa 6/3/4 ima šest ulaza, tri proizvoda (odnosno I kapije) i četiri izlaza (odnosno ILI kapije).
Da bi se omogućila veća fleksibilnost, kod nekih tipova PAL kola svaki od izlaza interno se vraća u ulaznu
matricu kao i običan ulaz (na slici 4.32 nacrtano isprekidanom strelicom od izlaza prema ulaznoj matrici), zbog
čega ulazna matrica ima više dvostrukih vrsta nego što ima ulaza.
Kvadratići na mestima preseka postoje samo u neprogramiranom kolu. Nakon programiranja, ostaju samo
spojevi koji se koriste.
X0
X1
......
XU-1
... ... ...

0 1 P-1 Y0
Y1
...
YF-1
Slika 4.32: Unutrašnja kombinaciona matrica PAL kola

Prilikom sinteze dvostepene kombinacione mreže PAL kolom, svakom izlazu se pridružuje jedna Bulova
funkcija u disjunktivnoj normalnoj formi. Da bi ovo pridruživanje moglo biti izvedeno, mora se voditi računa o
sledećem:
 Ne može se pridružiti više Bulovih funkcija nego što ima izlaza (F),
 Bulova funkcija ne može imati više proizvoda nego što jedna ILI kapija ima pridruženih I kapija (P),
 Bulova funkcija ne može imati više promenljivih nego što ima ulaza (U).
Ako ovi uslovi nisu zadovoljeni, u PAL kolu ne može se formirati dvostepena kombinaciona mreža. Ako PAL
kolo ima neiskorišćenih izlaza, a postoji mogućnost vraćanja izlaza u ulaznu matricu, alternativno rešenje je
podela Bulovih funkcija na manje podfunkcije, za koje se koristi po jedan izlaz, a zatim se ovi izlazi, vraćeni
nazad u ulaznu matricu, koriste za formiranje finalnih funkcija. Naravno, na ovaj način se dobija kombinaciona
mreža koja ima više od dva stepena, što neki put nije poželjno.
Primer PAL kola tipa 4/4/3, koji ostvaruje funkciju konverzije binarnog u Grejov kôd, opisanu tabelom 4.22 i
izrazima (4.30), prikazan je na slici 4.33.
X0
X1
X2
X3
Y0
Y1
Y2
Slika 4.33: Konvertor binarnog u Grejov kôd realizovan PAL kolom 4/4/3
PAL kola se programiraju samo jednom, pri čemu se suvišni spojevi (često nazvani i osigurači - Fuse)
destruktivno isključuju, nakon čega ostaju samo one veze koje su projektovane. Osim ovog načina, postoji i
mogućnost nedestruktivnog isključivanja spojeva, koja omogućava da se programirano kolo obriše, odnosno
postavi u početno neutralno stanje, čime je omogućeno novo programiranje. Ovakva kola se nazivaju GAL kola.
4.12.2. PLA logičko kolo
Osnovna struktura PLA kola ima strukturu kao na slici 4.34. Kod ovog tipa programabilnih kola svi
izlazi, odnosno ILI kapije, koriste iste proizvode (I kapije). PLA kolo se deklariše brojem ulaza, ukupnim
brojem proizvoda i brojem izlaza:
Tip: U/P/F
gde su:
U – broj ulaza
P – ukupan broj proizvoda
F – broj izlaza (zbirova)
Na primer, PLА tipa 6/3/4 ima šest ulaza, tri proizvoda (odnosno I kapije) i četiri izlaza (odnosno ILI kapije).
Kao i kod PAL kola, i kod nekih tipova PLA kola postoje povratne linije sa izlaza u ulaznu matricu (na slici
4.34 nacrtano isprekidanom strelicom od izlaza prema ulaznoj matrici), zbog čega ulazna matrica ima više
dvostrukih vrsta nego što ima ulaza.
I ovde kvadratići na mestima preseka postoje samo u neprogramiranom kolu. Nakon programiranja, ostaju samo
spojevi koji se koriste.
X0
X1
......
XU-1
...
0 1 P-1 Y0
...
Y1
YF-1
Slika 4.34: Unutrašnja kombinaciona matrica PLA kola

Prilikom sinteze dvostepene kombinacione mreže PLA kolom, svakom izlazu se pridružuje jedna Bulova
funkcija u disjunktivnoj normalnoj formi. Da bi ovo pridruživanje moglo biti izvedeno, mora se voditi računa o
sledećem:
 Ne može se pridružiti više Bulovih funkcija nego što ima izlaza (F),
 Sve Bulove funkcije zajedno ne mogu imati više različitih proizvoda nego što postoji logičkih
proizvoda P (I kapija),
 Bulova funkcija ne može imati više promenljivih nego što ima ulaza (U).
Ako ovi uslovi nisu zadovoljeni, u PLA kolu ne može se formirati dvostepena kombinaciona mreža. Kako svi
izlazi koriste iste proizvode, vrlo je verovatno da metoda sa vraćanjem izlaza u ulaznu matricu, objašnjenja kod
PAL kola, ovde neće dati rezultat, ukoliko su svi proizvodi već potrošeni. Ako to nije slučaj, ovaj način može
biti primenljiv.
Ako je PLA kolo tipa 4/4/3, proverom izraza (4.31) može se zaključiti da se je ovo PLA kolo odgovarajuće za
realizaciju navedenih funkcija, kao što je i prikazano na slici 4.35.
Y 0  X 1 X 0  X 2  X 0 ; Y1  X 2  X 0  X 2  X 1  X 3  X 1 ; Y 2  X 3  X 1  X 1 X 0 (4.31)
X0
X1
X2
X3
Y0
Y1
Y2
Slika 4.35: Realizacija funkcija (4.31) PLA kolom 4/4/3
4.12.3. CPLD i FPGA kola
Osim navedenih tipova PLD kola, postoje i znatno složenije varijante, koje se dele uglavnom da dva
osnovna tipa, CPLD (Complex Programmable Logic Device) i FPGA (Field Programmable Gate Array).
FPGA predstavljaju najsloženiju klasu PLD kola, dok su CPLD kola po složenosti između PAL/PLA i FPGA
kola. Osim toga, CPLD kola nakon programiranja zadržavaju programirano stanje sve do narednog
programiranja (ili brisanja), dok se FPGA kola moraju programirati uvek pri uključenju napajanja, a mogu se
dinamički, u toku rada reprogramirati. Obe vrste ovih kola, kao i PAL/PLA kola koriste disjunktivnu normalnu
formu, ali se umesto ILI kapija koriste složene makro-ćelije kojima se može ostvariti znatno složenija logička
funkcija. Za projektovanje CPLD i FPGA kola koriste se namenski programski jezici, sa zajedničkim nazivom
HDL (Hardvare Description Language), od kojih su najpoznatiji VHDL i Verilog.
4.13. Vremenski parametri logičkih kola
Logička kola i kombinacione mreže su do sada posmatrane samo u stacionarnom stanju (funkcionalno),
što odgovara matematičkoj predstavi, odnosno Bulovoj algebri. Tabele logičkih stanja su analizirane ne
uzimajući u obzir da više kombinacija podrazumeva i trenutke kada se te kombinacije menjaju. Međutim, ni
jedno logičko kolo ne može da
1 1 promeni svoj izlaz u trenutku
A 0
promene ulaza, bez obzira na
Y 0
1 to šta se dobija kao rezultat
0
Bulove funkcije. Na promenu
ipak mora da se sačeka izvesno
t t
vreme, koje se naziva vreme
td tr tf
kašnjenja (td - Delay Time), ili
a) Kašnjenje signala invertora b) Porast i opadanje signala vreme propagacije. Osim toga,
Slika 4.36: Vremena kašnjenja, porasta i opadanja signala ni sama promena bilo kog
signala ne dešava se trenutno,
zbog čega su definisani i vreme porasta (tr - Raising Time), kao i vreme opadanja (tf - Falling Time). Ova
vremena prikazana su na slici 4.36. Radi podsećanja, vremenski dijagrami u stvari prikazuju naponske promene,
a prikaz pomoću logičkih nula i jedinica korespondira sa odnosom napona i logičkih nivoa, kao na slici 2.1.
Promena sa logičke nule na logičku jedinicu traje tr i naziva se prednja ili rastuća ivica, a promena sa logičke
jedinice na logičku nulu traje tr i naziva se zadnja, opadajuća ili silazna ivica. Kada je reč o vremenu kašnjenja
(ili propagacije), ovaj parametar (td) se izražava preko dve vrednosti, kašnjenje nakon rastuće ivice (tDLH) i
kašnjenje nakon opadajuće ivice (tDHL). Ako su ova dva kašnjenja ista ili vrlo slična, onda se može koristiti i
samo jedna usrednjena vrednost, td. Prilikom crtanja vremenskih dijagrama, uobičajeno se uzima u obzir samo
kašnjenje, a ne i vremena porasta i opadanje. Na slici 4.37 su prikazani efekti kašnjenja logičkih kapija:
1 1
A A B
Y 0 0
1 1
A2 A2 0
B2 0
a) Logička šema sa ILI kapijom 1 1
Y 0
Z 0
B
Z
t t
B2 0 12 345 6 0 123 45 6
b) Logička šema sa I kapijom c) Vremenski dijagarm za kolo a) d) Vremenski dijagarm za kolo b)
Slika 4.37: Kolo za generisanje impulsa
Bulove funkcije za logičke šeme na slikama 4.37a i 4.37b su vrlo jednostavne:
Y  A  A2  A  A  1 za logičku šemu 4.37a (4.32)

Z  B  B2  B  B  0 za logičku šemu 4.37b (4.33)
Prema ovim izrazima, obe šeme (i Bulove funkcije) daju konstantnu vrednost, bez obzira na stanje ulaza.
Međutim, kada se uzme u obzir da svaka logička kapija ima kašnjenje (u ovo slučaju su kašnjenja za sve kapije
ista), dobija se drugačiji rezultat, koji se ne vidi iz Bulovih funkcija.
Način rada kombinacione mreže sa slike 4.37a (vremenski dijagram prikazan slikom 4.37c) se može opisati na
sledeći način:
1. Na početku (T0 – trenutak 0 na t vremenskoj osi), ulaz A je na logičkoj nuli, izlaz invertora A2 je na
logičkoj jedinici, a rezultat funkcije odgovara Bulovom izrazu i jednak je logičkoj jedinici.
2. U trenutku T1, ulaz A se menja sa nule na jedinicu. Drugi ulaz u ILI kapiju (A2) je bio i ostaće još izvesno
vreme na logičkoj jedinici, zbog čega promena na A ulazu nema efekta na stanje izlaza Y, jer se stanja A=1
i A2=1 preklapaju. Izlaz invertora A2 se, zbog kašnjenja, ne menja odmah.
3. Nakon isteka vremena kašnjenja, u trenutku T2, menja se i izlaz invertora A2, koji postaje nula, što ne utiče
na ILI kapiju, jer je prvi njen ulaz, A, već izvesno vreme na logičkoj jedinici. Ovo stanje se zadržava na
dalje, a dosadašnje ponašanje kola je u skladu sa Bulovim izrazom. Ovde se može zaključiti da kašnjenje
invertora odgovara razlici vremena između T2 i T1.
4. U trenutku T3, ulaz A se vraća na logičku nulu. Kako je tada izlaz invertora A2 već na logičkoj nuli,
počinje proces promene izlaza Y (sada su A=0 i A2=0), za koji je potrebno određeno vreme (vreme
kašnjenja ILI kapije).
5. U trenutku T4 dolazi do promene izlaza invertora A2, kao posledica promene ulaza A i kašnjenja invertora.
Takođe, kako su vremena kašnjenja ista za ILI kapiju i invertor, izlaz Y se menja na logičku nulu, jer je
isteklo vreme kašnjenja ILI kapije, nakon što su oba njena ulaza postala nula.
6. Logička nula na izlazu Y traje do trenutka T5, zbog toga što se u T4 izlaz invertora promenio na logičku
jedinicu, a interval od T5 do T4 odgovara kašnjenju ILI kapije. Nadalje (T6), stanje ostaje nepromenjeno,
sve dok se ponovo ne dogodi promena na ulazu A.
Na sličan način se može pratiti i ponašanje kombinacione mreže sa slike 4.37b, prateći vremenski dijagram na
slici 4.37d. Sve promene opisane su i u tabelom 4.23:
Tabela 4.23: Prikaz vremenskih promena sa slike 4.37 U tabeli su zaokružena stanja koja izazivaju pojavu
nepredviđenih impulsa na izlazu kombinacione
t A A2 Y t B B2 Z
mreže. Ovakvi impulsi (kratke promene tipa 0-1-0 i
T0 0 1 1 T0 0 1 0
1-0-1) se nazivaju hazardi ili gličevi i u većini
T1 1 1 1 T1 1 1 0 slučajeva su nepoželjni. Vremenska analiza, koja
T2 1 0 1 T2 1 0 1 obuhvata detaljnu proveru ponašanja u vremenskom
T3 0 0 1 T3 0 0 0 domenu i metode za sprečavanje pojave hazarda u
T4 0 1 0 T4 0 1 0 logičkim kolima, zahteva složene postupke koji
T5 0 1 1 T5 0 1 0 izlaze iz okvira ovog kursa. Zbog toga se ovde
T6 0 1 1 T6 0 1 0 vremenski ovde neće detaljije analizirati, osim u
slučajevima kada to nije moguće izbeći.
5. Sekvencijalne mreže
Kombinacione mreže, koje su do sada razmatrane, imale su važnu osobinu da u stacionarnom stanju
izlaz uvek na isti način, jednoznačno zavisi od ulaza. Baš zbog toga što je izlaz za određenu ulaznu kombinaciju
uvek isti, ovakvi tipovi logičkih mreža se i nazivaju kombinacione mreže. Iako nije posebno naglašeno, jedna od
osobina ovih mreža je i da se izlazi ne vraćaju u ulazni deo kombinacione mreže. Međutim, ako se izlaz vrati na
neki od ulaza, može se dobiti znatno drugačija situacija. U primeru na
slici 5.1, izlaz druge kapije je vraćen na ulaz prve. Bulova funkcija koja
Q
odgovara ovoj mreži data je izrazom (5.1).
A Y
B Y  B  (A  Y )  B  (A  Y )  B  Q  B  Q (5.1)
Slika 5.1: Kolo dva stabilna stanja
Za A=B=0 dobija se Y=Y, što je iskaz koji zaslužuje posebnu pažnju.
Iako je očigledno da je neka vrednost jednaka sama sebi, u Bulovoj algebri ovakav izraz ima posebno značenje.
Naime, Y sa leve strane izraza predstavlja rezultat (tj. posledicu), koji zavisi od Y sa desne strane kao uzroka.
Kako uzrok prednjači posledici, može se smatrati da Y-rezultat,
A Q posmatran u određenom trenutku, nastaje kao posledica Y-uzroka iz
K1 nekog prethodnog trenutka. Zaključak je da u datoj situaciji Y može
trajno (ako nema dodatnih uticaja) da ima bilo koju od dve moguće
vrednosti. Iz tih razloga se ovakvo kolo naziva bistabilno. Naravno, kolo
Y ima smisla samo ako postoji način da se izlaz dovede u oba bistabilna
K2
B stanja. Radi lakšeg objanjenja načina rada, kolo je nacrtano nešto
drugačije, kao što je to prikazano na slici 5.2. Ovde se Q tretira kao
Slika 5.2: Bistabilno kolo glavni izlaz, a osim njega, na raspolaganju je i pomoćni izlaz Y. Sledeći
koraci opisuju hronološke promene ulaza i izlaza:
1. A=B=0: Izlaz Q zauzima jedno od dva moguća stanja. Kako NILI logička kapija propušta negirano stanje
sa jednog ulaza ako je drugi ulaz na logičkoj nuli, dobija se da je izlaz Y u stanju suprotnom od Q. Iz toga
sledi da je Y  Q .
2. Ulaz A se menja i postaje A=1, dok B ostaje isti (B=0). Prateći ulaz A, izlaz Q postaje nula, čime kapija K2
ima oba ulaza na nuli, pa je izlaz Y na logičkoj jedinici. Ova jedinica se pojavljuje na drugom ulazu kapije
K1, gde je prvi ulaz (A) već na logičkoj jedinici. Sada svaka od kapija ima oba ulaza na istoj vrednosti, kod
K1 su oba ulaza na jedinici, a kod K2 na nuli.
3. Ulaz A se menja i vraća na A=0, dok se B i dalje ne menja. Međutim, kako na drugom ulazu A (signal Y) i
dalje postoji logička jedinica, izlaz Q je i dalje na logičkoj nuli, što znači da su Q i Y u nepromenjenom
stanju.
4. Sada se ulaz B menja na logičku jedinicu, dok je A nepromenjen (B=1, A=0). Zbog ulaza B, Y postaje nula,
tako da K1 ima obe nule na ulazima, zbog čega Q postaje jedan. Ova jedinica se pojavljuje na drugom ulazu
kapije K2, gde je prvi ulaz (B) već na logičkoj jedinici. I sada kod obe kapije važi da su im oba ulaza u
istom logičkom stanju, ali sa suprotnim vrednostima u odnosu na korak 2.
5. Ulaz B se vraća na logičku nulu (B=0, A=0), ali na izlazu Y (pa ni Q) nema promena jer je preostali ulaz
kapije K2 (Q) na logičkoj jedinici.
Grafički, ovi koraci su prikazani na grafiku sa slike
A 5.3. Stanje koje nije analizirano, a prikazano je na
B grafiku, predstavlja kombinaciju kada su oba ulaza
Q na logičkoj jedinici (A=B=1). Naizgled, ovo je
regularna kombinacija, jer kao rezultat daje oba
Y
izlaza na logičkoj nuli (Q=Y=0). Koraci koji su
vezani za ovo stanje su na vremenskoj osi prikazani
1 2 3 4 5 6 78 9 10 11 12 13 14 t
brojevima 6 do 14. U trenutku 6 oba ulaza postaju
Slika 5.3: Dijagram promena stanja kola sa slike 5.2
logička jedinica (A=B=1), a kao posledica, oba
izlaza postaju nula (Q=Y=0). U trenutku 7 ulaz B se vraća na logičku nulu, što postaje ista situacija kao i u
trenutku 3, zbog čega Q ostaje nula, a Y postaje jedinica (Q=0, Y=1). Sledeća situacija nastaje u trenutku 9. I
ovde oba ulaza istovremeno postaju logičke jedinice, da bi u trenutku 10 ulaz A postao nula, što postaje ista
situacija kao i u tački 5, zbog čega Q postaje jedinica, dok Y ostaje nula. Konačno, nakon postavljanja A i B na
logičku jedinicu u trenutku 12, problematična situacija nastaje u trenutku 13, kada se oba ulaza A i B vraćaju na
logičku nulu. Ovde dolazi do pojave stanja u kome obe logičke kapije, na oba svoja ulaza imaju logičke nule,
što bi značilo da su oba izlaza na logičkoj jedinici. Kako to nije moguće, jer za A=B=0 važi Q  Y  Q (tačka
jedan u hronološkom opisu), a imajući u vidu da logičke kapije nikad nisu idealne i da nemaju potpuno identična
kašnjenja, može se zaključiti da je konačno stanje određeno bržim izlazom, odnosno izlazom na kome se provm
pojavi promena stanja. Pošto to nije određeno, ne može se odrediti ni logičko stanje oba izlaza nakon ove
promene (trenutak 14), zbog čega su stanja izlaza označena šrafirano (kao i na početku grafika, kada je postojala
pretpostavka da se ne zna trenutno stanje). Iz ovih razloga, ulazna kombinacija A=B=1 se naziva zabranjeno
stanje, i to ne zbog toga što to stanje daje nepoznat rezultat, nego zbog toga što promena iz tog stanja u stanje
A=B=0 daje nepoznat rezultat. Što se tiče ostalih kombinacija, već je pokazano da iza stanja BA=01 ili 10,
prelazak u stanje B=A=0 vodi ka tačno određenom izlaznom stanju.
Iz svega prethodnog se može zaključiti da jedno ovakvo kolo pokazuje memorijski efekat, jer i nakon uklanjanja
uzroka jednog od dva stanja na izlazu, pamti postignuto stanje sve do neke naredne promene izazvane
odgovarajućim stanjem na ulazu. Ovakvo memorijsko, bistabilno kolo, zavisno od načina promene izlaznog
stanja, naziva se leč (Latch) ili flip-flop, a predstavlja osnovni element sekvencijalnih logičkih mreža.
5.1. Lečevi
Osnovno bistabilno kolo u digitalnoj elektronici je leč (Latch). Ovakvo kolo ima tri režima rada,
forsiranje logičke nule na izlazu, forsiranje logičke jedinice na izlazu i neutralno stanje, kada poslednja
postavljena vrednost izlaza ostaje nepromenjena. Dva najjednostavnija leča prikazani su na slici 5.4:
S R QN+1 Q N 1 S R QN+1 Q N 1
R Q S Q
K1 K1
0 0 QN QN 1 1 QN QN
0 1 0 1 1 0 0 1
Q Q
K2 1 0 1 0 K2 0 1 1 0
S R
1 1 – (0) – (0) 0 0 – (1) – (1)
QN 1  R  ( S  QN )  R  ( S  QN ) QN 1  S  ( R  QN )  S  R  QN
(5.2) (5.3)
QN 1  S  ( R  QN )  S  ( R  QN ) QN 1  R  ( S  QN )  R  S  QN
a) sa NILI kapijama b) sa NI kapijama

Slika 5.4: Jednostavan SR leč
U oba slučaja vidi se da kada su ulazi S (Set – postavljanje izlaza na jedinicu) i R (Reset – postavljanje izlaza na
nulu) neaktivni, odnosno oba na logičkoj nuli, izlaz se ne menja. Pri tome, oznaka QN+1 predstavlja stanje izlaza
nakon postizanja odgovarajućeg ulaznog stanja, dok QN predstavlja prethodni trenutak. Treba uočiti i da je
razlika između tabele logičkih stanja za NILI i NI varijantu leča samo u tome što su ulazi u NI leč već navedeni
kao negirani (aktivi su na logičkoj nuli), pa su zbog toga i vrednosti ulaznih kolona negirane. Može se reći da je
razlika između dve tabele samo formalna, a inače, obe tabele su funkcionalno identične.
Kao što je već rečeno u funkcionalnom opisu logičke šeme sa slike 5.2, osim tri regularna stanja, postoji i
zabranjeno stanje, koje je u tabelama na slici 5.4 prikazano crticom. Uz crticu je dato i stvarno stanje koje se
pojavljuje na izlazima (ovde postoji stvarna razlika između NILI i NI leča). Pošto su oba izlaza na istom
logičkom nivou, iako je drugi izlaz deklarisan kao negacija prvog (glavnog) izlaza, ovo je još jedan razlog zbog
čega se ovo stanje naziva zabranjenim.
Dva navedena leča su osnovne logičke konstrukcije od kojih se formiraju svi ostali tipovi lečeva i flip-flopova.
Logički blok sa funkcijom leča po pravilu ima dodatni signal koji dozvoljava ili sprečava uticaj R i S ulaza na
rad leča (Clock ulaz). Ovakav leč se naziva taktovani leč, a primer njegove konstrukcije prikazan je na slici 5.5.
S S' C S R QN+1 Q N 1
K1
K2 Q
S Q 0 x x QN QN
C C
R Q 1 0 0 QN QN
R' K4 Q 1 0 1 0 1
K3
R 1 1 0 1 0
a) Logička šema b) Simbol 1 1 1 – (1) – (1)
Slika 5.5: SR leč
Osnova ovog leča je leč sa dve NI kapije (K2 i K4). Dodavanjem logičkih kapija K1 i K3 omogućeno je da se
uticaj ulaza S i R onemoguće ukoliko je kontrolni ulaz C (takt) na logičkoj nuli. U ovoj situaciji, pomoćni
signali S' i R' (negirani), koji služe za setovanje i resetovanje glavnog dela leča (kapije K2 i K4), forsiraju se na
logičku jedinicu, što je neutralno stanje za ovaj tip leča (oba izlaza ostaju nepromenjena). Kada je C ulaz na
logičkoj jedinici, tada je uticaj S i R ulaza dozvoljen i leč se ponaša na već opisani način. Opis rada ovog leča
prikazan je tabelom uz sliku 5.5.
Uobičajeni naziv za ovaj tip leča je SR leč (nije potrebna napomena taktovani), dok se lečevi (takođe SR)
prikazani na slici 5.4 nazivaju lečevi sa dve logičke kapije (NILI odnosn NI).
Osim SR leča, koristi se još i D leč, baziran na osnovnoj šemi SR leča sa slike 5.5. Logička šema i simbol D leča
prikazani su na slici 5.6. Kod ovog leča koristi se činjenica da postoji samo tri regularna stanja, od kojih je jedno
Tabela 5.1
D D C D QN+1 Q N 1
S' S'
K1 K1
K2 Q K2 Q 0 x QN QN
D Q
1 0 0 1
C Q 1 1 1 0
C K4 Q K4 Q
K3 K3 Tabela 5.2
R' C R'
a) Sa dodatnim invertorom b) Bez dodatnog invertora c)Simbol C QN+1 Q N 1
0 QN QN
Slika 5.6: D leč 1 D D
neutralno, odnosno bez uticaja na izlaz. Kako se preostala dva dozvoljena stanja S i R signala koriste za
setovanje odnosno resetovanje (suprotne operacije), očigledno je da su ovde S i R u suprotnosti (kombinacije 1-
0 i 0-1), što znači da se jedan od ova dva signala može dobiti inverzijom drugog. U ovom tipu leča to je i
urađeno, dodavanjem invertora na ulazni signal S (slika 5.6a). Kako sada izlazno stanje zavisi samo od ulaza S
(kada je C aktivan), ovom ulazu je promenjeno ime u D (Data), a način rada opisan je tabelom 5.1. Konačno,
može se reći da se podatak D pojavljuje na izlazu Q za vreme dok je ulaz C aktivan, a kada E padne na logičku
nulu, poslednje zatečeno stanje na izlazu se zadržava do narednog aktivirana E ulaza. Ovo je pojednostavljeno
opisano tabelom 5.2. Simbol ovog leča je prikazan na slici 5.6c. Kako su logičke kapije K1 i K3 aktivne samo
kada je C na logičkoj jedinici, a tada se izlaz kapije K1 ponaša kao invertor u odnosu na ulaz D, to znači da se
invertor sa slike 5.6a može zameniti kapijom K1, kao što je prikazano na slici 5.6b. Ovo je i najčešće korišćena
forma D leča.
Ulazni signal C se naziva takt (Clock), a kod lečeva on ima statičku funkciju, jer logičko stanje utiče na rad leča,
a ne promena logičkog stanja, kao kod flip-flopova.
5.2. Flip-flopovi
Flip-flopovi su bistabilna logička kola kod kojih promena stanja nastaje u trenutku promene logičkog
stanja na kontrolnom ulazu - taktu. Kako postoje dve moguće promene logičkog stanja, sa nule na jedinicu i sa
jedinice na nulu (poglavlje 4.13), za svaki flip-flop je tačno određeno na koju ivicu reaguje. Na primer, ako je
definisano da flip-flop reaguje na prednju (rastuću) ivicu, tada se promena na izlazu flip-flopa može desiti samo
kao posledica promene stanja taktnog ulaza sa logičke nule na logičku jedinicu, dok promene izlaznog stanja
nema u slučaju obrnute promene (sa jedinice na nulu - zadnja, odnosno silazna ivica), kao i u slučaju
stacionarnog stanja (logička nula ili jedinica). Zbog toga se u tabelu logičkih stanja moraju uvesti dodatni
simboli (osim 0, 1 i X), koji označavaju promenu i tip promene (rastuća i
Tabela 5.3 opadajuća ivica). To takođe znači da u tabeli može biti i više kombinacija
C S R QN+1 Q N 1 nego što je to određeno brojem ulaza, jer se osim logičkih stanja uvode i
njihove promene. Dodatni simboli kojima se opisuju prednja i zadnja ivica su
0 x x QN QN prikazani u tabeli 5.4:
1 x x QN QN Tabela 5.4
\ x x QN QN prednja ivica zadnja ivica
/ 0 0 QN ↑ / ↓ \
QN
/ 1 0 1 0 Koristeći ove simbole, u tabeli 5.3 je opisan način rada SR flip-flopa. Iz prve
/ 0 1 0 1 tri kolone se vidi da promena na izlazima nema za stacionarna logička stanja
/ 1 1 – – nule i jedinice na takt ulazu C, kao i zadnju (opadajuću) ivicu na ovom ulazu.
Osim toga, promene nema ni na prednju ivicu takta C ako su S i R pasivni (na
/ – rastuća ivica
\ – opadajuća ivica logičkoj nuli). Promene nastaju samo na prednju ivicu takta, ako su S ili R na
logičkoj jedinici. Kao i kod SR leča, i ovde postoji zabranjeno stanje, kada su
Tabela 5.5 oba ulaza S i R na logičkoj jedinici, ali sada je to od značaja samo u trenutku
zadnje ivice. Ako se ima u vidu da promena stanja flip-flopa nastaje samo kao
S R QN+1 Q N 1 posledica promene (ivice) na taktnom ulazu, tada se iz tabele mogu ukloniti
0 0 QN QN sva stanja koja ne pripadaju odgovarajućoj taktnoj ivici. Uz odgovarajuću
napomena o ivici na koju flip-flop reaguje, tada se može napisati i redukovana
1 0 1 0 tabela 5.5, koja funkcionalno odgovara tabeli 5.3, a za sve izostavljene
0 1 0 1 kombinacije podrazumeva se da izlazi ostaju nepromenjeni.
1 1 – –
Lečevi i flip-flopovi istog tipa obično imaju i ulaze sa istim nazivima. Kako im je funkcionalnost različita, za
svako od ovih kola potrebno je dati naznaku o kom tipu se radi, flip-flopu ili leču. To može biti tekstualna
informacija na osnovu naziva (na primer SR leč i SR flip-flop,
S Q S Q tj. SRFF), pogotovo ako se koriste isti grafički simboli (na
C C primer, za oba tipa isti simbol kao na slici 5.5b). Alternativno,
R Q R Q ako nema posebne napomene, na grafičkom simbolu flip-flopa
može se taktni ulaz nacrtati sa dodatnom strelicom, kao na slici
a) Prednja ivica b) Zadnja ivica 5.7a za prednju ivicu, a sa dodatnim kružićem (inverzija) za
Slika 5.7: Simboli za prednju i zadnju ivicu zadnju ivicu, kao na slici 5.7b. Ovi dodatni simboli se koriste
za sve ulaze koji reaguju na promenu logičkog stanja, a ne na
stacionarno logičko stanje. Kod lečeva ovih dodatnih simbola nema, pa se i po tome može uočiti razlika između
lečeva i flip-flopova.
5.2.1. SR flip-flop
Kao i SR leč, SR flip-flop ima ulaze S (Set), R (Reset) i C (Clock), kao i izlaze Q i Q . Sličnost ova dva
tipa bistabilnih kola uključuje i isti grafički simbol, uz eventualnu razliku kada se za takt ulaza SR flip-flopa
koristi dodatni simbol za ivičnu promenu, kao na slici 5.7. Osnovu SR flip-flopa čini SR leč sa NI ili NILI
logičkim kapijama. Jedna varijanta SR flip-flopa (SRFF) prikazana je na slici 5.8. Ovaj flip-flop je sastavljen od
dva SR leča, od kojih se prvi naziva master i taktuje ulazim taktom, a drugi se naziva slejv i taktuje se
invertovanim ulaznim taktom. Iz konstrukcije potiče i naziv ovog flip-flopa, koji se skraćeno naziva MS SR
flip-flop (MSSRFF).
Kada je C ulaz na logičkoj nuli, prvi leč zadržava svoje stanje ignorišući ulaze S i R, a izlazi ovog leča su u
jednom od dva regularna bistabilna stanja (0-1 ili 1-0). Za to vreme, invertovanim C ulazom se taktuje drugi leč
(kapije K5 i K7), što znači da se izlazi prvog leča (kapije K2 i K4) prenose na izlaze drugog leča (kapije K6 i
K7). Kada se ulaz C promeni na logičku jedinicu, istovremeno se na izlazu invertora pojavljuje logička nula,
čime se blokiraju kapije K5 i K7, zbog čega drugi leč zadržava svoje stanje. Tokom aktivnog stanja ulaza C,
ulazi S i R utiču na stanje prvog leča, ali zbog blokiranih kapija K5 i K7 ove promene ne utiču na drugi leč. Tek
kada se ulaz C vrati na logičku nulu, blokiraju se kapije K1 i K3 čime se fiksira stanje prvog leča, a preko
S S'
K1 K5 SR leč 1 SR leč 2
K2 K6 Q
S S Q S Q Q
C C C C
R R Q R Q Q
R' K4 K8 Q
K3 K7
R SR FF
C
leč 1 leč 2
a) Šema sa logičkim kapijama b) Šema sa SR lečevima
Slika 5.8: Master-slejv SR flip-flop
invertora se aktiviraju kapije K5 i K7, tako da se stanje prvog leča može ponovo proslediti i na izlaz drugog
leča. Ovime su promene završene, a do promene izlaznog stanja je došlo tek nakon vraćanje C ulaza sa logičke
jedinice na logičku nulu, što predstavlja silaznu (zadnju) ivicu signala na C ulazu (pogledati sliku 4.36).
Tek kada se ulaz C vrati na logičku nulu, blokiraju se kapije K1 i K3 čime se fiksira stanje prvog leča, a preko
invertora se aktiviraju kapije K5 i K7, tako da se stanje prvog leča može ponovo proslediti i na izlaz drugog
leča. Ovime su promene završene, a do promene izlaznog stanja je došlo tek na vraćanja C ulaza sa logičke
jedinice na logičku nulu, što predstavlja silaznu (zadnju) ivicu signala na C ulazu (pogledati sliku 4.36).
Tabela 5.6 kompletno opisuje SRFF sa slike 5.8, dok
C S R QN+1 Q N 1 S R QN+1 Q N 1 tabela 5.7 predstavlja redukovani tabelarni opis za
SRFF. Iz ove dve tabele se vidi da potpuni opis daje
0 x x QN QN 0 0 QN QN i informaciju o tipu ivice na koju flip-flop reaguje,
1 x x QN QN 1 0 1 0 dok redukovani opis nema tu informaciju, a jedino
0 1 0 1 po odsustvu C ulaza u redukovanoj tabeli može se
/ x x QN QN 1 1 – – zaključiti da je u pitanju flip-flop, a ne leč. Zbog
\ 0 0 QN toga je dobro uvek dati tačniju napomenu o tipu
QN
bistabilnog elementa.
\ 1 0 1 0
\ 0 1 0 1 Za SR flip-flop sa slike 5.8 dodatna informacija da je u pitanju Master-Slave
\ 1 1 – – flip-flop se u suštini odnosi samo na internu konstrukciju, zahvaljujući kojoj
ovaj flip-flop reaguje na zadnju ivicu. S obzirom na različite unutrašnje konstrukcije flip-flopova, obično nema
potrebe naglašavati da je neki flip-flop Master-Slave, jer je funkcionalno bitno samo ponašanje flip-flopa i tip
ivice na koju flip-flop reaguje. Ako se na taktni ulaz C flip-flopa sa slike 5.8 doda invertor, tada ovaj flip-flop
reaguje na prednju ivicu.
Bulova funkcija koja odgovara SR flip flopu data je izrazom (5.4). Ovaj izraz ne obuhvata zabranjeno stanje, jer
S ulaz ima prioritet. Indeksi N+1 i N mogu se i izostaviti ako se zna da je u pitanju flip-flop (ivično taktovanje).
QN 1  S  R  QN (5.4)
5.2.2. D flip-flop
Kao što postoji sličnost između SR leča i SR flip-flopa, tako i D leč ima svoj pandan u D flip-flopu (D
- Data), ili kraće DFF. Ako se za DFF ne napomene tip ivice, podrazumeva se prednja ivica. Primer ovakvog D
D
K5 K1
K2
K1'
K2' Q
K1
C K2 Q K4
K3
C I1 K4' Q
K3'
C' I2
K4 Q b) Master-slejv D flip-flop
K3
D D Q D Q Q
D leč D leč
K6 C I1 C Q C Q Q
D
C' I2
a) D flip-flop
Slika 5.9: a) D flip-flop; b) Master-slejv D flip-flop
flip-flopa prikazan je na slici 5.9a. Ovaj DFF je sastavljen od tri leča sa NI kapijama, glavnog leča sa kapijama
K2-K4 i pomoćnih lečeva, od kojih leč sa kapijama K1-K5 generiše negirani Set signal glavnog leča, dok leč sa
kapijama K3-K6 generiše Reset signal glavnog leča. Eventualna promena stanja glavnog leča može nastati samo
kao posledica prednje ivice takta C. Detaljnija analiza, koja ovde neće biti izvedena, može se izvršiti crtanjem
vremenskih dijagrama svih tačaka logičke šeme, kao što je to urađeno na slici 5.3.
Druga varijanta D flip-flopa realizovana je Master-slejv metodom, kao što je to urađeno za SR flip-flop sa slike
5.8. Ovako dobijen D flip-flop prikazan je na slici 5.9b, u varijanti sa logičkim kapijama i u varijanti sa dva D
leča. U ovom slučaju se takt dovodi preko dodatnog invertora I1 (za razliku od SR flip-flopa sa slike 5.8), čime
je ostvareno reagovanje na prednju ivicu. Ako je potreban D flip-flop sa reagovanjem na zadnju ivicu, dovoljno
je izbaciti invertor I1, a umesto taktnog ulaza C koristiti taktni ulaz C' (nacrtano isprekidanom linijom).
Na slici 5.6a je prikazan način za formiranje D leča korišćenjem SR leča.

D S Q Q Isti metod može se primeniti i na modifikaciju SR flip-flopa radi dobijanja
C C D flip-flopa. Ovako dobijen DFF prikazan je na slici 5.10.
R Q Q
Za simbol D flip-flopa se uobičajeno koristi isti simbol kao i za D leč
Slika 5.10: DFF na bazi SRFF (slika 5.6c), uz eventualno dodavanje simbola za prednju ili zadnju ivicu,
kao na slici 5.7.
Tabela 5.8 Tabela 5.9 Logička stanja D flip-flopa opisana su tabelom 5.8
C D QN+1 Q N 1 D QN+1 Q N 1 (kompletna tabela) i tabelom 5.9 (redukovana tabela). Iz
tabele 5.8 se vidi da D flip-flop čija se stanja opisuju,
0 x QN QN 0 0 1 reaguje na prednju ivicu.
1 1 0
1 x QN QN
\ x QN QN
Bulova funkcija D flip-flopa (5.5) je krajnje jednostavna, jer se takt izostavlja iz
/ 0 0 1 izraza:
/ 1 1 0 QN 1  D (5.5)
5.2.3. T flip-flop
Prethodno opisani SR i D flip-flop su kao osnovnu funkciju imali postavljanje izlaznih stanja na
osnovu ulaznih vrednost (S-R, odnosno D ulaza), što znači postavljanje u tačno određeno stanje. Flip-flop kod
koga se stanje izlaza ne zna direktno, nego na osnovu stanja pre promene, naziva se T flip-flop (Trigger).
Tabela 5.10: TFF Ovakav flip-flop ima ulaz T koji određuje da li će se izlazno stanje promeniti ili ne.
Eventualna promena nastaje u trenutku (odnosno kao posledica) prednje ili zadnje ivice
T QN+1 Q N 1 takta (zavisno od tipa taktnog ulaza). Način rada T flip-flopa opisan je tabelom 5.10
0 QN QN (promena se dešava samo na promenu taktnog ulaza C, odnosno na prednju ili zadnju
ivicu, zavisno od tipa C ulaza). Bulova funkcija T flip-flopa data je izrazom (5.6).
1 QN QN
QN 1  T  QN  T  QN  T  QN (5.6)
Flip-flop ovog tipa može se dobiti modifikacijom D ili SR flip-flopa. Načini formiranja T flip-flopa, kao i
njegov simbol prikazani su na slici 5.11.
D Q S Q T Q
T Q T Q
TFF
DFF C C SRFF
C C Q Q R Q Q C Q
a) TFF na bazi DFF b) TFF na bazi SRFF c) Simbol

Slika 5.11: a) TFF na bazi SRFF; b) TFF na bazi SRFF; c) Simbol TFF
Tabela 5.11a b U slučaju kao na slici 5.11a, koristi se osobina Eks-ILI kola da stanje na
B A Y B Y jednom ulazu (na pr. B) određuje da li se stanje drugog ulaza (A) na izlazu (Y)
0 0 0 0 A pojavljuje u invertovanom ili neinvertovanom obliku, kao što je to prikazano u
0 1 1 tabeli 5.11. Ako T je ulaz (5.11a) na logičkoj nuli, tada je D ulaz u DFF isti kao
1 A
i stanje na Q izlazu, što znači da se na ivicu takta neće ništa promeniti.
1 0 1
Međutim, ako je T na logičkoj jedinici, D ulaz ima vrednost suprotnu od izlaza
1 1 0 Q, što znači da će izlaz biti promenjen na narednu ivicu takta.
Ponašanje T flip-flopa bazirarnog na SR flip-flopu je slično. Ako je T ulaz na logičkoj nuli, tada su oba ulaza, S
i R takođe na logičkoj nuli, što prema tabeli za SR flip-flop znači da na ivicu takta neće doći do promene stanja.
Međutim, ako je T na logičkoj jedinici, S i R imaju međusobno suprotne vrednosti, pri čemu S ima vrednost
suprotnu od Q. To znači da će SR flip-flop biti setovan ako je Q na logičkoj nuli, a resetovan ako je na logičkoj
jedinici.
5.2.4. JK flip-flop
Modifikacijom SR flip-flopa u cilju izbegavanja zabranjenog stanja dobija se JK flip-flop. Kako se

modifikacija odnosi samo na zabranjeno stanje, to znači da se u ostalim slučajevima SR i JK flip-flop ne
razlikuju. Logička šema JK flip-flopa i njegov simbol prikazani su na slici 5.12, a tabela 5.12 opisuje
funkcionalni način rada. Ako su J i K na logičkoj nuli, ulazi S i R su takođe na logičkoj nuli, zbog čega nema
promena stanja flip-flopa. U slučaju J=1 i K=0, omogućeno je setovanje flip-flopa. Ukoliko je flip-flop
Tabela 5.12: JKFF
S Q J Q J K QN+1 Q N 1
J Q
C C SRFF C JKFF
K Q 0 0 QN QN
K R Q Q
1 0 1 0
0 1 0 1
a) JK flip-flop b) Simbol 1 1 QN QN
Slika 5.12: a) JK flip-flop; b) Simbol JK flip-flopa QN 1  J  K  QN  J  K  J  K  QN (5.7)
resetovan (Q=0, Q  1 ), to znači da će S ulaz biti na logičkoj jedinici, dok R ulaz ostaje na logičkoj nuli, zbog
čega se flip-flop, nakon ivice takta, postavlja u setovano stanje (logička jedinica na izlazu Q). Međutim, ako je
flip-flop već setovan (Q=1, Q  0 ), oba ulaza (S i R) će biti na logičkoj nuli, pa neće doći do promene stanja.
Za slučaj J=0 i K=1 važi isto kao i za prethodni slučaj, samo što sada može doći do resetovanja flip-flopa
(logička nula na izlazu Q) ukoliko je flip-flop setovan. Konačno, kombinacija ulaza koja je zabranjena kod SR
flip-flopa, kada su J=1 i K=1, neće dovesti do pojave zabranjenog stanja, jer se sada ulazi S i R mogu naći samo
u kombinacijama 1-0 i 0-1, kao posledica unakrsne veze sa invertovanim i neinvertovanim izlazom. Kako
ovakva veza u potpunosti odgovara vezi kod T flip-flopa formiranog od SR flip-flopa, JK flip-flop se u ovom
slučaju ponaša kao T flip-flop, odnosno na ivicu takta će doći do promene dotadašnjeg stanja, kao što je to i
prikazano u tabeli 5.12. Bulova funkcija JK flip-flopa data je izrazom (5.7).
5.2.5. Konverzije flip-flopova
Iz dosadašnjeg opisa rada flip-flopova (i lečeva), jasno je da postoji mogućnost funkcionalne

konverzije flip-flopa jednog tipa u flip-flop drugog tipa, uz eventualno dodavanje logičkih kapija. Da bi
konverzija u potpunosti bila moguća, potrebno je da flip-flop, koji se koristi kao osnova konverzije, ima
mogućnost da podrži sve funkcionalne zahteve flip-flopa koji treba formirati. Na primer, DFF nema zabranjeno
stanje, tako da puna funkcionalna konverzija DFF u SRFF nije moguća, ali je delimična funkcionalnost (bez
zabranjenog stanja) moguća. Način konverzije generalno je predstavljen slikom 5.13. Osim flip-flopa koji treba
konvertovati, potrebna je kombinaciona mreža
Tabela 5.13
koja transformiše ulaze I1 i trenutno stanje flip-
T Q D flopa Q u ulaze I2 za postojeći flip-flop. Na
Q Q 0 0 0 primer, ako od D flip-flopa treba napraviti T
I1 I2 0 1 1
K.M. FF flip-flop, tabela logičkih stanja treba da ima
Q Q 1 0 1 ulaze T i Q, a izlaz D, kao što je prikazano u
1 1 0 tabeli 5.13. Prema pravilima rada T flip-flopa,
Slika 5.13: Način konverzije flip-flopova ako je T ulaz na logičkoj nuli, flip-flop ne treba
da promeni svoje stanje. Kako je osnova D flip-
flop, kod koga se stanje D ulaza preslikava na Q izlaz, to znači da za T=0, promena neće nastupiti ako D ulaz
prati stanje Q izlaza (D=Q). U slučaju kada je T=1, stanje flip-flopa treba promeniti, odnosno mora biti D  Q ,
što je i opisano tabelom 5.13. Ako se ova tabela uporedi sa tabelom za Eks-ILI kolo, vidi se da su obe tabele
iste, što znači da se kombinaciona mreža KM sa slike 5.13 sastoji samo od jedne Eks-ILI kapije. Na ovaj način
je i dobijena šema sa slike 5.11a. Nekoliko primera konverzije tipova flip-flopova prikazani su na slici 5.14.
DFF JKFF TFF

D S Q Q J S Q Q T S Q Q
C C SRFF C C SRFF C C SRFF
R Q Q K R Q Q R Q Q
SRFF => DFF SRFF => JKFF SRFF => TFF
TFF
D Q J Q T Q Q
T Q T Q D
TFF
DFF C C JKFF
C C Q Q K Q Q C C Q Q
TFF DFF
DFF => TFF JKFF => TFF TFF => DFF

Slika 5.14: Neki primeri jednostavnije konverzije flip-flopova
Koristeći osnovni princip sa slike 5.13 moguće je napraviti i složenije konverzije. Na primer, može se napraviti
multifunkcionalan flip-flop, kod koga posebni kontrolni signal određjuje da li će flip-flop raditi kao DFF ili
TFF. Za to je dovoljno definisati ulaze novog flip-flopa i formirati tabelu logičkih prelaza, a zatim sintetizovati
kombinacionu mrežu kojom će se realizovati potrebna funkcija.
5.2.6. Dodatni ulazi flip-flopova
Za D, T i JK flip-flopove često je potrebno imati mogućnost direktnog uticaja na stanje flip-flopa,

nezavisno od taktnog ulaza. Ako ovakvi ulazi postoje, oni su tipa S(et) i R(eset), a kako ne zavise od takta,
nazivaju se asinhroni (nisu sinhronizovani sa taktom). Primeri ovakvih flip-flopova prikazani su na slici 5.15.
D S Q T S Q J S Q D S Q T S Q
C C C
C R Q C R Q K R Q E R Q E R Q
a) DFF b) TFF c) JKFF d) DFF e) TFF

Slika 5.15: a,b,c) Flip-flopovi sa asinhronim S i R ulazom; d,e) Sa dodatnim Enable ulazom
Ulazi S i R su prikazani sa kružićem, što znači su negirani, odnosno da su aktivni na logičkoj nuli. Ako je neki
od ova dva ulaza aktivan, flip-flop ignoriše taktni ulaz i biva forsiran u stanje određeno stanjem asinhronih ulaza
S i R. Za razliku od ovih, asinhronih ulaza, ulazi D (za DFF), T (za TFF) i JK (za JKFF), nazivaju se i sinhronim
jer je njihov uticaj na stanje flip-flopa sinhronizovan sa promenom na taktnom ulazu C (prednja ili zadnja ivica).
Ivični SRFF obično nema asinhrone S i R ulaze, zbog čega nije ni nacrtan na slici 5.15.
Osim direktnih, odnosno asinhronih ulaza S i R, neki flip-flopovi imaju mogućnost ignorisanja takta. Za ovakve
svrhe dodaje se odgovarajući ulaz, označen sa E na slici 5.15 (d i e). Flip-flop normalno reaguje na takt kada je
ovaj ulaz aktivan (na logičkoj jedinici), dok se takt ignoriše, tj. nema nikakvih promena stanja ako je E ulaz na
logičkoj nuli. Ovakav ulaz, ako ga flip-flop ima, može dodatno da pomogne u konverziji tipova flip-flopova. Sa
dodatnim ulazima, opšta Bulova funkcija za sve flip-flopove data je izrazom (5.8), pri čemu je F(N) Bulova
funkcija istog flip-flopa, ali bez ovih dodatnih ulaza:
QN 1  S  R  E  F( N ) (5.8)
5.2.7. Vremenski parametri flip-flopova
Kao što je već pokazano u poglavlju 4.13, za prolazak signala kroz logičku kapiju potrebno je izvesno
vreme koje je izraženo vremenom kašnjenja. Kako su lečevi i flip-flopovi u suštini sastavljeni od logičkih
kapija, očito je da i ovde postoje neki vremenski parametri o kojima treba voditi računa. Tako na primer, za D
leč mogu se definisati vremena propagacije od takta do izlaza i od D ulaza do izlaza. U prvom slučaju
pretpostavka je da je D ulaz u logičkom stanju suprotnom od izlaza, a nakon aktiviranja takta doći će do
postavljanja izlaza u stanje u kom je i D ulaz. Ovo vreme je vreme kašnjenja (ili propagacije) od takta do izlaza.
U drugom slučaju, ako je
1
C 0 takt aktivan, a D ulaz se
1
promeni, od promene D
D 0 ulaza do promene izlaza
1 takođe postoji kašnjenje.
S' 0 Pri tome, vreme kašnjena
1 može biti različito za
R' 0
promenu izlaza sa nule na
Q 0
1 jedinicu i sa jedinice na
nulu. Sve ove promene
1 mogu se predstaviti
Q 0
vremenskim dijagramom.
t Za D leč sa slike 5.6b,
0 1 2 3 4 5 6 7 8 9 kompletan vremenski
dijagram prikazan je na
Slika 5.16: Vremenski dijagram D leča sa slike 5.6b
slici 5.16. Na vremenskoj
osi brojevima su označeni trenuci promene na ulazima D i C, dok su crticama bez brojeva označene posledične
promene. Može se primetiti da u tačkama 0 i 3 nema promena osim na D ulazu, jer je tada takt C na logičkoj
nuli. Dijagram je nacrtan sa pretpostavkom da sve logičke kapije imaju isto kašnjenje (ne mora uvek biti slučaj),
jer su istog tipa. Tačkama 1 i 4 opisuju promenu izlaza Q kao posledicu aktiviranja takta uz logičku jedinicu
(tačka 1) i logičku nulu (tačka 4) na ulazu D. Može se uočiti da kašnjenje promene Q izlaza nakon tačke 1
odgovara dvostrukom kašnjenju jedne logičke kapije, dok se promena na Q izlazu nakon tačke 4 javlja nakon
trostrukog kašnjenja jedne logičke kapije. Ovo znači da su promene izlaza (Q) različite za logičku jedinicu i
logičku nulu, što je posledica konstrukcije leča. U slučaju kada se ulaz D menja za vreme dok je takt C aktivan
(tačke 7 i 8), ova razlika je još drastičnija (dvostruko kašnjenje za logičku jedinicu i četvorostruko kašnjenje za
logičku nulu na izlazu Q).
Kod flip-flopova je jedina mogućnost promene ivičnom promenom taktnog ulaza C (ne računajući eventualni
asinhrone ulaze S i R, ako ih ima). Da bi flip-flop pravilno prihvatio stanje ulaza, tokom taktovanja ulazi (S i R
1
za SRFF, J i K za JKFF, D za DFF i T za TFF) moraju biti stabilni
D 0 izvesno vreme pre i posle aktivne ivice takta. Primer ovih vremena za D
1 flip-flop koji se taktuje prednjom ivicom prikazan je na slici 5.17.
C 0 Interval između tačaka 1 i 2 je vreme postavljanja (ts - Setup Time), dok
1 se interval između tačaka 3 i 4 naziva vreme držanja (tH - Holding
Q 0 Time). Šrafirani deo označava kada se D ulaz može menjati (dvostruka
linija na D ulazu znači da su moguće obe vrednosti, logička nula i
t jedinica). Interval između tačaka 2 i 3 odgovara vremenu porasta (slika
1 23 4
Slika 5.17: Taktovanje D flip-flopa 4.36b). Na slici je nacrtana i eventualna promena izlaza Q, sa izvesnim
kašnjenjem u odnosu na ivicu takta.
5.3. Automati
Logička mreža koja ima flip-flopove kao memorijske elemente naziva se sekvencijalna mreža,
sekvencijalni automat, ili sekvencijalna mašina. Kako svaki flip-flop memoriše vrednost jednog bita, ovakva
mreža sa N flip-flopova ima maksimalno 2N mogućih stanja. Pošto je broj stanja ograničen, za sekvencijalnu
mrežu se koriste i nazivi konačni automat ili automat konačnih stanja (finite state machine). Zavisno od toga
kako se generišu izlazi, automati se
ulazi dele na tri klase, kao što je prikazano
na slici 5.18. Memorijski elementi su
ulazna ulazna ulazna flip-flopovi, grupisani u zajedničkom
kombinaciona kombinaciona kombinaciona bloku.
mreža mreža mreža
Klasa A je Melijev automat (Mealy),
memorijski memorijski memorijski dok su B i C Murovi automati
elementi elementi elementi ( Moore ). Automat klase A je i
najsloženiji, jer izlazi zavise od ulaza,
stanja memorijskih elemenata i izlazne
izlazna izlazna funkcije. Nasuprot tome, izlazi
kombinaciona kombinaciona automata klase C zavise samo i
mreža mreža direktno od stanja memorijskih
izlazi elemenata. Takođe, automat klase A se
može smatrati i najopštijom klasom
a) Klasa A (Meli) b) Klasa B (Mur) c) Klasa C (Mur) automata, jer se pojednostavljenjem
Slika 5.18: Tipovi automata ove klase mogu dobiti preostala dva
tipa automata. Automati klase C su i najzastupljeniji u digitalnoj elektronici, u formi brojača, pomeračkih
registara i slično.
Memorijski elementi automata su najčešće flip-flopovi. Kako flip-flopovi menjaju svoje stanje na ivicu takta,
ovakvi automati su sinhroni, jer se tada i interno stanje automata menja takođe na ivicu takta. Kod automata
klase A, pošto izlazi automata zavise ne samo od internog stanja memorijskih elemenata, nego i od ulaza preko
ulazne i izlazne kombinacione mreže, to znači da promene na izlazu nisu obavezno sinhronizovane sa taktom.
Ako se u automatu koriste lečevi kao memorijski elementi, zbog načina rada lečeva može se reći da su ovakvi
automati asinhroni. Zbog složenosti analize (i sinteze) ovakvih automata, oni ovim kursom nisu obuhvaćeni.
5.3.1. Sinteza automata
Opšti način za sintezu automata može se predstaviti tabelom 5.14.
Tabela 5.14: Formiranje logičke tabele stanja automata

grupa 1 grupa 2 grupa 3 grupa 4
ulazi u automat trenutno stanje flip-flopova buduće stanje flip-flopova ulazi u flip-flopove
..... ..... ..... .....
Ulazne veličine u ovoj tabeli su ulazi u automat (grupa 1) i trenutno stanje flip-flopova (grupa 2). Na osnovu
ovih vrednosti, kao i zahtevanog načina rada automata, formira se grupa 3, koja opisuje kako treba da budu
postavljena stanja svih flip-flopova nakon taktovanja automata. Konačno, poređenjem trenutnog i budućeg
stanja flip-flopova, mogu se odrediti vrednost za ulaze u
Tabela 5.15: JK flip-flop kao automat klase C flip-flopove (grupa 4). Grupa 3 je pomoćna grupa i ona ne
grupa 1 grupa 2 grupa 3 grupa 4 ulazi u sastav funkcije koja opisuje ulaze u flip-flopove.
komb. J K QN QN+1 S R
0 0 0 0 0 0 x (0) Na slici 5.12 je prikazan JK flip-flop, baziran na SR flip-
1 0 0 1 1 x (0) 0 flopu. Poređenjem ove logičke šeme sa automatom klase
2 0 1 0 0 0 x (0) C, vidi se da JK flip-flop u predstavljenoj formi odgovara
3 0 1 1 0 0 1 definiciji automata. Naime, postoji ulazna kombinaciona
4 1 0 0 1 1 0 mreža i postoji memorijski element (SR flip-flop). Ako se
5 1 0 1 1 x (0) 0 ovaj JK flip-flop tretira kao automat, tabelom 5.15 može
6 1 1 0 1 1 0 se opisati ovaj automat, prema pravilu prikazanom u
7 1 1 1 0 0 1 tabeli 5.14 . Grupu 1 (ulazi u automat) čine ulazi J i K,
grupu 2 (trenutno stanje flip-flopova) predstavlja Q izlaz
SR flip-flopa, grupu 3 (buduće stanje flip-flopa) predstavlja očekivani Q izlaz SR flip-flopa, dok je grupa 4
(ulazi u flip-flop) predstavljena ulazima S i R. Ако се 'x' vrednosti za S i R zamene nulama, dobija se:
S  J Q R  K Q (5.9)
što odgovara logičkoj šemi sa slike 5.12.
Takt nije prikazan u tabeli logičkih stanja jer se podrazumeva da promena (QN -> QN+1) nastaje tek nakon
taktovanja, pod uslovom da se svi memorijski elementi (flip-flopovi) taktuju istovremeno i na istu ivicu, bilo
prednju, bilo zadnju.
5.3.2. Grafički prikaz automata
Rad automata se može prikazati i grafički, opisom njegovih stanja i uslova prelaza između različitih
stanja. Tako se JK flip-flop, opisan tabelom 5.15, grafički može prikazati slikom 5.19. Dva moguća stanja su
J=1 predstavljena sa krugovima sa upisanim S0 (odgovara
logičkoj nuli na izlazu flip-flopa) i S1 (izlaz na logičkoj
jedinici). Promene stanja su prikazane kao strelice, pri čemu je
S0 S1 uz svaku strelicu napisan i uslov promene stanja. Na primer,
J=0 K=0 ako se automat nalazi u stanju S0, da bi prešao u stanje S1
K=1 mora J biti na logičkoj jedinici (kombinacije 4 i 6 u tabeli
Slika 5.19: Grafički prikaz rada JK flip-flopa 5.15). Takođe, ako je J na logičkoj nuli, strelica koja se iz S0
vraća nazad u S0 opisuje da nema promene ako je J=1
(kombinacije 0 i 2). Za stanje S1 važi da će doći do promene ako je K=1 (kombinacije 3 i 7), dok promena nema
za K=0 (kombinacije 1 i 5). Ako je ovakvim grafičkim opisom predstavljen automat, na osnovu ovog grafika
može se napraviti tabela stanja sa grupama 1, 2 i 3 prema principu tabele 5.14.
Jedan od najčešće korišćenih tipova automata su brojači. Ovakvi automati prolaze ciklično kroz svoja stanja,
sukcesivno menjajući brojnu vrednost koju predstavljaju, po čemu su i dobili naziv. Brojanje se može vršiti u
rastućem ili opadajućem redosledu, u koracima po jedan (odnosno -1), ili po nekom drugom unapred određenom
redosledu, sa prolaskom kroz sva moguća stanja (2N - gde je N broj flip-flopova) ili redukovano, sa prolaskom
kroz manje od 2N stanja. Ukupan broj stanja kroz koja brojač prolazi naziva se moduo brojanja, a brojač koji
koristi sva svoja stanja, sa promenom brojne vrednosti +/- 1 naziva se binarni brojač, jer sadrži sukcesivne
binarne vrednosti. Ako brojač tokom jednog ciklusa brojanja ne koristi sva moguća stanja, izostavljena stanja se
nazivaju zabranjena stanja i obično je potrebno obezbediti prelaz (izlazak) iz zabranjenog stanja u regularno
stanje, za slučaj da se zabranjeno stanje ipak pojavi (na primer prilikom startovanja brojača).
5.4. Asinhroni brojači
U digitalnim kolima uobičajeno je korišćenje izvora takta, koji se koristi za taktovanje flip-flopova u
sekvencijalnim mrežama. Ovakav takt može da se dobije na različite načine, a jedan od njih je oscilator sa
kristalom kvarca. Takt dobijen na ovaj način je signal pravougaonog oblika, koji je naizmenično na logičkoj nuli
i jedinici, pri čemu se ukupno trajanje logičke jedinice (impuls) i naredne logičke nule (pauza) naziva perioda.
Primer ovakvog signala je signal S1 na slici 5.20. Trajanje impulsa je označeno sa τ, dok je trajanje periode
(impuls + pauza) označeno sa T. Odnos trajanja impulsa τ i periode T se naziva faktor ispune, a izražava se u
procentima. Faktor ispune od 50% znači da su trajanja
1 impulsa (logičke jedinice) i pauze (logičke nule) identični.
S1 0 τ1 Jedna perioda ovakvog signala podrazumeva da postoje
T1 dve promene, jedna prednja i jedna zadnja ivica.
1
Određivanje trajanja periode podrazumeva određivanje
S2 0 intervala između dve uzastopne ivice istog tipa, tj. između
τ1
T2 dve prednje ili između dve zadnje ivice. U primeru na
slici 5.20 kao perioda uzet je interval između dve prednje
TS t ivice. Trajanje periode se izražava u sekundama
Slika 5.20: Signali različitih frekvencija (uključivši prefikse m-mili, μ-mikro, n-nano itd.), a
recipročna vrednost periode je frekvencija, koja se izražava u Hercima (Hz, uključivši i prefikse k-kilo, M-
mega, G-giga itd.). Na primer, ako je perioda 100 μs, frekvencija je 10 kHz.
Jedna frekvencija u sekvencijalnoj mreži često nije dovoljna, a kako sve potrebne frekvencije obično treba da
budu usklađene, korišćenje više oscilatora nije pravo rešenje. Umesto toga, može se koristiti jedan oscilator koji
radi na dovoljno visokoj frekvenciji, tako da se deljenjem ove frekvencije celim brojem mogu dobiti ostale, niže
frekvencije. Primer dva signala različite frekvencije prikazan je na slici 5.20. Prvi signal, S1, ima trajanje
periode označen sa T1, dok je perioda signala S2 dvostruko duža (T2). Može se primetiti da signal S2 menja
svoj logički nivo uvek na istu ivicu (u ovom slučaju prednju) prvog signala, S1. Kako je za kompletnu periodu
potrebno da se signal S2 dva puta promeni (prednja i zadnja ivica), to znači da T2 traje dvostruko duže od T1,
jer se tokom jedne periode S2 u signalu S1 dva puta pojavi ista (prednja) ivica.
Digitalni sklop koji se koristi za deljenje frekvencije naziva se delitelj frekvencije, a realizuje se kao brojač sa
odgovarajućim modulom deljenja. Najjednostavniji (frekvencijski) delitelj može se napraviti pomoću T flip-
flopa, kod koga je T ulaz trajno na logičkoj jedinici (slika
1 T Q S2 5.21). Ako se pogleda način rada T flip-flopa opisan
FS1 tabelom 5.10, vidi se da za T=1 izlaz Q uvek menja svoje
S1 C Q FS2 = FS1 / 2 stanje. Tabela podrazumeva da se promene izlaza Q
dešavaju samo na ivicu takta C. Ako je to prednja ivica, a
Slika 5.21: Delitelj frekvencije sa 2
taktni ulaz odgovara signalu S1 sa slike 5.20, tada se na
izlazu Q dobija signal koji odgovara signalu S2 sa iste slike. Iz ovoga se može izvesti
Tabela 5.16
zaključak da T flip-flop ovde radi kao delitelj ulazne frekvencije (signala S1) sa 2, jer izlaz
r.b. S2 S1
flip-flopa (signal S2) ima dvostruko veću periodu, a time i dvostruko nižu frekvenciju od
0 1 1 ulaznog signala. Vremenski oblici delitelja frekvencije prikazanog na slici 5.21 u potpunosti
1 1 0 odgovaraju vremenskim oblicima signala sa slike 5.20. Ako se sada napravi hronološka
2 0 1 tabela sva četiri moguća stanja za S1 i S2 (tabela 5.16), počevši od pozicije TS (slika 5.20),
3 0 0 vidi se da se ekvivalentna binarna vrednost pojavljuje u opadajućem redosledu. Ukoliko ova
dva bita (S1 i S2) predstavljaju dvo-bitni brojač, može se zaključiti da ovakav brojač broji naniže.
5.4.1. Binarni brojači
Ako jedan flip-flop odgovara jednom bitu binarnog broja, tada se N-bitni broj može dobiti
ulančavanjem N flip-flopova, po istom principu kao što je to urađeno sa jednim flip-flopom na slici 5.21.
Naime, ako se izlaz jednog flip-flopa koristi kao taktni ulaz za naredni flip-flop, to znači da svaki naredni flip-
flop izvršava dodatno deljenje frekvencije i istovremeno predstavlja dodatni bit veće težine u binarnom broju
Q0 Q1 Q2 1
CLK 0
1
1 T Q 1 T Q 1 T Q Q0 0
1
Q1 0
CLK C Q C Q C Q 1
Q2 0
a) 3-bitni brojač naniže
0 7 6 5 4 3 2 1 0 7 6 5 4
Q0 Q1 Q2 1
CLK 0
1
1 T Q 1 T Q 1 T Q Q0 0
1
Q1 0
CLK C Q C Q C Q 1
Q2 0
b) 3-bitni brojač naviše 0 1 2 3 4 5 6 7 0 1 2 3 4
Slika 5.22: 3-bitni binarni brojač
formiranom od svih flip-flopova. Na slici 5.22 prikazana su dva 3-bitna binarna brojača, od kojih jedan broji
naniže (5.22a), a drugi naviše (5.22b), pri čemu oba brojača reaguju na prednju ivicu takta CLK. Uz svaki brojač
dati su vremenski dijagrami ulaznog takta CLK i sva tri izlaza (vremenska osa je izostavljena). Brojevi ispod
grafika prkazuju decimalne ekvivalente binarnih brojeva formiranih izlazima Q2,
Tabela 5.17 Q1 i Q0, pri čemu je Q2 izlaz najveće, a Q0 najmanje težine (tabela 5.17). Iz
komb. Q2 Q1 Q0 tabele se vidi da za rastući redosled, promena stanja flip-flopa nastaje kada flip-
0 0 0 0 flop manje težine promeni svoje stanje sa logičke jedinice na logičku nulu,
1 0 0 1 odnosno na zadnju ivicu. Ako se radi o opadajućem redosledu, tada flip-flop
2 0 1 0 menja svoje stanje kada i flip-flop manje težine menja svoje stanje sa logičke nule
3 0 1 1 na logičku jedinicu (prednja ivica). Ovo je u skladu i sa vremenskim dijagramima
4 1 0 0 na slici 5.22. Zaključak je da se flip-flopovi ovakvog binarnog brojača moraju
5 1 0 1 taktovati na zadnju ivicu za brojač naviše, odnosno prednju ivicu za brojač naniže.
6 1 1 0 Ako flip-flopovi brojača formiraju jedinstven brojački modul, tada se dodavanjem
7 1 1 1 invertora na ulazni takt (CLK) uvek može promeniti tip ivice na koju ovakav blok
reaguje, bez da se interne veze između flip-flopova modifikuju.
Iako se radi sa flip-flopovima koji svoje stanje menjaju sinhrono sa taktom, brojač ovog tipa se naziva asinhroni
brojač, jer ne koriste svi flip-flopovi isti takt. Na prethodnim dijagramima je korišćen funkcionalni model, koji
ne uzima u obzir kašnjenje flip-flopa, iako ono svakako postoji. Zbog toga stvarni vremenski dijagrami imaju
nešto drugačiji izgled. Za brojač naviše sa slike 5.22b, realni vremenski dijagram je prikazan na slici 5.23.
1
CLK 0
1
Q0 0
1
Q1 0
1
Q2 0
Slika 5.23: Uticaj kašnjenja flip-flopa na rad asinhronog brojača

Na grafiku je uočljiva pojava kratkotrajnih stanja (kombinacija) koje ne odgovaraju funkcionalnim stanjima, a
nastaju neposredno nakon taktovanja. Ova neregularna stanja mogu izazvati probleme ukoliko se zanemare.
Brojači ovakvog tipa mogu koristiti i ostale tipove flip-flopova. Primer sa D flip-flopovima prikazan je
logičkom šemom 4-bitnog brojača naviše, na slici 5.24. U ovom primeru brojač se koristi kao delitelj ulaznog
Q0 Q1 Q2 Q3
F C Q0 F/2
Q1 F/4
D Q D Q D Q D Q Q2 F/8
Q3 F/16
CLK C Q C Q C Q C Q
a) 4-bitni brojač naviše b) Delitelj sa četiri izlaza

Slika 5.24: 4-bitni binarni brojač naviše sa D flip-flopovima
signala frekvencije F za dobijanje četiri signala sa dva, četiri, osam i šesnaest puta manjom frekvencijom. Prva
tri izlaza (Q0 do Q2) odgovaraju vremenskim dijagramima sa slike 5.23, a adekvatno tome, četvrti izlaz (Q3)
ima dva puta veću periodu (odnosno dva puta manju frekvenciju) od izlaza Q2. Dijagram stanja ovog brojača,
koji ima ukupno 16 stanja, prikazan je
S0 S1 S2 S3 S4 S5 S6 S7 na slici 5.25. Redni broj stanja
odgovara binarnoj vrednosti broja koju
S15 S14 S13 S12 S11 S10 S9 S8 to stanje predstavlja. Na dijagramu je
uočljivo da uz strelice, koje
Slika 5.25: Dijagram stanja 4-bitnog binarnog brojača sa slike 5.24 predstavljaju uslove prelaza između
pojedinih stanja, ne postoje napisani
uslovi prelaza. To znači da je prelaz bezuslovan, a dešava se kao posledica taktovanja.
5.4.2. Brojači sa skraćenim ciklusom
Do sada prikazani brojači su bili brojači sa punim ciklusom (modulom) brojanja, što znači da redom
prolaze kroz sva stanja koja odgovarajući binarni broj može da ima, a to je ukupno 2N stanja, gde je N broj flip-
flopova. U mnogim slučajevima javlja se potreba za nekim drugim modulom brojanja. Jedan takav primer je
brojač modula 10, kada izlazna frekvencija treba da bude deset puta manja od ulazne. U takvim slučajevima se
koriste flip-flopovi sa dodatnim S i R ulazima za direktno (asinhrono) setovanje i resetovanje flip-flopova. Za
brojanje po modulu 10 potrebno je četiri flip-flopa, jer manje flip-flopova nema dovoljan broj kombinacija.
Najjednostavnije rešenje je izazivanje reseta brojača (postavljanje svih flip-flopova na logičku nulu) u trenutku
dostizanja stanja sa decimalnom kombinacijom 10. Ako se to postigne, tada će kombinacija 10 trajati veoma
kratko, odnosno biće brzo zamenjena kombinacijom 0. Sve kombinacije 4-bitnog broja prikazane su u tabeli
5.18. Kombinacija sa rednim brojem 10 (koju treba izbeći) je prva kombinacija koja ima Q1 i Q3 na logičkoj
jedinici. Ova kombinacija se može detektovati logičkom I kapijom sa dva ulaza, na
Tabela 5.18 koje se dovode Q1 i Q3.
komb. Q3 Q2 Q1 Q0
0 0 0 0 0 Q0 Q1 Q2 Q3
1 0 0 0 1
2 0 0 1 0 D Q D Q D Q D Q
3 0 0 1 1
4 0 1 0 0 CLK CRQ CRQ CRQ CRQ
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0 Slika 5.26: Dekadni brojač
9 1 0 0 1
10 1 0 1 0 Uobičajeno je da flip-flopovi koji imaju asinhrone ulaze S i R reaguju na logičku nulu
11 1 0 1 1 na ovim ulazima, što znači da su ovi ulazi negirani. Zbog toga se umesto I kapije mora
koristiti NI kapija, što daje logičku šemu dekadnog brojača kao na slici 5.26.
12 1 1 0 0
13 1 1 0 1
Prvih deset stanja ovog brojača su regularna stanja kroz koja brojač mora da prolazi.
14 1 1 1 0
Stanje sa rednim brojem 10 je pomoćno stanje koje se pojavljuje vrlo kratko, samo
15 1 1 1 1 dok se ne izvrši resetovanje brojača (vraćanje u poziciju 0). Ostalih 5 stanja su
zabranjena stanja, jer ne bi trebalo nikada da se pojave. Međutim, pri startovanju brojača zbog prirode
konstrukcije flip-flopova, može se pojaviti jedno od zabranjenih stanja. U tom slučaju važno je da se brojač što
pre vrati u neko od regularnih stanja. U tabeli se može videti da od 5 preostalih stanja, tri stanja imaju ista dva
bita na logičkoj jedinici kao i kombinacija 10 koja izaziva resetovanje brojača (Q1 i Q3), što znači da se ova tri
stanja mogu pojaviti samo vrlo kratko, jer će se odmah izvršiti resetovanje brojača. Preostala dva stanja
(kombinacije 12 i 13) su privremene, jer će najduže posle dva takta brojač doći u stanje 14, koje izaziva
resetovanje brojača. To znači da se iz bilo kog zabranjenog stanja ovaj brojač vraća u regularnu sekvencu
najkasnije posle dva takta. Slika 5.27 prikazuje vremenske dijagrame dekadnog brojača, sa zaokruženim
detaljem kada se aktivira reset signal i strelicama koje pojazuju koje promene reset signal izaziva.
1
CLK 0
1
Q0 0
1
Q1 0
1
Q2 0
1
Q3 0
1
R 0
t
0 1 2 3 4 5 6 7 8 9 10 0
Slika 5.27: Vremenski dijagrami asinhronog dekadnog brojača
Koristeći isti princip mogu se napraviti brojači sa različitim modulima brojanja. Na primer, za brojač sa
modulom 12 može se iskoristiti isto kolo kao na slici 5.26, samo što se na ulaze NI kapije dovode Q3 i Q2, jer je
ova dva izlaza prvi put dostižu logičku jedinicu u kombinaciji 12, koja treba da izazove reset brojača.
Ako dekadni brojač sa slike 5.26 treba da radi kao delitelj frekvencije sa 10, kao izlaz se koristi Q3. Međutim,
ovaj signal ima različito trajanje logičke nule i jedinice (faktor ispune je manji od 50 %). Ako to nije pogodno,
dekadni brojač se može napraviti sa takođe četiri flip-flopa, ali tako da prva tri flip-flopa formiraju delitelj sa 5,
a četvrti flip-flop dobijen signal dodatno deli sa dva. Ovakav delitelj je prikazan na slici 5.28, a njegovi
vremenski dijagrami su opisani slikom
Q0 Q1 Q2 Q3
5.29. Na logičkoj šemi se vidi da se
kod poslednjeg flip-flopa ne koristi R
D Q D Q D Q D Q ulaz (reset), jer je skraćenje ciklusa
brojanja izvršeno na prva tri flip-flopa,
CLK CRQ CRQ CRQ C Q gde je od modula 8 napravljen brojač
modula 5, detekcijom stanja 5 pomoću
dvo-ulazne NI kapije i resetovanjem
prva tri flip-flopa. Time je dobijen
Slika 5.28: Dekadni delitelj sa izlaznim faktorom isune od 50% frekvencijski delitelj sa 5, a tako
dobijena frekvencija je naknadno
podeljena sa 2 poslednjim, četvrtim flip-flopom, kod koga se ne koristi skraćenje ciklusa brojanja.
1
CLK 0
1
Q0 0
1
Q1 0
1
Q2 0
1
Q3 0
1
R 0
t
0 1 2 3 4 5 8 9 10 11 12 13 0
Slika 5.29: Vremenski dijagrami dekadnog delitelja sa izlaznim faktorom ispune od 50%
U prethodnim primerima korišćen je samo R (reset) ulaz flip-flopova za skraćenje ciklusa brojanja, jer se stanje
brojača uvek vraćalo u početnu, nultu kombinaciju. Ako se koristi i asinhroni S ulaz flip-flopova, moguće je
napraviti brojač koji broji od N do M, pri čemu je N<M, a M<maksimalnog modula brojanja. Na primer, binarni
brojač sa tri flip-flopa može se modifikovati tako da broji od 1 do 6. Ovakav brojač prikazan je na slici 5.30. NI
kapija detektuje stanje 7 i čim se ovo stanje pojavi, aktiviraju se S za prvi flip-flop i R za preostala dva flip-
flopa. Time je prvi flip-flop postaljen na logičku jedinicu, dok su preostala dva flip-flopa postavljeni na logičku
nulu, što odgovara binarnoj vrednosti 1. Ako se, pri startovanju brojača, pojavi stanje (kombinacija) nula, već
nakon sledećeg takta brojač prelazi u stanje 1, a zatim se izvršava regularni ciklus u redosledu 1-2-3-4-5-6-1.
Prednost asinhronih brojača je u tome što nisu
Q0 Q1 Q2 organizovani po standardnoj šemi automata, gde
se za postavljanje ulaza (u ovom slučaju D)
DSQ D Q D Q koristi kombinaciona mreža, jer takva mreža
unosi dodatno kašnjenje, zbog čega se smanjuje
CLK C Q CRQ CRQ maksimalna radna frekvencija brojača. U
brojačkim modulima asinhornih brojača, često se
prvi flip-flop namenski projektuje za rad na višoj
frekvenciji, da bi se postigla viša radna
Slika 5.30: Brojač sa brojanjem od 1 do 6 (uključivo) frekvencija za kompletan brojač. Glavna mana
ovakvog tipa brojača je što se na izlazima mogu
pojaviti kratkotrajna nepravilna (neregularna) stanja koja ne odgovaraju redosledu kombinacija pri brojanju, što
je posledica kašnjenja flip-flopova.
Dijagram stanja brojača sa slike 5.30 prikazan je na slici
5.31. Od ukupno osam, dva stanja se ne uklapaju u
S1 S2 S3
regularan režim rada. Stanje S0 (odgovara binarnoj
S0 S4 vrednosti 0) je zabranjeno, a iz njega se izlazi već posle
S7 S6 S5
prvog narednog takta. Nakon toga, stanje S0 se više ne
može pojaviti. Drugo neregularno stanje je stanje S7
Slika 5.31: Dijagram stanja brojača sa slike 5.30 (zatamnjeno), koje se pojavljuje samo vrlo kratko,
odnosno onoliko vremena koliko je potrebno da se
promeni stanje flip-flopova brojača usled asinhronog uticaja S i R ulaza u flip-flopove. Čim dođe do promene
stanja bar jednog od flip-flopova, stanje S7 se menja, a finalno stanje nakon ove promene je stanje S1. Iz svega
ovoga može se izvući zaključak o opštem načinu modifikacije ciklusa brojanja:
1. Kombinacionom mrežom detektovati prvo neregularno stanje do koga se stiže nakon niza regularnih stanja.
2. Izlaz ove kombinacione mreže iskoristiti za forsirano (asinhrono) postavljanje flip-flopova u prvo naredno
regularno stanje do koga bi se stiglo taktovanjem nakon niza neregularnih stanja.
5.5. Sinhroni brojači
Za razliku od asinhronih brojača, osnovna osobina sinhronih brojača je zajednički takt za sve flip-
flopove. Ako se svi flip-flopovi istovremeno taktuju, to znači da stanje brojača koje se očekuje nakon takta mora
unapred biti podešeno preko ulaza flip-flopova. Za to se koristi odgovarajuća kombinaciona mreža, a opšti oblik
ovakvog brojača u potpunosti odgovara automatu klase C. Zahvaljujući istovremenom taktovanju, značajno je
smanjena mogućnost pojave neregularnih stanja na izlazima flip-flopova, jer ovde pojava takvih stanja zavisi
samo od razlike u kašnjenju između pojedinih flip-flopova, koja se često može zanemariti. Međutim, kako se
koristi dodatna kombinaciona mreža za postavljanje ulaza flip-flopova, koja može uneti određeno kašnjenje, to
ograničava (odnosno smanjuje) maksimalnu frekvenciju na kojoj ovakav brojač može da radi. Svakako,
zahvaljujući generalnoj metodi sinteze automata, koja je u ovom slučaju direktno primenljiva, mogućnosti
sinteze ovog tipa brojača su velike.
5.5.1. Binarni brojači
Iako su sinhroni binarni brojači funkcionalno isti kao i asinhroni brojači, između ova dva tipa brojača
postoji bitna razlika. Kod sinhronih brojača, kako je takt zajednički za sve flip-flopove, promena stanja mora se
vršiti podešavanjem ulaza flip-flopova, D za DFF, SR za SRFF, JK za JKFF i T za TFF. Prema formi automata
C klase, koju koriste ovi brojači, kombinaciona mreža kojom su ulazi povezani na izlaze, za binarni brojač u
suštini predstavlja sabirač tekućeg stanja sa 1 (brojanje naviše), odnosno -1 (brojanje naniže), kao što je to
prikazano na slici 5.32. Kombinaciona mreža sabirača se
uobičajeno pravi u minimalnoj formi, što znači da sabirač
ulazi K.M. +1
takt koji je prikazan na slici nije standardni nego redukovani
flip-flopovi + ili sabirač, jer je broj koji se dodaje konstanta i to 1 (odnosno
izlazi -1 -1). U suštini, umesto sinteze sabirača, koristi se princip
sinteze automata prema tabeli 5.14, u kojoj je informacija
izlazi o sabiranju (u ovom slučaju +1 ili -1) potrebna samo radi
formiranja tabele automata. Nakon toga, postupak sinteze
Slika 5.32: Blok-šema sinhronog binarnog brojača i minimizacije je standardni, korišćenjem odgovarajuće
metode minimizacije. Za binarni brojač koji nema
nikakvih dodatnih ulaza i jedina funkcija je brojanje (nagore ili nadole, bez obzira na moduo brojanja), prema
tabeli 5.14 prva grupa (ulazi u automat) ne postoje. Primer 3-bitnog binarnog brojača koji broji naviše dat je u
tabeli 5.19. Grupa 2 je stanje izlaza flip-flopova neposredno pre taktovanja, a grupa 3 je stanje nakon taktovanja
(očekivano stanje). Grupa 4 se formira na osnovu grupe 2 i grupe 3, a predstavlja ulaze u flip-flopove. U ovoj
tabeli su prikazani potrebni ulazi za sve četiri vrste flip-flopova. Naravno, treba odabrati ulaze flip-flopova koji
se u brojaču i koriste. Na primer, za D flip-flopove kombinaciona mreža se formira samo za ulaze D2, D1 i D0.
Tabela 5.19: 3-bitni binarni brojač naviše, sa flip-flopovima D, JK, T i SR tipa
grupa 2 grupa 3 grupa 4
komb. za TN za TN+1 DFF JKFF TFF SRFF
Q2 Q1 Q0 Q2 Q1 Q0 D2 D1 D0 J2 K2 J1 K1 J0 K0 T2 T1 T0 S2 R2 S1 R1 S0 R0
0 0 0 0 0 0 1 0 0 1 0 x 0 x 1 x 0 0 1 0 x 0 x 1 0
1 0 0 1 0 1 0 0 1 0 0 x 1 x x 1 0 1 1 0 x 1 0 0 1
2 0 1 0 0 1 1 0 1 1 0 x x 0 1 x 0 0 1 0 x x 0 1 0
3 0 1 1 1 0 0 1 0 0 1 x x 1 x 1 1 1 1 1 0 0 1 0 1
4 1 0 0 1 0 1 1 0 1 x 0 0 x 1 x 0 0 1 x 0 0 x 1 0
5 1 0 1 1 1 0 1 1 0 x 0 1 x x 1 0 1 1 x 0 1 0 0 1
6 1 1 0 1 1 1 1 1 1 x 0 x 0 1 x 0 0 1 x 0 x 0 1 0
7 1 1 1 0 0 0 0 0 0 x 1 x 1 x 1 1 1 1 0 1 0 1 0 1
Za svaku kombinaciju izlaza Q2-Q1-Q0 (grupa 2, TN je trenutak pre taktovanja) definiše se naredna
kombinacija, poznavajući postavljene zahteve. U ovom slučaju kao zahtev je određeno da brojač broji naviše,
što znači da je naredno stanje (grupa 3, TN+1 je trenutak posle taktovanja) uvek za jedan veće od dotadašnjeg.
Tako se za kombinaciju broj 2 (zaokruženo) dobija da je tekuće stanje 010B, a naredno 011B, jer je
010B+1=011B. Zbog toga red koji opisuje kombinaciju 2 ima vrednosti 010B u grupi 2, a 011B u grupi 3. Isti
princip se primenjuje na sve kombinacije.
Minimizacijom ulaza brojača sa D flip-flopovima (tabela 5.19) dobija se:

D0  Q0
D1  Q1  Q0 (5.10)
D 2  Q 2  (Q1  Q0)
Na osnovu ovih izraza može se nacrtati i logička šema brojača, kao na slici 5.33:
Q0 Q1 Q2
D Q D Q D Q
C Q C Q C Q
CLK
Slika 5.33: 3-bitni sinhroni binarni brojač naviše, sa DFF
Za T flip-flopove kombinaciona mreža je nešto jednostavnija:

T0 1
T1  Q0 (5.11)
T 2  Q1  Q0
Logička šema ovog brojača prikazana je na slici 5.34. Ako se uporede ova dva brojača, sa DFF i TFF, može se
uočiti da razlika odgovara razlici u konstrukcijama D i T flip-flopa, jer D flip-flop sa Eks-ILI kapijom u brojaču
sa slike 5.33 funkcionalno jeste T flip-flop, dok prvi D flip-flop sa iste slike odgovara T flip-flopu kome se na T
ulaz dovodi logička jedinica, kao što je to potrebno za prvi T flip-flop u izrazima (5.11).
Q0 Q1 Q2
1 T Q T Q T Q
C Q C Q C Q
CLK
Slika 5.34: 3-bitni sinhroni binarni brojač naviše, sa TFF
Za JK flip-flopove Bulove funkcije su date izrazima (5.12), a logička šema je prikazana na slici 5.35.
J 2  K 2  K1  Q1  Q 0
J 1  Q1  Q0 (5.12)
J0  K0 1
Q0 Q1 Q2
1 J Q J Q J Q
C C C
K Q K Q K Q
CLK
Slika 5.35: 3-bitni sinhroni binarni brojač naviše, sa JKFF
Na sličan način mogu se formirati izrazi i za binarni brojač sa SR flip-flopovima, kao i odgovarajuća logička
šema, što je ovde izostavljeno.
Tabela 5.20: 3-bitni binarni brojač naniže Na sličan nači se formira i brojač naniže (tabela 5.20). Ovde
je dat samo primer sa D flip-flopovima, a na isti način kao i
grupa 2 grupa 3 grupa 4
kod prethodnog brojača (tabela 5.19), može se formirati
komb. za TN za TN+1
tabela sa bilo kojim tipom flip-flopova. U varijanti sa D flip-
Q2 Q1 Q0 Q2 Q1 Q0 D2 D1 D0 flopovima praktično nema potrebe pisati stanja u grupi 3, jer
0 0 0 0 1 1 1 1 1 1 zbog karakteristije D flip-flopa, grupa 3 (buduća stanja) i
1 0 0 1 0 0 0 0 0 0 grupa 4 (ulazi D) imaju iste vrednosti. Zbog toga se, kod
2 0 1 0 0 0 1 0 0 1 automata sa D flip-flopovima, u tabeli stanja za sintezu
3 0 1 1 0 1 0 0 1 0 automata, može izbaciti grupa 3 (zbog toga je zatamnena), jer
4 1 0 0 0 1 1 0 1 1 D ulazi istovremeno opisuju i buduća stanja.
5 1 0 1 1 0 0 1 0 0
6 1 1 0 1 0 1 1 0 1 Odgovarajuće Bulove funkcije za ovaj brojač, koje se dobijaju
7 1 1 1 1 1 0 1 1 0 nakon minimizacije, date su izrazima (5.13:
D0  Q0
D1  Q1  Q0 (5.13)
D 2  Q 2  (Q1  Q 0)
Na osnovu ovih izraza dobija se logička šema prikazana na slici 5.36.
Q0 Q1 Q2
D Q D Q D Q
C Q C Q C Q
CLK
Slika 5.36: 3-bitni sinhroni binarni brojač naniže, sa DFF
5.5.2. Brojači sa skraćenim ciklusom
Kao i kod asinhronih brojača, skraćeni ciklus (moduo) brojanja podrazumeva da je broj validnih stanja
brojača manji od 2N, gde je N broj flip-flopova. Međutim, kako su ovde uslovi prelaska u naredno stanje
određeni kombinacionom mrežom koja je po pravilu minimizovana, kod sinhronih brojača se može desiti da
brojač koji se nađe u zabranjenom stanju, ne može da pređe u validno stanje, kao što je to slučaj sa asinhronim
brojačima. Zbog toga je, u okviru kombinacione mreže, potrebno predvideti i mogućnost pouzdanog prelaska iz
zabranjenog (jednog ili više) stanja u neko od validnih stanja, nakon čega brojač prolazi samo kroz validna
stanja. Tabela 5.21 opisuje sinhroni 4-bitni brojač modula 10, kod koga se koriste D flip-flopovi. Iz ranije
objašnjenih razloga, tabela sadrži samo stanja izlaza QX (pre taktovanja) i ulaze DX (budući izlazi QX). Tabela se
Tabela 5.21 prvo popunjava samo validnim kombinacijama, dok se D ulazi za
zabranjene kombinacije (10-15) popunjavaju sa X. Nakon
komb. Q3 Q2 Q1 Q0 D3 D2 D1 D0
minimizacije, za prvih 10 kombinacija dobijaju se izrazi (5.14):
0 0 0 0 0 0 0 0 1
1 0 0 0 1 0 0 1 0 D0  Q0
2 0 0 1 0 0 0 1 1
D1  Q3  (Q1  Q0)
3 0 0 1 1 0 1 0 0 (5.14)
4 0 1 0 0 0 1 0 1 D 2  Q 2  (Q1  Q0)
5 0 1 0 1 0 1 1 0 D3  Q 2  Q1  Q0  Q3  Q0
6 0 1 1 0 0 1 1 1
7 0 1 1 1 1 0 0 0 Analizom ovih izraza sada se u tabeli 5.21, za preostale kombinacije
8 1 0 0 0 1 0 0 1 (10-15) za D ulaze, umesto X upisuje izračunata vrednost, radi provere
9 1 0 0 1 0 0 0 0 ponašanja brojača u neregularnim stanjima:
10 1 0 1 0 1 0 0 1 Stanje 10 -> 9
11 1 0 1 1 0 1 0 0 Stanje 11 -> 4
12 1 1 0 0 1 1 0 1 Stanje 12 -> 13 -> 4
13 1 1 0 1 0 1 0 0 Stanje 14 -> 13 -> 4
14 1 1 1 0 1 1 0 1 Stanje 15 -> 8
15 1 1 1 1 1 0 0 0 Iz ovoga se vidi da ovakav brojač iz stanja 10, 11, 13 i 15 već nakon
jednog takta prelazi u regularno stanje, dok iz stanja 12 i 14 prvo
prelazi u zabranjeno stanje 13, da bi nakon toga prešao u regularno stanje, što je ukupno dva takta. Zaključak je
da ovaj brojač uvek prelazi iz zabranjenog u regularno stanje, nakon najmanje jednog, a najviše dva takta. Ako
ovo ne zadovoljava postavljene zahteve, deo tabele sa zabranjenim stanjima se mora popuniti na zahtevani
način, a sinteza brojača se mora izvršiti u potpunosti, a ne samo na osnovu regularnih stanja.
Za 3-bitni sinhroni brojač sa D flip-flopovima kome se stanja mogu predstaviti slikom 5.31 (regularna stanja od
1 do 6), može se napisati tabela 5.22. U ovom slučaju se vrednosti D ulaza za kombinacije 0 i 7 popunjavaju sa
X, nakon čega se vrši minimizacija:
D0  Q0
D1  Q1  Q0  Q 2  Q0 (5.15)
D 2  Q 2  Q1  Q1  Q0
Tabela 5.22 Popunjavanjem vrednosti D ulaza za kombinacije 0 i 1 na osnovu

dobijenih Bulovih izraza (5.15), dobija se
komb. Q2 Q1 Q0 D2 D1 D0
Stanje 0 -> 3
0 0 0 0 0 1 1 Stanje 7 -> 4
1 0 0 1 0 1 0 Iz ovoga se vidi da i ovaj brojač može da izađe iz zabranjenih
2 0 1 0 0 1 1 stanja, i to nakon jednog takta.
3 0 1 1 1 0 0
4 1 0 0 1 0 1 Svakako, mogući su slučajevi kada brojač iz nekog od
5 1 0 1 1 1 0 zabranjenih stanja ciklično prolazi samo kroz zabranjena stanja
6 1 1 0 0 0 1 (sva ili samo neka) i nikada ne prelazi u regularno stanje. U tom
7 1 1 1 1 0 0 slučaju je potrebno modifikovati jedno ili više zabranjenih stanja
pre sinteze (X vrednosti zameniti sa 0 ili 1). Na sličan način se
postupa i ako postoji određen zahtev u vezi zabranjenih stanja, na primer, da brojač uvek samo nakon jednog
takta prelazi iz bilo kog zabranjenog u regularno stanje.
5.5.3. Brojači sa nepravilnim brojanjem
Način sinteze sinhronih brojača omogućava lako ostvarenje brojača koji koriste nepravilan redosled
kombinacija. Primer ovakvog brojača je brojač koji koristi Grejov kôd, a opisan je tabelom 5.23. U ovoj tabeli
Tabela 5.23: Brojač sa Grejovim kodom Tabela 5.24

komb. Q2 Q1 Q0 D2 D1 D0 komb. Q2 Q1 Q0 D2 D1 D0
0 0 0 0 0 0 1 0 0 0 0 0 0 1
1 0 0 1 0 1 1 1 0 0 1 0 1 1
3 0 1 1 0 1 0 2 0 1 0 1 1 0
2 0 1 0 1 1 0 3 0 1 1 0 1 0
6 1 1 0 1 1 1 4 1 0 0 0 0 0
7 1 1 1 1 0 1 5 1 0 1 1 0 0
5 1 0 1 1 0 0 6 1 1 0 1 1 1
4 1 0 0 0 0 0 7 1 1 1 1 0 1
redosled vrsta odgovara Grejovom kodu, a u koloni kombinacije upisane su stvarne, binarne vrednosti ovih
kombinacija. Iste kombinacije, ali sa pravilnim redosledom po binarnoj (težinskoj) vrednosti prikazane su u
tabeli 5.24. Koji od ova dva načina pisanja tabele će se koristiti potpuno je svejedno, jedino je važno da
vrednosti za D ulaze budu pravilno popunjene. Sintezom ovog brojača dobijaju se izrazi (5.16):
D0  Q 2  Q1 
D1  Q 2  Q 0  Q1  Q 0 (5.16)
D 2  Q 2  Q0  Q1  Q0
Odgovarajuća logička šema prikazana je na slici 5.37.

Q0
Q1
Q2
D Q D Q D Q
C Q C Q C Q
CLK
Slika 5.37: 3-bitni sinhroni brojač Grejovog koda naviše, sa DFF
Nepravilno brojanje može da podrazumeva i brojanje sa korakom različitim od 1 (+ ili -). Na primer, tabelom
Tabela 5.25 5.25 je opisan brojač koji broji naniže, sa korakom od 3 (odnosno
komb. Q2 Q1 Q0 D2 D1 D0 -3). Postupkom minimizacije dobijaju se Bulovi izrazi (5.17:
0 0 0 0 1 0 1 D0  Q0
1 0 0 1 1 1 0 D1  Q1  Q0 (5.17)
2 0 1 0 1 1 1
3 0 1 1 0 0 0 D 2  Q 2  Q1  Q 0
4 1 0 0 0 0 1
5 1 0 1 0 1 0 Očigledno je da su kod sinhronih brojača moguće potpuno
6 1 1 0 0 1 1 proizvoljne varijante brojanja, što u krajnjem slučaju i jeste
7 1 1 1 1 0 0 osobina automata kome ova vrsta brojača pripada.
Sinhroni brojači do sada prikazani pripadali su automatima klase C, ali bez spoljašnjih ulaza (postoje samo
povratne sprege). Ako je potrebno da se brojač, zavisno od spoljnjih uslova, ponaša na više različitih načina,
dodavanjem potrebnih ulaza dobija se brojač koji u potpunosti pripada automatima klase C. Na primer, ako
brojač treba da ima mogućnost brojanja naviše i naniže, zavisno od namenskog ulaza, tada se tabela brojača
usložnjava, jer se prema tabeli 5.14, pojavljuju i ulazi iz grupe 1.
Tabela 5.26 Tabela 5.26 opisuje brojač koji može da broji naviše i
komb. Q2 Q1 Q0 U D2 D1 D0 naniže. Ako je ulaz U=1, brojač broji naviše sa korakom 1,
a ako je U=0, brojač broji naniže, sa korakom -3. Redosled
0 0 0 0 1 0 1
0 u tabeli je malo izmenjen u odnosu na tabelu 5.14, jer je
0 0 0 1 0 0 1 ulaz U, koji pripada grupi 1, stavljen posle izlaza Q koji
0 0 1 0 1 1 0 čine grupu 2. Razlog za ovo je samo bolja preglednost
1
0 0 1 1 0 1 0 tekućih kombinacija u koloni komb.
0 1 0 0 1 1 1
2
0 1 0 1 0 1 1 Minimizacijom se dobijaju izrazi (5.18):
0 1 1 0 0 0 0
3
0 1 1 1 1 0 0 D0  Q0
1 0 0 0 0 0 1 D1  Q1  Q0 (5.18)
4
1 0 0 1 1 0 1 D 2  Q 2  (Q1  Q 0)  U
1 0 1 0 0 1 0
5
1 0 1 1 1 1 0
Ovi izrazi su dati u vrlo kompaktnoj formi zahvaljujući
1 1 0 0 0 1 1 korišćenju Eks-ILI kola, a dobijeni su primenom
6
1 1 0 1 1 1 1 naknadnih transformacija, nakon minimizacije preko
1 1 1 0 1 0 0 dvostepene forme (zbir proizvoda).
7
1 1 1 1 0 0 0
Ako je neophodno koristiti dvostepenu logičku mrežu, bez
upotrebe Eks-ILI kola, dobijaju se nešto složeniji izrazi (5.19):
D0  Q0
D1  Q1  Q0  Q1  Q0 (5.19)
D 2  Q 2  Q0  U  Q 2  Q0  U  Q 2  Q1  U  Q 2  Q1  U  Q 2  Q1  Q0  U  Q 2  Q1  Q 0  U
5.5.4. Kružni brojač
Jedan tip brojača koji istovremeno pripada brojačima sa skraćenim ciklusom i brojačima sa
nepravilnim brojanjem je kružni brojač. Ovakav brojač u normalnom radu ne zahteva dodatnu kombinacionu
mrežu, jer su flip-flopovi od kojih je sačinjen povezani u krug, po čemu je i dobio naziv. Ukupan broj stanja
ovakvog brojača je najviše N, što je i broj flip-flopova od kojih je sastavljen. Primer kružnog brojača sa četiri
flip-flopa prikazan je na slici 5.38. Glavnu manu ovog brojača predstavljaju zabranjena stanja, zbog kojih je
jednostavno rešenje, kao ovo što je prikazano na slici, teško primenljivo. Zbog toga je neophodno dodavanje
kombinacione mreže, ali ne radi
Q0 Q1 Q2 Q3 ostvarenja regularnih stanja, nego radi
sprečavanja zabranjenih stanja. Na
primer, ako su svi flip-flopovi u stanju
D Q D Q D Q D Q logičke nule, tada će se nule prenositi iz
jednog u drugi flip-flop, zbog čega će
C Q C Q C Q C Q postojati samo jedno stanje, takođe sa
CLK svim nulama na izlazima brojača. Isti
Slika 5.38: 4-bitni kružni brojač sa DFF slučaj je i kada su svi flip-flopovi na
logičkoj jedinici. Regularno stanje kružnog brojača podrazumeva bar jednu logičku jedinicu i bar jednu logičku
nulu. Za brojač sa slike 5.38 moguće su kombinacije sa jednom, dve, ili tri logičke nule (odnosno jedinice). Ove
kombinacije su prikazane u tabeli
Tabela 5.27 5.27. Osnovni princip rada brojača je
a) 1 jedinica b) 2 jedinice c) 3 jedinice d) 2 jedinice pomeranje podatka prema flip-flopu
Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 sa višim indeksom, osim u slučaju
0 0 0 1 0 0 1 1 0 1 1 1 0 1 0 1 poslednjeg flip-flopa, čije se stanje
0 0 1 0 0 1 1 0 1 1 1 0 1 0 1 0 prenosi u flip-flop sa najnižim
0 1 0 0 1 1 0 0 1 1 0 1 indeksom. Tabela 5.27a prikazuje
1 0 0 0 1 0 0 1 1 0 1 1 stanja u varijanti sa jednom logičkom
jedinicom, a u tabeli 5.27c su
prikazana sva stanja za tri logičke jedinice. Stanja sa dve logičke jedinice su prikazane tabelama 5.27b (vezane
jedinice) i 5.27d (razdvojene jedinice), pri čemu poslednja tabela, 5.27d, ima samo dva moguća stanja. Ukupan
broj svih kombinacija u tabeli 5.27 je 14, a od ukupno 16 mogućih kombinacija, ne koriste se samo kombinacije
0 i 15, jer one nemaju smisla.
Za izlazak iz zabranjenih stanja koriste se asinhroni S i R ulazi flip-flopova (na slici 5.38 nisu nacrtani) i
kombinaciona mreža koja detektuje bar jedno zabranjeno stanje. Nakon sinteze kombinacione mreže, potrebno
je proveriti da li je preostalo neko zabranjeno stanje iz koga brojač ne može da izađe. Ako jeste, tada se i to
stanje uzima u obzir pri sintezi kombinacione mreže, a sinteza i provera izlaska iz svih zabranjenih stanja se
ponavlja. Na primer, za brojač iz tabele 5.27а, za sva stanja sastavlja se tabela 5.28. Regularna stanja su
kombinacije 1, 2, 4 i 8, u istom redosledu, dok su preostalih 12 kombinacija zabranjena stanja:
Tabela 5.28  Regularna stanja:
komb. Q3 Q2 Q1 Q0 Y  1-2-4-8-1...
 Zabranjena stanja:
0 0 0 0 0 1
 0-0...
1 0 0 0 1 0
 3-6-12-9-3...
2 0 0 1 0 0  5-10-5...
3 0 0 1 1 1  7-14-13-11-7...
4 0 1 0 0 0  15-15...
5 0 1 0 1 1 Vidi se da ima pet grupa zabranjenih stanja, unutar kojih se stanja ciklično
6 0 1 1 0 X menjaju. Zavisno od postavljenih zahteva, zabranjena stanja se mogu
7 0 1 1 1 X eliminisati na više načina:
8 1 0 0 0 0 1. Obezbediti kolo za inicijalizaciju brojača koje će, prilikom startovanja
9 1 0 0 1 X (kao što je uključenje napajanja) postaviti brojač u unapred definisano
10 1 0 1 0 X regularno stanje.
11 1 0 1 1 X 2. Minimalni detektor zabranjenih stanja, koji će obezbediti da se nakon
12 1 1 0 0 X manje ili više taktova brojač uvek uvede u regularno stanje.
13 1 1 0 1 X 3. Potpuni detektor zabranjenih stanja, koji obezbeđuje da brojač odmah,
14 1 1 1 0 X nakon samo jednog takta, prelazi iz bilo kog zabranjenog u neko od
regularnih stanja.
15 1 1 1 1 X
Kolo za inicijalizaciju je svakako najjednostavnije, jer podrazumeva poseban spoljašnji signal namenjen samo
za ovu svrhu. U ovom slučaju dovoljno je samo definisati koje je to inicijalno stanje i prema tome izvršiti
spajanje asinhronih S i R ulaza u flip-flopove. U primeru sa slike 5.39 kao inicijalno određeno je stanje Q3-Q2-
Q1-Q0=0001B, što znači da se na inicijalizacioni ulaz vezuje S ulaz prvog i R ulazi svih ostalih flip-flopova.
Ulazi S i R su nacrtani sa kružićem, što znači da su negirani, zbog čega je i inicijalizacioni ulaz INIT takođe
Q0 Q1 Q2 Q3 negiran. Logička nula na INIT ulazu
forsira (asinhrono) brojač u stanje 0001B,
bez ozbira na takt, čime se brojač
direktno uvodi u jedno od četiri regularna
DSQ D Q D Q D Q stanja, a vraćanjem INIT na logičku
jedinicu, brojač više nije u forsiranom
C Q CRQ CRQ CRQ stanju, nego može normalno da radi
(broji).
CLK
Prednost ovog rešenja je jednostavnost,
INIT jer nikakva dodatna kombinaciona mreža
Slika 5.39: 4-bitni kružni brojač sa inicijalizacijom nije potrebna, dovoljno je samo aktivirati
INIT ulaz, dok je mana to što mora
postojati neko spoljašnje kolo koje će u pravom trenutku aktivirati i deaktivirati INIT ulaz. Zbog toga je često
bolje rešenje kombinaciona mreža koja će, delimičnom ili potpunom detekcijom zabranjenih stanja, samostalno
inicijalizovati brojač, odnosno postaviti ga u neko od regularnih stanja.
U tabeli 5.28 izlaz Y predstavlja rezultat minimalne detekcije zabranjenih stanja. Naime, detektuje se stanje 0
(nema ni jedne jedinice) i stanja 3 i 5 sa po dve jedinice. Kako stanja 7 i 15 (uključivši i njihove rotirane
vrednosti) sadrže bar po dve jedinice i u sebi sadrže i stanja 3 i 5 (odnosno jedinice iz stanja 3 i 5), to znači ova
stanja nije potrebno posebno detektovati. Zbog toga izlaz Y mora biti na logičkoj nuli za regularna stanja, na
jedinici za izabranih nekoliko stanja (0, 3 i 5), a X je za sva preostala (zabranjena) stanja. Nakon minimizacije,
dobija se izraz (5.20), dok je odgovarajuća logička šema prikazana na slici 5.40:
Y  Q1  Q 0  Q 2  Q 0  Q3  Q 2  Q1  Q 0  Q1  Q 0  Q 2  Q 0  Q3  Q 2  Q1  Q 0 (5.20)
Q0 Q1 Q2 Q3
DSQ D Q D Q D Q
C Q CRQ CRQ CRQ
CLK
Slika 5.40: Kružni brojač sa delimičnim dekoderom zabranjenih stanja
Na sličan način se formira i kombinaciona mreža za potpunu detekciju zabranjenih stanja, samo što se u koloni
Y tabele 5.28 sve vrednosti označene sa X zamenjuju sa 1, nakon čega se sintetizuje izlaz Y i formira
odgovarajuća kombinaciona mreža.
1 Vremenski dijagrami 4-bitnog kružnog brojača,
CLK 0
kome je jedno od stanja 0001B, prikazani su na
Q0 0
1 slici 5.41. Smatrajući da su kašnjenja svih flip-
flopova ista, na slici se vidi da nakon prednje
1 ivice takta i kašnjenja flip-flopa, dolazi do
Q1 0
promene stanja, i to na svim flip-flopovima
1
Q2 0 (koji treba da se promene) istovremeno.
1
Q3 0
t
Slika 5.41: Vremenski dijagrami 4-bitnog kružnog brojača
U prethodnim primerima korišćeni su kružni brojači sa D flip-flopovima. Ovakvi brojači se svakako mogu
napraviti i sa SR odnosno JK flip-flopovima, spajanjem oba Q izlaza (direktnog i negiranog) na ulaze S i R,
odnosno J i K narednog flip-flopa, na isti način kako je to urađeno sa D flip-flopovima. Kada su u pitanju T flip-
flopovi, sa njima se kružni brojač ne može direktno napraviti, ali je moguće svaki flip-flop prvo transformisati u
na D flip-flop, pa onda ovakve izvedene flip-flopove iskoristiti za kružni brojač. Ipak, kako sam brojač radi po
principu cikličnog prenosa logičkog stanja, što je prirodni način rada D flip-flopa, ovaj tip flip-flopova se i
najčešće koristi za konstrukciju kružnih brojača.
5.5.5. Džonsonov brojač
Jedna od mana kružnog brojača je ta što postoji bar jedno stanje koje može da blokira brojač, tako da
nema nikakvih promena stanja. Konkretno, radi se o stanjima kada su svi flip-flopovi na logičkoj nuli ili
logičkoj jedinici, jer se iz takvog stanja rotacijom bita kroz kružni brojač stanje brojača ne menja. Osim ova dva
stanja, sva ostala stanja, bez obzira da li su regularna ili zabranjena, rotiraju svoju vrednost i menjaju ukupno
stanje kružnog brojača. U slučaju Džonsonovog brojača, dva blokirajuća stanja su izbegnuta, a ukupan broj
regularnih stanja je najviše 2·N, gde je N broj flip-flopova. Konstrukcija ovog brojača bazira na kružnom
brojaču, kod koga su flip-flopovi vezani u krug, samo što kod Džonsonovog brojača u ovoj kružnoj petlji postoji
jedna inverzija, odnosno svi flip-
Q0 Q1 Q2 Q3 flopovi osim jednog para su povezani
direktno, dok je veza između jednog
para negirana. Na slici 5.42 je prikazan
D Q D Q D Q D Q 4-bitni Džonsonov brojač sa D flip-
flopovima. Vidi se da su veze između
C Q C Q C Q C Q flip-flopova 0/1, 1/2 i 2/3 direktne, dok
CLK je veza 3/0 negirana, jer je flip-flop 0
Slika 5.42: 4-bitni Džonsonov brojač sa DFF povezan na izlaz Q umesto izlaza Q
flip-flopa 3. to znači da u zatvorenoj petlji, kroz koju se logička stanja kreću, postoji jedna negacija, koja
obezbeđuje da svaka logička nula, kada prođe kroz inverziju, postane logička jedinica, čime je obezbeđeno da
stanje brojača kada su svi flip-flopovi na logičkoj nuli, nije blokirajuće, jer će se nule transformisati u jedinice (i
obrnuto), nakon dovoljnog broja taktovanja.
Kako kod ovog brojača, zbog jedne inverzije u petlji, osim regularnih stanja koje ima kružni brojač, mogu da se
pojave i inverzne varijante svih stanja kružnog brojača, maksimalan broj regularni stanja je dvostruko veći nego
kod kružnog brojača. Primer prolaska kroz sva stanja brojača, počevši od nultog stanja, dat je u tabeli 5.29 (r.b.
označava redni broj stanja a ne kombinaciju), dok su vremenski dijagrami za ova stanja prikazani na slici 5.43.
Tabela 5.29 1
CLK 0
r.b. Q3 Q2 Q1 Q0
1
0 0 0 0 0 Q0 0
1 0 0 0 1 1
2 0 0 1 1 Q1 0
3 0 1 1 1 1
Q2 0
4 1 1 1 1
5 1 1 1 0 Q3 0
1
6 1 1 0 0
7 1 0 0 0
t
0 0 0 0 0
Slika 5.43: Vremenski dijagrami 4-bitnog Džonsonovog brojača
... ... ... ... ...
Princip zaštite od pojave zabranjenih stanja isti je kao i kod kružnog brojača, namenskom inicijalizacijom i
delimičnom odnosno potpunom detekcijom zabranjenih stanja.
5.5.6. Generički brojač
Generički brojač se pre može nazvati automat nego brojač, jer podrazumeva potpuno proizvoljan
(zavisno od potrebe) način promene stanja. Zbog toga se, za formiranje ovakvog brojača, koristi generalni način
sinteze automata predstavljen tabelom 5.14, uz primenu bilo kog tipa flip-flopa (uključivši i kombinovanje
različitih tipova) kao što je to dato primerom u tabeli 5.19. Primer jednog takvog brojača, sastavljenog od tri
flip-flopa, D, SR i JK tipa, koji može da broji naviše sa redosledom 0-1-2-3-7-5-6-0 i naniže sa redosledom 7-6-
5-3-0-2-1-7, a iz zabranjenog stanja 4 prelazi u regularno stanje 0, opisan je tabelom 5.30.
Tabela 5.30
grupa 1 grupa 2 grupa 3 grupa 4
komb. U Q2N Q1N Q0N Q2N+1 Q1N+1 Q0N+1 D2 S1 R1 J0 K0 komentar
0 0 0 0 0 1 0 0 1 0 0 X 0–>2, \
0
1 0 0 0 0 0 1 0 0 X 1 X 0–>1, /
0 0 0 1 1 1 1 1 1 0 X 0 1–>7, \
1
1 0 0 1 0 1 0 0 1 0 X 1 1–>2, /
0 0 1 0 0 0 1 0 0 1 1 X 2–>1, \
2
1 0 1 0 0 1 1 0 X 0 1 X 2–>3, /
0 0 1 1 0 0 0 0 0 1 X 1 3–>0, \
3
1 0 1 1 1 1 1 1 X 0 X 0 3–>7, /
0 1 0 0 0 0 0 0 0 X 0 X 4–>0, \
4
1 1 0 0 0 0 0 0 0 X 0 X 4–>0, /
0 1 0 1 0 1 1 0 1 0 X 0 5–>3, \
5
1 1 0 1 1 1 0 1 1 0 X 1 5–>6, /
0 1 1 0 1 0 1 1 0 1 1 X 6–>5, \
6
1 1 1 0 0 0 0 0 0 1 0 X 6–>0, /
0 1 1 1 1 1 0 1 X 0 X 1 7–>6, \
7
1 1 1 1 1 0 1 1 0 1 X 0 7–>5, /
Polje komentar rezimira redni broj prethodnog i narednog stanja, kao da li promena odgovara redosledu naviše
(/) ili naniže (\). Dalji postupak sinteze je uobičajen, a formiraju se funkcije za D2, S1, R1, J0 i K0, na osnovu
ulaznih veličina U, Q2N, Q1N i Q0N. Logička šema ovakvog brojača, bez detalja kombinacione mreže, prikazana
je na slici 5.44:
kombinaciona mreža
J Q S Q D Q
C C
K Q R Q C Q
CLK
Q0 Q1 Q2
Slika 5.44: Primer 3-bitnog generičkog brojača
5.5.7. Presetabilni brojači
Kod nekih brojača postoji potreba da se sinhrono sa taktom, umesto narednog stanja predviđenog
sekvencom brojanja, brojač dovede u tačno određeno stanje. Za ove svrhe se ne mogu koristiti asinhroni S i R
ulazi flip-flopova, jer ovi ulazi mogu promeniti stanje brojača u bilo kom trenutku, nezavisno od takta. Sa druge
strane, sinhrono postavljanje brojača u određeno stanje obezbeđuje da se promene stanja brojača događaju u
tačno određenim, predvidivim trenucima. Kombinaciona mreža za ove svrhe ne mora se uvek sintetizovati
istovremeno sa kombinacionom mrežom
kombinaciona mreža brojača, pogotovo ako redosled brojanja
zahteva složenu kombinacionu mrežu.
RST Najjednostavniji primer je sinhrono
resetovanje brojača, kao što je prikazano
na slici 5.45.
D Q D Q D Q
Osim kombinacione mreže koja ostvaruje
C Q C Q C Q funkciju brojanja, na slici se vide i
CLK logičke I kapije koje omogućavaju
Q0 Q1 Q2 forsiranje D ulaza svih flip-flopova na
logičku nulu, ako je RST signal aktivan
Slika 5.45: 3-bitni brojač sa sinhronim resetom
(na logičkoj nuli). Kako D ulaz nije
asinhroni, aktiviranje RST signala ima efekta tek na narednu ivicu takta, odnosno sinhrono sa taktom. Ove
kapije, zajedno sa osnovnom kombinacionom mrežom brojača, čine kompletnu kombinacionu mrežu automata.
Iz ovoga se može zaključiti da se složena kombinaciona mreža može sintetizovati i parcijalno, kao što je to ovde
slučaj.
Na slici 5.46 prikazan je 3-bitni brojač koji se sinhrono može postaviti u proizvoljno stanje (presetabilni brojač).
Kod ovog brojača se koriste dodatni ulazi P2, P1 i P0 preko koji se postavlja proizvoljno stanje brojača, kao i
PL ulaz koji određuje da li brojač broji prema pravilima određenim kombinacionom mrežom (PL=0), ili se na D
ulaze flip-flopova forsira stanje definisano ulazima P2, P1 i P0. Dodatne logičke kapije, po dve I i jedna ILI
kapija za svaki flip-flop, kao i jedan zajednički invertor, čine multiplekser 2/1 (zaokruženo isprekidanom
linijom), kojim se bira da li se na D ulaze flip-flopova dovodi ulaz Px ili odgovarajući izlaz iz kombinacione
mreže. Selekcioni ulaz ovakvog multipleksera je PL. Zbog toga na logičkim šemama brojača vrlo često
pojavljuju i simboli multipleksera, čime je i sama slika jednostavnija i očiglednija.
kombinaciona mreža
PL
D Q D Q D Q
C Q C Q C Q
CLK
P0 Q0 P1 Q1 P2 Q2
Slika 5.46: 3-bitni presetabilni brojač
Kod ovakvog brojača, ako se Px ulazi postave na logičku nulu, tada se aktiviranjem PL ulaza (logička jedinica)
izaziva resetovanje brojača na narednu ivicu takta. Zbog toga brojači koji imaju ovakvu mogućnost preseta,
obično nemaju poseban ulaz za reset.
Ukoliko nije neophodno da se forsirano postavljanje stanja brojača (presetovanje) uvek vrši sinhrono sa taktom,
moguće je koristiti asinhrono presetovanje pomoću S i R ulaza u flip-flopove, slično brojaču sa slike 5.30. Ako
se u brojaču sa slike 5.46 uklone logički elementi za sinhroni preset, a iskoriste S i R ulazi u flip-flopove na
način kako je to prikazano na slici 5.47, dobija se brojač sa asinhronim presetom. Po dve NI kapije i jedan
invertor uz svaki flip-flop formiraju dekoder 2/1. Kada je dekoder neaktivan (ulaz E, odnosno globalni ulaz PR),
tada su izlazi dekodera na logičkoj jedinici, što znači da su svi S i R ulazi (negirani) pasivni i ne utiču na rad
brojača. Kada se PR postavi na logičku jedinicu, tada je samo po jedan izlaz dekodera aktivan, što znači da se
forsira asinhrono setovanje odnosno resetovanje (zavisno od ulaza Px) odgovarajućeg flip-flopa.
kombinaciona mreža
Y1 Y0
DSQ DSQ DSQ
CRQ CRQ CRQ E
CLK
S
PR Dekoder 1/2
Q0 Q1 Q2
P0 P1 P2
Slika 5.47: 3-bitni presetabilni brojač sa asinhronim presetom
5.6. Registri
Grupa flip-flopova sa zajedničkim taktom i zajedničkom funkcijom naziva se registar. Za razliku od

brojača, registri nisu ciklični automati, iako kod nekih registara informacije mogu prelaziti sa jednog na drugi
flip-flop registra. U tom smislu registri se mogu podeliti na paralelne (statičke) i pomeračke (dinamičke).
Registri su najčešće sastavljeni od osam flip-flopova, što odgovara jednom bajtu podataka.
5.6.1. Paralelni registri
Paralelni registri su grupe flip-flopova koje se koriste za privremeno smeštanje i čuvanje binarnih
podataka. Grupa od osam flip-flopova odgovara najčešće korišćenoj, osam-bitnoj, odnosno jedno-bajtnoj
organizaciji. Primer osam-bitnog registra prikazan je na slici 5.48:
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
OE
D Q D Q D Q D Q D Q D Q D Q D Q
CRQ CRQ CRQ CRQ CRQ CRQ CRQ CRQ

CLR
CLK
D0 D1 D2 D3 D4 D5 D6 D7
Slika 5.48: 8-bitni paralelni registar, sa resetom i trostatičkim izlazom
Kao što se vidi sa slike, svi flip-flopovi imaju zajednički takt CLK, kao i još dva nameska priključka, CLR
(Clear) i OE (Output Enable). Ulazi Dx i izlazi Qx su pojedinačni i međusobno nezavisni. Na prednju ivicu
takta, u sve flip-flopove se upisuje podatak koji se tog trenutka nalazi na ulazima Dx. Ovaj podatak ostaje
memorisan, sve do naredne promene usled prednje ivice takta, ili aktiviranja CLR ulaza. Namenski ulaz CLR se
koristi za istovremeno brisanje sadržaja svih flip-flopova (resetovanje). Preostali zajednički ulaz OE se koristi za
aktiviranje izlaznih trostatičkih bafera, koji razdvajaju spoljašnje priključke (izlaze) od izlaza flip-flopova. Kada
je OE pasivan (ovde na logičkoj jedinici), svi baferi su isključeni, što znači sa su prividno otkačeni sa izlaznih
linija Qx. Ako je OE aktivan (na logičkoj nuli), tada ovi baferi rade normalno (aktivni su), pa se na izlazima Qx
pojavljuje sadržaj flip-flopova. Primer korišćenja ovakvog paralelnog registra prikazan je na slici 5.49. Izlazi
oba registra su povezani zajedno, na linije D0 do D7. Standardni izlazi se ne smeju povezivati zajedno.
Međutim, kako kod ovog registra postoje
REG1 D: 0 1 2 3 4 5 6 7 trostatički izlazni baferi, čiji su kontrolni
REG2
signali OE spojeni preko invertora, izlazi
A0 D0 Q0 Q0 D0 B0 registara se mogu spojiti zajedno, jer invertor
A1 D1 Q1 Q1 D1 B1 obezbeđuje da uvek samo jedan registar ima
A2 D2 Q2 Q2 D2 B2 aktivne izlaze, dok su izlazi drugog registra u
A3 D3 Q3 Q3 D3 B3 stanju visoke impedanse (prividno otkačeni).
A4 D4 Q4 Q4 D4 B4
A5 D5 Q5 Q5 D5 B5 Svaki od dva registra ima svojih osam ulaza
A6 D6 Q6 Q6 D6 B6 za podatke, sopstveni ulaz za resetovanje
A7 D7 Q7 Q7 D7 B7 (CLR) i sopstveni takt. To znači da se
CLK1 CLK CLK CLK2 podacima u svakom registru manipuliše
CLR1 CLR OE OE CLR CLR2 potpuno nezavisno, a zajednički je jedino ulaz
SEL, kojim se određuje registar čiji će se
SEL
sadržaj pojaviti na izlazima D0 do D7 (prvi
Slika 5.49: Primer primene 8-bitnih paralelnih registara registar za SEL=0, a drugi za SEL=1). Na
ovaj način može se povezati i više od dva registra, jedino je važno da uvek najviše jedan od njih ima aktiviran
ulaz OE.
D7..0
REG1 REG2 Grupe srodnih signala (isti naziv, ali različiti
indeksi) se obično crtaju jednom debljom
A7..0 D7..0 Q7..0 Q7..0 D7..0 B7..0 linijom, uz oznaku signala nazivom i opsegom
indeksa, kao što je to prikazano na slici 5.50.
CLK1 CLK CLK CLK2 Ovakav način crtanja je znatno jednostavniji i
CLR1 CLR OE OE CLR CLR2 pregledniji, zbog čega se često koristi,
SEL pogotovo na složenijim i većim logičkim
Slika 5.50: Jednostavnije nacrtana šema sa slike 5.49 šemama.
Nemaju svi paralelni registri ulaze CLR i OE. Uobičajeno je, da ako postoji jedan od ova dva signala, ne postoji
drugi. To je zbog toga što jedan ovakav registar može fizički da se napravi kao integrisano kolo sa 20
priključaka. Osim osam ulaznih i osam izlaznih, mora da postoji CLK, napajanje i masa, što je sve zajedno 19
priključaka. To znači da preostaje samo još jedan slobodan priključak, koji može biti ili CLR, ili OE. Registar sa
slike 5.48 je dat samo kao primer kompletnog osam-bitnog registra, radi potpunijeg opisa načina rada paralelnih
registara.
Osim D flip-flopova sa kojima je napravljen paralelni registar sa slike 5.48, mogu se koristiti i D lečevi. U tom
slučaju se ovakvo kolo naziva osam-bitni (ili oktal - Octal) leč, a ne registar. Kompletna funkcionalnost registra
i leča je ista, osim načina taktovanja. Registar reaguje na prednju (ili ponekad na zadnju) ivicu takta, dok
ekvivalentni leč reaguje na logičko stanje takta. Dok registar postavlja stanje flip-flopova samo u trenutku
odgovarajuće ivice takta, leč prosleđuje stanje ulaza u interne lečeve i na izlaze za svo vreme aktivnosti takta, a
prilikom deaktiviranja takta, poslednje upisano stanje se zadržava (zamrzava). Simbol osam-bitnog leča je isti
kao i za osam-bitni registar (kao na slici 5.49), tako da se na osnovu simbola ne može znati da li je u pitanju leč
ili registar, osim ako se za takt ne koristi dodatni simbol takta (slika 5.7).
5.6.2. Pomerački registri
Pomerački registri veoma podsećaju na kružni brojač, jer se podatak u jednom ovakvom registru
prenosi iz jednog u drugi flip-flop. Osnovna razlika između ova dva tipa logičkih kola je u tome što kod
pomeračkog registra nema vraćanja podatka sa poslednjeg na prvi flip-flop, kao što je to slučaj sa kružnim
brojačem. Primer jednog četvoro-bitnog pomeračkog registra prikazan je na slici 5.51. Svakim taktovanjem se
podatak iz flip-flopa FF2 prebacuje u FF3, iz FF1 u FF2, iz FF0 u FF1, a sa ulaza SI (Serial Input) u FF0. Sva
ova pomeranja podataka (prema slici na desnu stranu) dešavaju se istovremeno, zbog čega se ovakav registar i
naziva pomerački.
Q0 Q1 Q2 Q3
tok podataka
D Q D Q D Q D Q SI Q0
SI
FF0 FF1 FF2 FF3 Q1
C C C C Q2
CLK Q3
CLK
a) 4-bitni pomerački registar b) Simbol
Slika 5.51: 4-bitni serijsko-paralelni pomerački registar
Ako se na ulazu SI, sinhrono sa taktom, dovodi sekvenca podataka, tada će četiri sukcesivne ulazne vrednosti
1
biti prebačene u četiri flip-flopa nakon četiri taktne
CLK 0 ivice. Slika 5.52 prikazuje vremenske dijagrame 4-
1 bitnog pomeračkog registra sa slike 5.51. Ulazni
SI 0 1 0 1 1
podatak na SI se menja dok je takt CLK na logičkoj
1
Q0 0 1 0 1 1 jedinici. Za taktne ivice 1 do 4 (brojevi na vremenskoj
1 0 1 0 1
osi t), vremenski redosled podataka je 1-0-1-1. Ulazni
Q1 0 podatak najduže putuje do poslednjeg flip-flopa, što
1
Q2 0 0 0 1 0 znači da će se, nakon četiri ivice takta, podatak koji je
1 na vrem enskoj osi označen sa 1 pojaviti u poslednjem
Q3 0 0 0 0 1
flip-flopu, dok će se podatak označen sa 4 naći u
prvom flip-flopu. Ako se uporedi logička vrednost SI
1 2 3 4 t
ulaza u trenucima 1, 2 3 i 4 sa finalnim vrednostima za
Slika 5.52: Vremenski dijagram registra sa slike 5.51 Q3, Q2, Q1 i Q0 vidi se da su ove vrednosti iste
(vertikalna strelica sa desne strane slike).
Na ovaj način postignuto je da se ulazni 4-bitni podatak, koji se na SI ulaz dovodio serijski, bit po bit sinhrono
sa taktom, nakon četiri takta pojavio na izlazima flip-flopova, po jedan bit u svakom flip-flopu, odnosno
paralelno (istovremeno). Zbog toga se ovakav pomerački registar naziva serijsko-paralelni (pomerački) registar.
Treba primetiti da se stanja (i izlazi) flip-flopova tokom taktovanja menjaju, tako da se finalni podatak dobija
tek nakon poslednjeg takta.
Serijsko-paralelni pomerački registri mogu se povezati radi formiranja pomeračkog registra sa većim brojem
flip-flopova, odnosno bita. Povezivanje se radi tako što je takt zajednički, a Q3 izlaz se vezuje na SI ulaz
narednog pomeračkog registra, kao što je prikazano na slici 5.53, gde su serijski povezana dva pomeračka
registra sa slike 5.51.
D: 0 1 2 3 4567
SI SI Q0 SI Q0 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
Q1 Q1
Q2 Q2 SI
CLK Q3 CLK Q3 CLK
CLK
a) Povezivanje dva pomeračka registra b) Simbol ekvivalentnog registra
Slika 5.53: Povezivanje pomeračkih registara
Ovakav registar ima 8 izlaza, što znači da osam sukcesivnih bita sa serijskog ulaza SI konvertuje u paralelnu
izlaznu reč. Nakon više od osam taktova, prvi podatak koji je ušao u pomerački registar gubi se, a u registru
ostaje poslednjih osam ubačenih bita. Na slici je prikazan i simbol ekvivalentnog 8-bitnog pomeračkog registra.
Neki pomerački registri imaju mogućnost pomeranja podataka na obe strane, odnosno u oba smera, pri čemu se
pod smerom 'levo' podrazumeva pomeranje od pozicije manje do pozicije veće težine. U ovom slučaju nije
moguće jednostavno povezivanje flip-flopova, jer na rad registra utiče i kontrolni ulaz koji određuje smer
pomeranja. Zbog toga je ovde neophodno dodati kombinacionu mrežu koja omogućava traženu funkcionalnost.
Kako se svi flip-flopovi (i njihove odgovarajuće kombinacione mreže) ponašaju na isti način, dovoljno je
formirati kombinacionu mrežu koja jedan flip-flop postavlja na osnovu kontrolnog ulaza za smer i stanja dva
okolna flip-flopa, prethodnog i narednog. Za prvi i poslednji flip-flop, umesto jednog od dva okolna flip-flopa,
koristi se serijski ulaz sa jedne, odnosno druge strane. Primer ovakvog 4-bitnog pomeračkog registra prikazan je
na slici 5.54:
Q0 Q1 Q2 Q3
SR
SL
I0 I1 I0 I1 I0 I1 I0 I1
S Y D Q S Y D Q S Y D Q S Y D Q
FF0 FF1 FF2 FF3
C C C C
LF
CLK
Slika 5.54: 4-bitni serijsko-paralelni pomerački registar
Radi preglednosti, umesto logičkih kola, na slici su nacrtani multiplekseri 2/1 (odgovaraju slici 4.7a). Ulaz LF
određuje smer kretanja podataka. Kada je ovaj ulaz aktivan (na logičkoj nuli), tada se na izlaze Y multipleksera
prosleđuje stanje sa ulaza I0, što odgovara pomeranju podataka od nižeg ka višem bitu (na slici sa leva u desno),
a serijski ulaz je tada SL. Ako je ulaz LF neaktivan (na logičkoj jedinici), tada se I1 ulaz multipleksera
prosleđuje na izlaz Y, a SR je serijski ulaz. Ovime se pomeranje podataka vrši u obrnutom smeru, odnosno od
višeg ka nižem bitu (na slici sa desna u levo).
Umesto paralelnih izlaza, pomerački registar može da ima paralelne ulaze. U tom slučaju reč je o paralelno-
serijskom pomeračkom registru, u koji se podaci prvo paralelno upišu u flip-flopove, a zatim se preko serijskog
izlaza prenose bit po bit, na svaki takt. Paralelno upisivanje može da bude sinhronizovano sa taktom i tada je
potrebna odgovarajuća kombinaciona mreža, slična onoj sa slike 5.54, jer svaki ulaz u flip-flop treba da koristi
spoljašnji ulaz u slučaju paralelnog upisa, a izlaz prethodnog flip-flopa za vreme pomeranja. Ovakav pomerački
registar prikazan je na slici 5.55. Izlazi flip-flopova se ne koriste, osim poslednjeg flip-flopa, čiji se izlaz koristi
SI I0 Y D Q I0 Y D Q I0 Y D Q I0 Y D Q SO
I1 S FF0 I1 S FF1 I1 S FF2 I1 S FF3
C C C C
CLK
PL
D0 D1 D2 D3
Slika 5.55: 4-bitni paralelno-serijski pomerački registar sa sinhronim upisom

za dalje serijsko povezivanje. Serijski ulaz za proširenje pomeračkog registra je SI, serijski izlaz je SO, takt je
CLK, a ulaz koji omogućava paralelni upis je PL (Parallel Load). Kombinacionu mrežu predstavljaju
multiplekseri, kojima se bira da li se na ulaz flip-flopa dovodi izlaz prethodnog flip-flopa, ili ulaz za paralelni
upis. Kada je PL na logičkoj nuli, tada se koristi ulaz I0 multipleksera, što znači da se tada podaci pomeraju, a
kada je PL na logičkoj jedinici, vrši se upis sa Dx ulaza u odgovarajuće flip-flopove. Kako se sve promene flip-
flopova dešavaju na ivicu takta, to znači da se i paralelno upisivanje vrši sinhrono sa taktom.
Osim sinhronog, moguć je i asinhroni paralelni upis u pomerački registar (isto kao asinhroni preset brojača sa
slike 5.47). Iako se i u ovom slučaju koristi dodatna kombinaciona mreža, ova mreža je odvojena od putanje
pomeranja podataka, jer se koriste asinhroni S i R ulazi u flip-flopove, koji ne zavise od takta ili D ulaza u flip-
flop. Pomerački registar sa asinhronim paralelnim upisom prikazan je na slici 5.56. Kombinacionu mrežu
predstavljaju demultiplekseri, slični onima sa slike 4.13a, samo što su ovde negirani izlazi. Kada je ulaz za
paralelni upis (PL) na logičkoj nuli, svi demultiplekseri su u pasivnom stanju, sa oba izlaza (Y0 i Y1) na
logičkoj jedinici, koja znači i pasivne S i R ulaze flip-flopova, što je režim normalnog rada. Ako je PL (E ulaz u
demultiplekser) na logičkoj jedinici, jedan od dva izlaza Y0 ili Y1 demultipleksera je aktivan, zavisno od
selekcionog ulaza SEL. Za SEL=0, aktivan je izlaz Y0 (Y0=0, Y1=1), što znači da se odgovarajući flip-flop
resetuje. Za SEL=1, aktivan je izlaz Y1 (Y0=1, Y1=0), zbog čega će se flip-flop setovati.
SI DSQ DSQ DSQ DSQ SO

FF0 FF1 FF2 FF3
CR CR CR CR
CLK
Y1 Y0 Y1 Y0 Y1 Y0 Y1 Y0
E SEL E SEL E SEL E SEL
PL
D0 D1 D2 D3
Slika 5.56: 4-bitni paralelno-serijski pomerački registar sa asinhronim upisom
Kombinovanjem dva pomeračka registra, od kojih je jedan paralelno-serijski, a drugi serijsko-paralelni, može se
grupa podataka preneti korišćenjem malog
R1 R2 broja linija (serijski prenos). Jedan takav primer
D0 D0 Q0 D0 prikazan je na slici 5.57. Prvi registar R1 je
D1 D1 Q1 D1 paralelno-serijski. Podatak D (8-bitni) se prvo
D2 D2 Q2 D2 upiše u registar R1 korišćenjem ulaza PL.
D3 D3 Q3 D3 Nakon toga, upisani podatak se sa izlaza SO
D4 D4 Q4 D4 registra R1, bit po bit, prebacuje u registar R2
D5 D5 Q5 D5 (serijsko-paralelni) na ulaz SI, preko koga se
D6 D6 Q6 D6 upisuje po jedan bit sinhrono sa taktom. Nakon
D7 D7 Q7 D7 osam taktova, podatak D (8-bitni) sa leve strane
0 SI slike prebačen je u registar R2 i pojavljuje se na
PL PL SO izlazima D sa desne strane slike. U ovom
CLK CLK SO SI CLK primeru nedostaje informacija na prijemnoj
strani (registar R2) kada je 8-bitni podatak
kompletiran. Osim toga, mana ovakve veze je
Slika 5.57: Primer primene 8-bitnih pomeračkih registara to što se izlazi tokom prenosa stalno menjaju,
sve dok se nakon osam taktova prenos ne kompletira, ali se to može rešiti dodavanje jednog paralelnog registra
na prijemnoj strani, čiji se upis aktivira na kraju prenosa svih bita podataka.
5.7. Memorije
Iako se paralelni registri koriste za čuvanje podataka, kada su u pitanju veće količine podataka,
standardni registri nisu primenljivi. Umesto njih, koriste se namenska kola koja se nazivaju memorije. Osnovna
podela memorija je na ROM (Read Only Memory) sa fiksnim sadržajem i RAM (Random Access Memory) sa
promenljivim sadržajem. Memorija ROM tipa se može samo čitati, a zavisno od vrste, upis podataka se vrši
fabrički, namenskim uređajem - programatorom, ili na mestu primene odgovarajućim postupkom. Osnovna
osobina ovih memorija je da ne gube sadržaj nakon isključenja napajanja. Iako se u neke vrste ovih memorija
može upisivati sadržaj tokom eksploatacije, broj upisa je ograničen, uz složeniji i sporiji postupak od čitanja. Za
razliku od ovih memorija, memorije RAM tipa se mogu ravnopravno koristiti za upis i čitanje podataka, a oba
postupka su približno jednake brzine i jednostavnosti, bez ograničenja u broju pristupa. Osnovna karakteristika
ovih memorija je gubitak podataka nakon isključenja napajanja.
5.7.1. Organizacija memorije
Zbog velikog broja memorijskih elemenata (ćelija), nije moguće odjednom pristupiti svim
memorijskim elementima (jedan element odgovara jednom bitu), nego je pristup podeljen na grupe bita.
Uobičajeno je da se grupa bita kojoj se pristupa naziva reč, pri čemu se definiše i veličina reči izražena u broju
bita, a fizičke linije koje preko kojih se memorijskoj reči pristupa nazivaju se magistrala podataka (Data Bus).
Veličina jedne reči uglavnom može biti 1, 4, 8 ili 16 bita. Najčešća organizacija pristupa je po bajtovima,
odnosno grupama po osam bita. Spolja posmatrano, sadržaj memorije je organizovan u matričnom formatu, gde
je jedna dimenzija veličina (tj. širina) memorijske reči, a druga dimenzija je ukupan broj reči. U svakom
trenutku moguće je pristupiti samo jednoj memorijskoj reči, a redni broj reči kojoj se pristupa naziva se adresa,
dok se fizičke linije koje se koriste za prenos adrese nazivaju magistrala adresa (Address Bus). Lista svih
mogućih adresa memorije naziva se adresni prostor.
Tabela 5.31: Primer organizacije memorije Primer organizacije memorije širine 8 bita i veličine
adr N-1 D7 D6 D5 D4 D3 D2 D1 D0 N bajtova je dat u tabeli 5.31. Svaki red u tabeli
adr N-2 D7 D6 D5 D4 D3 D2 D1 D0 predstavlja jednu 8-bitnu reč (D7..D0), a
... ... ... ... ... ... ... ... ... pojedinačne reči su određene adresom adr, koja se
adr 2 D7 D6 D5 D4 D3 D2 D1 D0 numeriše od 0 do N-1. Kako je i adresa binarni broj
adr 1 D7 D6 D5 D4 D3 D2 D1 D0 sastavljen od pojedinačnih bita, ukupan broj reči N
jednak je 2K, gde je K broj bita adrese. Na primer,
adr 0 D7 D6 D5 D4 D3 D2 D1 D0
ako je adresa sastavljena od 10 bita, ukupan broj
10
reči N je 2 = 1024. Treba napomenuti da reči u tabeli 5.31 mogu biti različite, iako su označene istim
oznakama (D7..D0). Primer RAM memorije formata 32x4 bita prikazan je na slici 5.58. Osnovni priključci ove
memorije su:
A5..A0 - Adresni ulazi, ukupan broj adresa je 26 = 32

A0 D0 D3..D0 - Ulazi/izlazi za podatke, širina reči 4 bita
A1 D1 CS - (Chip Select) ulaz za aktiviranje memorije,
A2 D2 A5..0 D3..0 aktivna logička nula
A3 D3 RD - (Read) ulaz za čitanje, aktivna logička nula
A4 CS WR - (Write) ulaz za upis, aktivna logička nula
A5 RD
CS WR Ako memorija nije aktivirana ulazom CS, priključci Dx
RD su u stanju visoke impedanse (trostatički izlazi), a
WR memorija ne reaguje na ulaze RD i WR. Kada je CS
a) Standardni simbol b) Pojednostavljen simbol aktivan, tada aktivan ulaz RD uključuje izlazne trostatičke
bafere i memorisani podatak sa adrese određene ulazima
Slika 5.58: Memorija 32x4 bita
Ax se pojavljuje na izlazima Dx. U slučaju da je WR ulaz
aktivan, tada se podatak postavljen spolja, na ulaze Dx (dvosmerne linije), upisuje u memorijske elemente na
adresi određenoj sa Ax.
S obzirom da moguću složenost adresnog dekodera, koji za K adresnih bita treba da ima 2K izlaza, uobičajeno je
da se formira matrica N x M, primenom dva dekodera, od kojih svaki dekoduje po jedan deo adresnih linija. Za
DOUT
A3 S1 Y0 0 1 2 3
A2 S0
Y1 4 5 6 7
DIN D Q TS DOUT
Y2 8 9 10 11 WR C TSE
E1
E
CS E E2
Y3 12 13 14 15 EC
RD
DIN
E Y0 Y1 Y2 Y3
E1 - Horizontalne linije
A1 S1
E2 - Vertikalne linije
A0 S0
RD
WR
a) Memorijska matrica 4x4x1 bit, odnosno 16x1bit b) Jedna memorijska ćelija
(*)
Slika 5.59: Memorija 16x1 bit
*
Sliku 5.59 treba shvatiti kao blok-šemu, pogodnu za prikaz principa rada memorije.
ukupno K adresnih linija, ove linije se dele na K = I + J, pri čemu matricu čini N = 2I horizontalnih i M = 2J
vertikalnih linija. Ukupan broj presečnih tačaka matrice je N · M = 2I · 2J = 2I+J = 2K. U svakoj presečnoj tački
matrice nalazi se po jedan memorijski element, za čije aktiviranje je potrebno da se istovremeno aktiviraju
horizontala i vertikala u čijem se preseku element nalazi. Primer memorije kapaciteta 16 x 1 bit prikazan je na
slici 5.59a. Svaki od dva dekodera je tipa 2/4, sa po dve ulazne adresne linije, što je ukupno 4 adresne linije.
Spolja posmatrano, ove četiri adresne linije i dva dekodera se ponašaju kao jedan dekoder 4/16. Pojedinačni
element je prikazan na slici 5.59b, a čine ga D flip-flop i jedna logička I kapija. Ulazi E1 i E2 su vezani na
pripadajuću horizontalnu i vertikalnu liniju adresnih dekodera, a izlaz kapije EC aktivira E ulaz flip-flopa
(omogućava upis). Ovime je obezbeđeno da se upis u flip-flop, podatka sa linije DIN, može izvršiti signalom
WR, ali samo ako su obe linije (E1 i E2) aktivne. Kada je potrebno izvršiti čitanje, izlazni tro-statički bafer TS
se može aktivirati signalom TSE, odnosno samo istovremenim aktiviranjem ulaza RD i signala E1 i E2
(odnosno zajednički signal EC). Ako signal TSE nije aktivan, tada se izlaz bafera TS nalazi u stanju visoke
impedanse i ponaša se kao da je otkačen od zajedničke linije DOUT.
Kako se izlazna linija DOUT aktivira samo pri čitanju (aktivan ulaz RD), ulazna linija DIN i izlazna DOUT se
mogu spojiti, što se najčešće i čini, radi smanjenja broja fizičkih linija. U tom slučaju su ove linije (D)
dvosmerne i predstavljaju ulaze, osim u slučaju kada se vrši čitanje (aktivan ulaz RD). Naravno, da bi ulazi RD i
WR imali uticaj na rad memorije, ulaz CS takođe mora biti aktivan. Tabela 5.32 opisuje način rada memorije sa
slike 5.59 (za DIN i DOUT spojeni zajedno u signal D).
Tabela 5.32
Kod memorija sa zajedničkom ulaznom i izlaznom linijom podataka (D)
CS RD WR D stanje
istovremen upis i čitanje nije dozvoljeno. Zbog toga se prioritet daje upisu,
0 x x x pasivno jer to znači da za istovremenu aktivnost RD i WR signala memorija neće
1 0 0 x pasivno otvoriti svoj izlazni bafer, čime se sprečava potencijalna kolizija na
1 1 0 izlaz čitanje spoljašnim vezama D linije. Iz tog razloga, u tabeli 5.32 se može primetiti da
1 x 1 ulaz upis se pri upisu u memoriju ignoriše ulaz RD.
5.7.2. Povezivanje memorija
Za memorije čija reč ima više od jednog bita, može se koristiti više 1-bitnih memorijskih blokova, sa
paralelno spojenim adresnim i kontrolnim linijama. Primer memorije 16x4 bita prikazan je na slici 5.60.
Povezivanje više memorija na način prikazan na slici 5.60 se naziva proširenje memorije, jer je širina
memorijske reči sa jednog povećana na četiri bita. Ovo proširenje je izvršeno spajanjem priključaka svih
memorijskih elemenata paralelno, osim linija podataka.
D0 D1 D2 D3
D D D D A3..0
A3..0 A3..0 A3..0 A3..0 D3..0
CS CS CS CS CS
RD RD RD RD RD
WR WR WR WR WR
A3..0
CS
RD
WR
a) Povezivanje memorija 16x1 bit u memorijski blok 16x4 bita b) Memorija 16x4 bita
Slika 5.60: Memorija 16x4 bita
Osim proširenja memorije, moguće je i proširenje kapaciteta memorije, u smislu povećanja adresnog prostora,
odnosno broja reči. Na primer, ako se dve memorije istog tipa povežu tako da im se duplira adresni prostor
(ukupan broj adresa), tada se jedna memorija vidi (mapira) u donjem delu, a druga u gornjem delu novog
adresnog prostora. Na slici 5.61 prikazan je primer memorije kapaciteta 128x4 bita, sastavljene od dve memorije
64x4 bita.
A5..0 A5..0 D3..0

A6..0 D3..0
G1
CS1
A6 CS 64x4
G2 RD
WR M2 A6..0 D3..0
A5..0 D3..0 CS 128x4

G3 RD
CS CS0
CS 64x4 WR
RD RD
WR WR M1
a) Povećanje kapaciteta memorije b) Ekvivalentni simbol
Slika 5.61: Memorija 128x4 bita sastavljena od dve memorije 64x4 bita
Obe memorije imaju zajedničke ulaze RD, WR i A5..0, dok adresna linija A6, preko dekodera 1/2, sastavljenog
od logičkih kapija G1, G2 i G3, određuje da li se može selektovati kolo M1 (za A6=0) ili M2 (za A6=1).
Selektovanje jedne od dve memorije je moguće samo ako je glavni ulaz CS (dozvola rada dekodera) aktivan.
Linije podataka su takođe zajedničke, jer se ne može dogoditi da se obe memorije istovremeno aktiviraju.
Tabela 5.33 Tabela 5.33 prikazuje način mapiranja
CS A6 A5..0 CS1 CS0 komentar dve memorije sa slike 5.61 u 7-bitni
1 x x 1 1 obe memorije pasivne adresni prostor (128 adresa). Svaka
111111 (127d) memo rija se adresira sa 6 bita, što je
0 1 .......... 0 1 aktivna memorija M2 adresni prostor u opsegu od 0 do 63.
000000 (0d) Adresna linija A6 određuje da li će se
111111 (127d) aktivirati kolo M1 ili M2. Kada je A6 =
0 0 .......... 1 0 aktivna memorija M1 0, tada se aktivira kolo M1. Kako A6
000000 (0d) određuje koja polovina adresnog
prostora od 128 adresa je aktivna, a pri
A6 = 0 aktivna je donja (prva) polovina, to znači da je kolo M1 mapirano u prvu polovinu ukupnog adresnog
prostora. Slično, kada je A6 = 1, aktivira se kolo M2. Kako je u ovom slučaju aktivna gornja polovina ukupnog
adresnog prostora, to znači da je kolo M2 mapirano u gornju polovinu adresnog prostora.
A5..0
Neka memorijska kola umesto
A6..0 A5..0 D3..0 D3..0 jednog ulaza CS imaju više ovih
0 CS0 ulaza, sa različitim aktivnim
A6
CS1 64x4 nivoom. Ovakva kola se mogu
CS2 M2 iskoristiti za formiranje memorije
većeg kapaciteta, bez primene
A5..0 D3..0
dodatnih logičkih kola ili
CS0
dekodera. Primer ovakve veze
1 CS1 64x4
prikazan je na slici 5.62. Radi
CS CS2 M1
jasnije slike, izostavljeni su signali
Slika 5.62: Memorija 128x4 bita sastavljena od dve memorije 64x4 bita RD i WR. Povezivanje na ovaj
način moguće je zahvaljujući
različitim aktivacionim vrednostima na ulazima CS0, CS1 i CS2. Memorija se može aktivirati samo ako su CS0
i CS2 na logičkoj nuli, a CS1 na logičkoj jedinici. Pri vezi adresne linije A6, kao što je to prikazano na slici
5.62, kada je aktivan glavni ulaz CS (na logičkoj nuli) za A6 = 0 aktivira se kolo M1, jer su za sva tri ulaza CSx
zadovoljeni uslovi aktiviranja. M2 se ne može aktivirati, jer je ulaz CS1 na takođe na logičkoj nuli. Za A6 = 1,
CSx ulazi za kolo M2 zadovoljavaju uslove aktiviranja, dok je kolo M1 neaktivno.
Za složenije memorijske strukture, umesto logičkih kapija, koriste se standardni dekoderi. Na slici 5.63 je
primer primene dekodera za formiranje memorije kapaciteta 256x8 bita, pomoću memorijskih kola 64x4 bita.
Memorijska kola Mxx su označena prema redosledu slaganja u memorijskoj mapi, pri čemu je M1x na dnu, a
M4x na vrhu memorijskog adresnog prostora. Slovni sufiks L označava da se memorija koristi za niža četiri, a H
za viša četiri bita izlazne 8-bitne reči.
A5..0
A7..0 D3..0
D7..4
A5..0 D3..0 A5..0 D3..0
CS CS D7..0
RD 64x4 RD 64x4
WR M1L WR M1H
A5..0 D3..0 A5..0 D3..0

A7 CS CS
Y0
A6 S1 RD 64x4 RD 64x4
S0 Y1
Y2 WR M2L WR M2H
CS E Y3
A5..0 D3..0 A5..0 D3..0
Dekoder 2/4 CS CS
RD 64x4 RD 64x4
WR M3L WR M3H
A5..0 D3..0 A5..0 D3..0

CS CS
RD 64x4 RD 64x4
WR M4L WR M4H
RD
WR
Slika 5.63: Memorija 256x8 bita sastavljena od osam memorija 64x4 bita
5.7.3. Tipovi memorija
Memorije sa fiksnim sadržajem, ROM, u suštini nemaju ulaz za upis podataka. Međutim, neki tipovi
ovih memorija imaju mogućnost programiranja i tokom eksploatacije, zbog čega kod njih ulaz za upis postoji.
Naravno, kako se način upisa u ovakve memorije veoma razlikuje od upisa u RAM memorije, nije moguća
jednostavna zamena ova dva tipa (ROM umesto RAM). Memorije ROM tipa su sledeće:
 Mask ROM - Fabrički programiran ROM.
 OTP ROM - ROM koji se može programirati samo jednom.
 EPROM - ROM čiji se sadržaj može izbrisati UV svetlom, a zatim ponovo programirati.
 EEPROM - ROM čiji se sadržaj može obrisati električnim putem i ponovo programirati pomoću
relativno jednostavnog algoritma.
 Fleš ROM - ROM čiji se sadržaj može obrisati električnim putem i ponovo programirati, ali algoritam
programiranja nije jednostavan. Ovaj tip memorija karakteriše izuzetno veliki kapacitet, daleko veći od
svih ostalih ROM memorija, a koristi se za masovno skadištenje podataka.
Osnovna podela memorije RAM tipa je na statičke i dinamičke. Statičke memorije koriste memorijske elemente
čija struktura odgovara flip-flopovima. Nakon upisa, podatak ostaje u memoriji sve do narednog upisa, ili do
isključenja napajanja. Drugi tip memorije, dinamički RAM, koristi kondenzatore vrlo malih kapaciteta kao
memorijske elemente. Kako se naelektrisanje na ovim kondenzatorima brzo gubi, što znači i narušavanje
ispravnosti sadržaja, ove memorije se moraju često osvežavati (na primer, svake 4 ms). Postupak osvežavanja
podrazumeva čitanje sadržaja, a zatim upisivanje tog istog sadržaja nazad, čime se koriguje gubitak
naelektrisanja. Iako su statičke memorije jednostavnije, jer ne zahtevaju osvežavanje, njihov kapacitet je, zbog
složenosti konstrukcije, daleko manji od kapaciteta dinamičkih memorija.

Dig Elektronika PDF

Uploaded by

Document Information

Original Title

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

Dig Elektronika PDF

Uploaded by

Copyright:

Available Formats

FAKULTET TEHNIČKIH NAUKA

DEPARTMAN ZA ENERGETIKU, ELEKTRONIKU I TELEKOMUNIKACIJE

Fakultet tehničkih nauka

Katedra za elektroniku Sadržaj

5.5.3. Brojači sa nepravilnim brojanjem................................................................................................. 55

Katedra za elektroniku Sadržaj

temperaturni elektronsko audio

temperatura električni digitalni očitavanje

temperaturni analogno/digitalni digitalni

broj napisan na ovaj način ima izgled

Cn-1 Cn-2 ... C1 C0 (2.2)

2.1. Decimalni brojni sistem

a težinski faktori Bi, od kojih je svaki 10 puta veći od prethodnog, su

Primer decimalnog broja:

237  2  102  3  101  7  100

2.2. Binarni brojni sistem

Za binarni brojni sistem važi

a težinski faktori Bi, od kojih je svaki 2 puta veći od prethodnog, su

pozicija i težinski faktor Bi

Primer binarnog broja:

2.3. Heksadecimalni brojni sistem

a težinski faktori Bi, od kojih je svaki 16 puta veći od prethodnog, su

pozicija i težinski faktor Bi

Primer heksadecimalnog broja:

2.4. Konverzije između različitih brojnih sistema

vrednost decimalni broj binarni broj heksadecimalni broj

237D = EDH = 11101101B

gde su brojne osnove označene sufiksima D(ecimal), H(eksadecimal) i B(inarni).

baš iz razloga lakšeg uočavanja heksadecimalnog i BCD formata.

1F3H = 0001 1111 0011B = 1 1111 0011B

Konverzija iz decimalnog u binarni broj može se izvršti metodom deljenja:

korak deljenik delilac rezultat ostatak

Konverzija iz binarnog u decimalni broj može se izvršiti korišćenjem opšteg izraza

V  Cn1  B n1  Cn2  B n2  ...  C1  B1  C0  B 0 (2.3)

Za gornji primer (decimalni broj 237), kada je B=2:

ako je A ≠ 1, tada mora biti A = 0

3.1. Logičke operacije

Osnovne logičke operacije:

Pravila Bulove algebre izvedena iz osnovnih logičkih operacija:

3.2. Zakoni i teoreme

Osnovni zakoni Bulove algebre:

3.3. Bulove funkcije

Na primer, funkcija Y  A  BC se može tabelarno predstaviti tabelom 3.1. Promenljive A, B i C se mogu

Tabela 3.1: Primer Bulove funkcije

a kada se eliminišu zbirovi za koje je rezultat 1:

3.4. Logičke kapije

Grafički simboli logičkih kapija:

ILI (OR) ≥1 NILI (NOR) ≥1

Eks-ILI (XOR) =1 Eks-NILI (XNOR) =1

Funkcionalnost logičkih kapija se može predstaviti sledećom tabelom:

ulazi Logička kapija

Slika 4.1: Kombinaciona mreža

Prikazana tabela odgovara sistemu Bulovih funkcija:

4.1. Sinteza i analiza Bulovih funkcija

4.2. Minimizacija Bulovih funkcija

F(C , B, A)   (1,3,6,7) x(4,5) (4.1)

Tabelarno, ova ista funkcija se može napisati kao:

F  CB ACB ACB ACB A (4.2)

4.3. Metoda sažimanja

Metode na bazi postupka sažimanja (uključivši i metode za istovremeno rešavanje i zajedničku

4.4. Karnoove mape

B,A odnosno, ako se X zameni sa 1 B,A

Sledeći primer prikazuje rešavanje funkcije sa četiri promenljive: