Pelacakan Analog ke Digital Modeling menggunakan Konverter

VHDL-AMS
Marieta Kovacheva1 dan Ivailo Pandiev2
1
Marieta Kovacheva is with the Faculty of Electronics at Technical University of Sofia, 8 Kl. Ohridski Blvd,
Sofia 1000, Bulgaria, E-mail: m_kovacheva@tu-sofia.bg.
2
Ivailo Pandiev is with the Faculty of Electronics at Technical
University of Sofia, 8 Kl. Ohridski Blvd, Sofia 1000, Bulgaria.E- mail: ipandiev@tu-sofia.bg.

Di dalam bstrak makalah ini menjelaskan implementasi VHDL-AMS dari model perilaku
untuk pelacakan analog ke digital converter (ADC). Untuk menciptakan model,
penyederhanaan dan teknik build-up yang dikenal dari pemodelan sirkuit terpadu analog telah
diadaptasi. Model ADC pelacakan yang diusulkan secara akurat memprediksi kerja pada
rangkaian untuk tanggapan dc dan transien. Maka, gaya hidup ini diciptakan dengan
menggunakan pelacakan struktur dasar ADC. Pemodelan perilaku ADC diimplementasikan
dan dikonfirmasikan ke format program simulasi System Vision
5.5 (dari Mentor Graphics). Hasil simulasi menunjukkan kesepakatan akurat dengan prediksi
teoritis.

Dalam makalah ini juga dijelaskan bahwa sebuah konverter analog ke digital (ADC) adalah
perangkat yang mengubah kuantitas kontinu ke representasi digital waktu diskrit. Biasanya,
ADC adalah perangkat elektronik yang mengubah input tegangan analog atau arus ke nomor
digital sebanding dengan besarnya tegangan atau arus. Transformasi dari OrCAD PSpice A /
D ke Perpustakaan Vision Sistem dapat dilakukan, cukup rumit, dibutuhkan banyak sumber
daya dan pemrosesan tambahan. Di Matlab Simulink ada satu model ADC, yang disebut
quantizer ADC yang ideal dengan parameter yang dapat diubah berikut:
(1) jumlah bit yang dikonversi
(2) tegangan output minimum dan maksimum dan
(3) tipe data keluaran.

Metode penghitungan membutuhkan kompleksitas rangkaian terkecil, tetapi waktu konversi

jauh lebih lama dibandingkan dengan metode lain - umumnya antara 1ms dan 1s. Ini adalah
nilai tambah yang bagus untuk sinyal yang berubah perlahan. Metode penghitungan dapat
diimplementasikan dengan berbagai cara; salah satunya adalah konversi pelacakan. Struktur
dasar pelacakan ADC diberikan
Operasi pelacakan ADC adalah sebagai berikut. tegangan kompensasi v_out dikurangi dari
masukan tegangan vin. V_out tegangan adalah tegangan output DAC. Hasil dari
mengurangkan dua tegangan dilewatkan ke dua komparator analog K1 dan K 2. Ini
dibandingkan dengan tegangan referensi vctrl_pos dan vctrl_neg dengan nilai ± 0,5U LSB,
(U LSB adalah satuan tegangan untuk bit paling tidak signifikan; itu adalah tegangan untuk
menghasilkan angka dout = 1). Jika perbedaan tegangan lebih besar dari + 0,5U LSB,
pembanding K1 melompat ke '1' (keluaran K 2 adalah '0') dan memungkinkan gerbang logika
G1. Gerbang ini melewati impuls dari generator jam ke input penjumlahan dari penghitung
naik / turun. Penghitung meningkatkan nilainya dan tegangan output DAC melacak tegangan
input.

Tujuan dari makalah ini adalah untuk mengembangkan model VHDL-AMS perilaku yang
secara akurat mensimulasikan karakteristik dasar pelacakan ADC.