一個低功耗之連續漸進式類比數位轉換器

A Low Power Consumption Successive Approximation ADC

摘要與章節組織

類比數位轉換器已是當今不可或缺的重要工具。本文提出之類比數位轉換器是以參

考文獻[1]所提出的架構作為基礎並加以改良。整體規格是一個 10 位元、採用台積電

65nm CMOS 製程，運作於 100MHz 的類比數位轉換器，運作功率經模擬為 1.4424mW。

除了微調電容矩陣的架構，並重新設計比較器，比起[1]的設計，本文所提出之比較器可

節省 26.9%的功耗。

本文一共分為兩章，第一章將詳細介紹本次提出的 10 位元 100MHz 的 SAR ADC；

第二章提出另一種尚未實現的類比數位轉換器構想，期望能以稍高的功率，達到加倍的

轉換速度。

第一章 十位元連續漸進式類比數位轉換器之設計

1.1 演算法設計

這個 SAR ADC 採用常見的二元搜尋演算法(Binary Search)。以一個 n 位元的 ADC 來

n
說，一共有 2 種輸出結果。所以一個正確的演算法須能將類比訊號在一個範圍內(通常為

0~VDD)等分成 2n 份。以每次比較產生一位元的方式，經過 n 次比較後將 n 位元的結果輸

出。演算法的運作呈現如圖 1-1。
VREF
111 Vin>1/2 Vin<1/2
B2(MSB)
110

101 Vin>3/4 Vin<3/4 Vin>1/4 Vin<1/4

B1
100
Analog Digital
011 Vin>7/8 Vin<7/8 Vin>5/8 Vin<5/8 Vin>3/8 Vin<3/8 Vin>1/8 Vin<1/8
B0(LSB)
010

001
表該位元為1
000
0 表該位元為0

圖 1-1 ADC 之演算法設計

由於 2n 種數位輸出之中，任一位元為 0 與 1 的組合數相同，所以在第一次比較當
中，以 Vin 大於或小於 0.5VDD 作為分界，可以準確得到最高位元；第二位元的取得則是

1
在得到最高位元之後，根據最高位元是 0 或 1，將 Vin 與 0.25VDD 或 0.75VDD 比較得出，

第三與之後的位元以此類推，每次範圍減半，逐次逼近。以下以一個 3bits 之演算法為

例，如圖 1-1，說明這個演算法的運作流程。

1.2 電路架構

本文所提出之類比數位轉換器如圖 1-2，構想基本皆來自[1]，採雙端之設計以加強

其共模雜訊抑制(CMRR)，並能增加有效位元。整個 ADC 的運作方式與步驟簡述如下:

1. 追蹤保持電路於時脈為 High 時追蹤，為 Low 時保持。在時脈進入 Low 時，步驟開

始。

2. 進入保持狀態時，比較器開始進行比較，結果送入 SAR 邏輯，SAR 邏輯接收到比較

器訊號後，切換電容矩陣。

3. 電容矩陣的初始狀態：其中一半接至 VDD，另一半接至 VSS。如圖 1-2，將 VNI 及

VPI 全部接至 VDD，VNQ 及 VPQ 則接至 VSS。

4. 第 n 次比較時：(n = 1~10)

(1) 若結果為 1，將第 n 位元之 VNI 的電壓由 VDD 接至 VSS，VPQ 的電壓由 VSS

接至 VDD。

(2) 若結果為 0，將第 n 位元之 VNQ 的電壓由 VSS 接至 VDD，VPI 的電壓由 VDD

接至 VSS。

比較順序由高位元往低位元，電容的切換順序也是由大到小。

5. 每次電容切換完畢後，A 點與 B 點的電壓改變。然後重置比較器，使之再次開始比

較，接著回到第 4 步驟，n→n+1，循環直到第 10 個位元比較完畢，SAR 邏輯的

EOC 輸出就會升至 1，表示一次的轉換完畢。

VNI
A
256C 128C 64C 32C 16C 8C 4C 2C C C
T/H
VINN VNI
(Bootstrap) 10
256C 128C 64C 32C 16C 8C 4C 2C C C

10 VNQ
VNQ
CLK
VPI SAR LOGIC
B 10 VPI

256C 128C 64C 32C 16C 8C 4C 2C C C 10 VPQ

VINP T/H
(Bootstrap)
256C 128C 64C 32C 16C 8C 4C 2C C C

VPQ

圖 1-2 本文提出之 ADC 架構方塊圖

1.3 比較器

本次在 ADC 內使用的比較器為栓鎖比較器(Latched Comparator)，電路安排源自於[1]

所提到的靜態栓鎖比較器，優點是在有 M1~M5 所組成的前置放大器的效果下，可以減少

回饋雜訊。在本文提出的電路中，加入了 M8 及 M9 兩顆 PMOS 作為開關，可以阻絕靜

態電流，降低功率，同時能兼得回饋雜訊抑制的好處。電路的運作原理敘述如下：

1. M1、M2 皆操作於飽和區，M4、M6 及 M5、M7 組成的電流鏡(Current Mirror)分

別將 M1 與 M2 的電流乘上其寬度比後，傳送至 M12、M13 所組成的栓鎖。

2. M12、M13 組成的栓鎖電路為此比較器的重點，簡化後如圖 1-4，當 RESET 從 1 轉

成 0 之時，兩個電流源分別對兩個處於 cutoff 狀態的 NMOS 進行充電，電流大的

一方會造成該 NMOS 之汲極(Drain)電壓上升較快，電壓上升較快的一方會打開另

一邊 NMOS 的開關，將另一端之 Drain 電壓降低。如此形成一個正回授的迴路。

最終將使電流較大一端的輸出為 VDD，較小一端則輸出為 VSS。

VDD

VDD

VDD

VDD

M6 M4 M5 M7

VIN1 M1 M2 VIN2

I1 I2
BIAS M3

M8 M9
VSS

OUTPUT1 OUTPUT2
RESET RESET

M10 M12 M13 M11

VSS

VSS
VSS

VSS
VSS

VSS

圖 1-3 栓鎖比較器電路 圖 1-4 栓鎖 (Latch)

1.4 電容矩陣

電容矩陣之運作原理解釋如下：

1. 電容的背板為電容矩陣的輸出，而固定不變的輸入電壓並不會造成輸出的改變。

2. 根據電路重疊原理(Superposition Theorem)，將電壓不變的端子都視為接地，此時

等效電路可以畫成如圖 1-5。
 3. 假設 C1 輸入電壓改變量為 Vr，經過的時間為Δ𝑡，經過的電流為 I，詳細推導如

下。

C1C2 dV C1C2 𝑉𝑟
I= =
(C1 + C2) dt (C1 + C2) Δ𝑡
𝑄 𝐼Δ𝑡 𝐶1
OUTPUT = = = 𝑉
𝐶2 𝐶2 𝐶1 + 𝐶2 𝑟
4. 在 ADC 中所使用的 Vr 是來自 SAR 邏輯所給出的訊號，根據比較結果不同可能是

VDD 或-VDD。根據電容大小權重，對 OUTPUT 電壓進行類比的加減動作。

C1

OUTPUT

C2

圖 1-5 等效電路

256C 128C 64C 32C 16C 8C 4C 2C C C

256C 128C 64C 32C 16C 8C 4C 2C C C

圖 1-6 電容矩陣

以下以圖 1-7 之流程圖及圖 1-8 的模擬波形圖，說明 ADC 電容矩陣完整的切換程

序：
 START

V1、V2 取樣電壓
i=1

YES NO
V1>V2

Bi=1 i i+1 Bi=0

V1 V1-VDD/2i+1 V1 V1+VDD/2i+1
V2 V2+VDD/2i+1 V2 V2-VDD/2i+1
YES
i=10

NO
END

圖 1-7 ADC 之電容切換程序 圖 1-8 Cadence 軟體模擬-電容矩陣輸出

之切換波型 (VDD=1.2V)

1.5 靴帶(Bootstrap)電路

靴帶電路(Bootstrap Circuit)，如圖 1-9，是這個 ADC 的追蹤保持的電路(Track and

Hold)，整個電路的主開關為右下角可視為同一顆電晶體的 M1、M2，其餘電路之主要功

能是使主開關的 Gate 能維持在 Vin+VDD，以解決不固定電阻的問題。運作原理如下：

1. 當時脈為 Low 時，Vin 與 Vout 斷開，進入保持狀態；時脈為 High 時，M1、M2 的 Gate

端會升至 Vin+VDD，使 Vin 與 Vout 導通，進入追蹤狀態。

2. 當時脈由 Low 轉 High 時，M8、M10 開關斷開，使整個電路與 VSS 的連結完全切

斷。M5 導通，A 節點被拉至 Low，使得 M6 導通，B 點電壓被電容 C 拉高，使

M4 導通。

3. 總結 2.的傳遞順序，M5、M6、M4 形成正回授，加速將 A 拉至 Low、B 拉至

High。

4. 由於 M3 的導通，整個迴路的 Low 電壓變成 Vin，High 電壓變成 Vin+VDD。所以節

點 B 的電壓在追蹤時為 Vin+VDD。

設計方式：
 1. 如圖 1-11，主開關的電阻 R ≅ 1⁄𝜇 𝐶 (𝑊 ⁄𝐿)(𝑉 − 𝑉 )。當中除𝑉𝐺𝑆 外皆是製程
𝑛 𝑜𝑥 𝐺𝑆 𝑇𝐻

參數，因此為解決電阻不固定的問題，須將𝑉𝐺𝑆 固定為定值。在此將𝑉𝐺𝑆 固定

為𝑉𝐷𝐷 。

2. 此電路之 Output 連接到約相當於 5.77pF 電容矩陣，因此主開關的寬度需要

謹慎考量，若寬度太小導致其電阻太大，延遲的效果會相當嚴重；但若寬度

太大導致寄生電容太大，會導致時脈透過寄生電容與 Output 發生的電荷遷移

效應相當明顯，如圖 1-10 所示，完整的數學原理推導，已敘述於 1-4 的第 3

點。

3. 其他部份的設計是盡可能使 C>>迴路上之寄生電容，使 B 點能充電達到

Vin+VDD，同時盡可能使迴路上的 RC 乘積減小，以加快速度。

4. 在此以兩電晶體並聯作為主開關，其效用等價於一個電晶體。如此設計是因

為製程無法達到我欲設定的寬度。

5. 進行頻域模擬，算出 SNR 以及 ENOB(有效位元數)，以確定在此設計出的

Bootstrap 電路能否提供後續電路有效的取樣。結果如圖 1-12、圖 1-13，

ENOB 在低頻輸入時達 17.466，高頻輸入時也有 13.979。

VDD

VDD

CLKBAR

M7

M6
M9 M10
VSS
VDD

M3
C
A
CLK

M5 M4 B

M3 M1

Cgd
Vout
Vin
Vin Vout
CLKBAR M8
M2
Cap
Array
VSS

C1
 圖 1-9 Bootstrap Circuit 圖 1-10 主開關之 Clock

feedthrough 效應

R 1/kn(VDD-VTH)
Vin Vout
VIN
VOUT

圖 1-11 Bootstrap Circuit 之簡化示意圖及輸入輸出

0
0
SFDR: 106.98 SFDR: 87.20
SNR : 106.90 SNR : 85.91
SNDR: 106.90 -20
SNDR: 85.91
-20
ENOB: 17.466 ENOB: 13.979

-40 -40
Amplitude [dB]

Amplitude [dB]

-60 -60

-80 -80

-100 -100

-120 -120
0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5 0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5
Frequency [Hz] 7
x 10 Frequency [Hz] 7
x 10

圖 1-13 高頻弦波輸入之頻域模擬結果
圖 1-12 低頻弦波輸入之頻域模擬結果(約

488.3kHz) (約 49.71MHz)
1.6 SAR 邏輯設計

SAR 邏輯的功能包含以下三項:

1. 接收比較器的比較結果，並根據結果控制電容矩陣的切換。

2. 在輸出切換訊號到電容矩陣後，輸出重置訊號到比較器。

3. 在 10 個位元都比較完畢之後，將 EOC 轉到 1，宣告一次轉換結束。

整個 SAR 邏輯電路是由 1 個圖 1-14 的時脈產生器、以及 10 個圖 1-16 的控制邏輯組

成。

本次提出的 ADC 邏輯架構是採用非同步時序的邏輯設計，這樣的設計可以減少等待

時間，增加速度。圖 1-14 是一個時脈產生器，於 D Flip-flop 時脈輸入端的 Valid 是表示比

較器比較完畢的訊號。Valid 是透過比較器的兩端輸出經過 or 閘產生(如圖 1-15)，由於在

重置時兩輸出皆為 0，比較時兩輸出分別為 1 與 0，因此使用 or 閘的設計。

整個 SAR 邏輯的運作流程如下：

1. 由於 D Flip-flop 的 reset 端接上 ADC 取樣的時脈，因此每當追蹤保持(T/H)電路進

入追蹤狀態，所有 Clk<i>會變成 0。

2. 當比較器第一次比較完畢，Clk<1>升至 1，觸發圖 1-16 的一個控制邏輯。

3. RST 是重置比較器的訊號。由圖 1-14，列出邏輯式 RST=Clk+Valid+EOC。這時

EOC 與 Clk 都為 0，故 RST=Valid。由於從 Valid 觸發控制邏輯、到控制邏輯切換

電容都需要一些反應時間，故在這裡 RST 之前的 Delay Buffer 的設計，需要控制

時間以避免比較器在電容還沒切換時就進行下一次比較。

4. 第十次比較完成以後，下一個時脈 EOC 會被觸發，宣告一次的轉換完畢。

Clk<1> Clk<2> Clk<3> Clk<4> Clk<5> Clk<6> Clk<7> Clk<8> Clk<9> Clk<10> EOC
VDD

D Q D Q D Q D Q D Q D Q D Q D Q D Q D Q D Q

Valid

Clk

RST

圖 1-14 時脈產生器
 COMP D Q
VPI

VNQ
CLK<i>
VALID
VNI

VPQ

圖 1-15 Valid 訊號的產生 圖 1-16 控制邏輯

1.7 其他設計與模擬結果

除了以上四個裝置以外，整個 ADC 的組成還包含了一些調整阻抗用的緩衝器

(Digital Buffer)。這些緩衝器放置於所有具有大輸入電容的裝置之前，以避免過大的延遲

(Delay)效應。緩衝器是由數個 CMOS 反向器(inverter)組成，固定長度(Length)，寬度每級

以固定倍數往上加乘，使最後一級的(W/L)增加，輸出電阻降低。然後估計後一級裝置的

輸入電容，決定需要使用的反向器級數，將前一級的輸出電阻與後一級的輸入電容乘

積，控制在合理的範圍之內。

最終 Layout 前的頻域模擬結果如圖 1-17，運作於 100MHz 的 ADC 在輸入約 49MHz

的弦波時，輸出的 ENOB(有效位元數)可以達到 9.963。若將輸入控制在一個稍小的範圍

(約 0.005~1.195V)時，則可以得到完全準確的十位元輸出。
0
SFDR: 78.72
SNR : 61.74
-20
SNDR: 61.74
ENOB: 9.963

-40
Amplitude [dB]

-60

-80

-100

-120
0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5
Frequency [Hz] 7
x 10

圖 1-17 Pre-layout 頻域模擬結果

[1] Jyun-Syuan Zeng, “A Succesive-Approximation Analog-to-Digital Converter with half

capacitance”, NTHU Master's dissertation, July 2013.
[2] Sedra, Adel S., Smith, Kenneth C., “Microelectronics Circuits 6 edition”, Oxford University
Press, 2011.