Flip:fop tipo D EL flip-flop D (de! inglés data: datos) se obtiene a partir de un flip-flop maestro/esclavo conectando shee See mnie oem Seige oped Seats se trasfiere a la salida Q cuando se activa la seftal de Scere nut ae ae gee cee RADI Sistas rene i ey leer Thee esate Seen tere pie ear in condiidn reser (O20, Geb de ‘Aplicarse un 0 [a misma, Ep ouras palabras, la slid siempre asume el ex sade dela entads cuando la sehal de ro} co acti. Est ex ln razon por la cual se vice coe el dis: postive ce aspatenc: 1 dsparo de ui fip-fop Spo se packe produsir per nivel (posite 6 ‘igntive) o por flan (de sla ode Oijada) ce. pendlendo del isch En la figura 404 se resume In diferencia entre {ps state vos owls de par ean fp fop. Dy, en general de. chalet Jp op sin hic “Gain tts coment det eon, a un fipflop disparate por nivel cireulto res onde Cando Is senate fel es alta (spat por hel posit) o baja (lisparo per nivel negetiva}, En un fip,op disparable por fanco, la aecién de aimacenamento det sculls ccurre cuando Ia Sonal de velo) reali tna transicign de bajo a alto (Gisparo por funco de subida) ode alto’ s bajo (Gisparo por flaneo de bajada). Esta convencign ¢¢ ‘vilida para cualquier tipo de flip-flop sincrénico. Fiip-flop tipo 0 un flip op T eonectaido la selida Qa la entrada D, feoma se muestra en a figura 405. En este caso, lt feniradia de reloj acta como la entrada de agate (1) ‘el lp flop. La salida Q cambia de estado con cada pao de reiojy la frecuencia de sida es Ia ritad Ge a frecvencia de entrada. La operacisn de un tip~ Flop T se resume en (a figura 400. Un flipgflap D se puede con Sioms cn (Modos de disparo det tl nivelpostve iopD. -rortang ce ee ewer th Flip-lopD contigurase come tip-top TNo todos los flips. spo disparables pox flancos o por nivel se obtienen usando a estructura maestro esclavo, En la figura 406 se muestran dos ejemplos. El circuito A se dispara con los flancos fe subida del relo| y serealiza con tes cerrojos bies- tables tipo NAND. El eircuito B responde cuando la Senal de relojes alta y se realiza a partir de un flip flop RS sinerénico, ‘Otros flip-flops tipo D Cireutios integrados con flipflops tipo D Existon varios_circuitos integrados TTL. CMOS que incorporan en tna misiia eapauia, Joy ‘mie fipsops ipo D. Los siguientes som algunos Sjempioe Loe einpositivor de‘las series 40'y°74C Sone tecnologia CMOS y operan con tensiones en te=eSv'y s18V tionsras que los Se las series 78° TELS soa de tecrologin TH y operant 5V- 2a, TACT, 741874. Cate uno do estos Chips (Ggura 407) incorpora, et una thisma cépsula de 14 pines, dos fipslops tipo D independientes ‘con cndvadas PRESET» CLEAR activa en bajo. Los cambios en las salidas Q y Q estin sineronizados ‘Semel Hamwo postive do Tasefal Go rekcd (C2). Gre 7aGra vara y7ALTA [A Otetrbucton de pines “te fa hes bo Jo orth box ot reute Tategrade SOvSE ¥ pendientes con en 4013B. Este chip (figura 408) incorpora, en una rising eipsula de 14°pines, dos ip eps D inde S PRESET (GET) y CLEAR allo. Las cambios de Estado de ‘estan sincronizado con el ano fakde rei). (RESET) actvas Jas salidas Q ¥ posiivode ls En condiciones normals (operacin sinesniea) Jas exzadas SET y RESET debe ser baja. Siesta dos Ineas son alfas al mismo tempo, la salidas Q y Qse hacen ambas altas(esado prohibit). ‘Oues chips que contenen varios fp.fops tipo Deo una misma Capsule son los siguigaest St ++ £8. Diegramefuctonat JACITS, T4173, HALSIS. Cuan (sip ops ("et caie con CLEAR. Un linea Sri TG iat cabin, Sin ais Compe JACI7S, TALSUTS, | 40175R. Cus tptons B con Guan Una enti comin ais nosmales (it nesar)y Somple ‘ogadas). Te pines FIDE, 7474, TALSI74 A017. Soe 6) ‘ie Tlldas complementarias 16 pines, set JALS273. Ocho (&) fp flops D con CLEAR. Una Tinea conisn de wot Sed hans Sooplemaniabe Brace TUCI74, TALSITE Cede GH Hip ops Dk Fras Una tinea comn de 18. Sin shies coum ee Soe ep aweFlip-flop tipo J-K EL JeK (Bigura 409) es un flip flop siner6nico con dos Lneas de entrada de datos Uy K), nna en fala de relo; (CLK), dos entradas asincrén eas (PRE Set y LEAR) Gos siidas complementass (Oy ©, Las entradis J'y K se pueden manipnlar para producir cualquier condieidn de salida predecible ELT-K puede también opersr como T 0 D y es ei nds popular de todos los dispesitivos biestabes. Flip-lop J-K. Simbolo logico Erase En ls figura 410 se muestra el ciruito equiva lente de un fipfl J-K. El cispositivo se obiene a partir de un flip-flop R-S maestro-eselavo acoplan- evant us compuera A'y By lesion a cetrada S y Ta slida Q ale entrada R, Las entradas Tbr de Las compuerts de acoplamiento se convier= tenen las lineas de datos Jy K del fipfop. El flp,flop 1-X puede ser operado en uno cual aquiera’ de estos dos modos: sinerinico y asincr ‘ico. Enel primer caso, el estado de las salides Q y Odepende de las entradas Jy Ky esté sincronizado con fa seal aplicada a a entrada de reloj (CLK). Ep 1 modo asinerénic, el estado de las salidas Q y Q Io establecen las entradas PRESET y CLEAR. ri ain armeratea de an AL Se sure a operas dou lian 1K en el modo bslncied Se sopone. que [2 entada dee} (Gun) xed inasva Las chaos PRESET y CLEAR reeset activas en alto o en ba, apeodiendo Ber sen. Por lo genem, en CMOS, aus Uneas Son eva enallo, en TTL To sonen bajo Flip-lop JAK Operacion asineronica ALEniadesPRyCLR —B.EnwadeePRYCLR ‘acthasenteje ‘elvasenalto majarle[o] [Pa ofot- | 2 @ 2 2 oe : Esjados artigos consedn na pari) 5, Ge: Eeados prow eperslén sca) Fig. tt aaa an an ‘as bajas: Ie aplicaeion de un bajo.a la ened ‘Clary de un alto a ln enteaca PRESET hace fora Sette bia la stida O mcrae qo la apicnlon Ge tn bapo's a cntrade PRESET 9 en alto ‘hada CLEAR la ace formosa alts En cl cizo de un dlspostivo con entradas 4c sivat alias We apiscion Geum ale ain eae GEAty de un Bajos Ia cneada PRESET hace fox fossonest baja is sala Q soientrse que ls apt Gackon de un at fa ena PRESET y De un ajo Sienna CL&p ta face foreesamente La salidacomplementaria Q oper en form con aC i eta PRESET 9 GEAR on {ge al mtmo damp el spon opera eric fete pons nome ge hacer of real a {F impeadecbla, En presencia de ly sonal deseo) Gocruciin sincrdncu), Tar entradas PRESET La principal apicacign del modo asinexénico es fniclZar la sll del ip flop un estado So= ‘eid, Gat isc een ue pa Primers ved ¢ ip cies. Lacpereionaninenlen Cena tmbicn para eargarregistrosy comadores om etntdades especticat anes de camenzar Gna ‘teva operacicn iptop o-K: Oparacionsineronion TTefaey oeLas entradas sinerdnicas J y K son, normalmen- te, activas en alto y determindn sl eotido de salida Fesltante Jespuse ‘ela eplleacios dela sefal de elo). Espoeifitamente, un allo en la lies Jy con la ‘nts Ken, butjo, Tiewa ta sStida. a? eviads SET {G=1, 6-0) Ast mnismno. un alto en fe lea K, con wuies Jen bajo, evita said al estado RESET 0. OD. Cunnco is enuadat Fy X son embas baja seaplica i sonal de elo). nda sygede:e estado pre Sogelae sit SGN YS Boh ens Std Gperando en el modo de retencton Waal. Cando ls cnr 3 y son ams alas y se aplea ht Senet de tio}, Sete algo interesante Bele G99 Carts Seca: Ee dete i tinfen peca“del catados Set (Ort G0) al’ de REsEr (Sr, Gal) 0 vieoversa Be dice, entonces, sunita para on chmod beans wad El diagrama de wemposizacién de la Sgura 413 sgsutoe Lt operacton del fapiop 1K ont modo Sitvo responde\a ls flascos de Bajada de la sekal Geslo) ¥ que las entradas aineninicis (PRESET CLEAR) detdin inactivas En operacion sineronics, plemenarias (figura 448). Las lineas PRESET. y CLEAR son activas en bajo y a wansferencia de in- {ermacion se realiza con les flancos de bajada de 1s sefal de rele} La tensign de aimentaciéa se aplica centre los pines 5 (Vee) ¥ 13 (GND). is 7476, TACTE y TALSTE