// DSCH 2.

6c
// 25/10/2019 17:21:04
// C:\Users\JOEL\Desktop\example2.sch

module example2( in1,out1);

input in1;
output out1;
not #(10) inv(out1,in1);
endmodule

// Simulation parameters in Verilog Format

always
#1000 in1=~in1;

// Simulation parameters
// in1 CLK 10 10