Garinno 4 Cacaras .iccos covenwconns 163 4. Um circuito XOR tem a expressio x = AB+ AB. Sua saida x serd nivel ALTO apenas quando as entradas A e B estiverem em niveis opostos, 5. Um circuito XNOR tem a expresso x = tiverem no mesmo nivel lbgico. 6. Todas as portas bisicas (AND, OR, NAND e NOR) podem ser usadas para habilitar ou desabilitar a passagem de um sinal Kigico da entrada para a sai 7. As prineipais familias de Cls digitais sio as familias TTL e CMOS. Os Cls digitais esto disponiveis em uma ampla gama de complexidade (portas por Cl), desde as fungdes légicas basicas até as de alta complexidade. 8. Para realizar uma manutengio basica é necessitio, pelo menos, saber como 0 circuito funciona, ter conhecimento sobre 6 tipos de falhas possiveis, um diagrama completo de conexio do circuito légico ¢ uma ponta de prova légica. 9. Um dispositivo de logica programavel (PLD) & um Cl que contém um grande niimero de portas légicas, cujas interco- nexdes podem ser programadas pelo usuirio para gerar as relagdes légicas desejadas entre entradas e saidas. 10, Para programar um PLD, € necessério um sistema de desenvolvimento, que consiste em um computador, um software de desenvolvimento para PLD e um programador, que realiza a programagao do PLD. 11. O sistema da Altera permite téenicas de projeto hierdrquico adequadas, usando qualquer forma de desericio de hardware. 12.05 tipos dos objetos de dados precisam ser especificades para que o compilador HDL saiba 0 intervalo de nimeros a serem representados. 13. Tabelas-verdade podem ser fornecidas diretamente no arquivo fonte, usando os recursos de HDL. 14, As estruturas de controle légico como IF, ELSE e CASE podem ser usadas para descrever o funcionamento de um Circuito logico, o que toma 0 cédigo e a analise de defeitos muito mais simples. B + AB. Sua saida x sera nivel ALTO apenas quando as entradas A e B es- TERMOS IMPORTANTES agrupamento de quadros exclusive-OR (XOR) ponta de prova légica atribuigie de sinal selecionada geragio de paridade PROCESS bibliotecas habilitar/desabilitar produto-de-somas BIT_VECTOR IRTHEN programador CASE indice projeto hierarquico complementar metal-6xido- integer sequencial semicondutor (CMOS) Isp soma-de-produtos concatenacio JEDEC soquete ZIF concorrente STAG SSI, MSI, LSILVLSI, ULSI, GSI condigio de irrelevncia lista de sensibilidade STD_LOGIC contengdo literais STD_LOGIC VECTOR dual-in-line package (DIP) Logica transistor-transistor (TTL) tensio indeterminada ELSE macrofungao top-down ELSIF ‘mapa de Kamaugh (mapa K) verificagdo de paridade entrada flutuante matriz de bits vetor de bits estrutura de controle de decisio maxplus? vetores de teste exelusive-NOR (XNOR) objetos PROBLEMAS? SECOES 42E43 B4.1* —Simplifique as seguintes expressdes usando a Algebra booleana. (a) x=4BC+4C () ©) (Q+RVO+R)_ B42 Simplifique o circuito mostrado na Figura 4.65 ABC + ABC +A usando a algebra booleana. RST(R+S+T) ______ BA3# —Troque cada porta no circuito do Problema 4.2 ABC+ ABC + ABC+ABC+ ABC por uma porta NOR e simplifique o circuito, (B+ CyB+C)+45B+C usando a dlgebra boolean. 2 As respostas ds qustdes ssinaladas com tm astersco encontramm-seno final do lio,164. Ses ojavs —rrncinos €aeucaes SEGAO 4.4 B,D4.4* B,D45 D46 p47 u N Q FIGURA4,65 Problemas 4.2043, Projete o circuito légico corresponiente a tae bela-verdade mostrada na Tabela 4.11. Projete um circuito logico cuja saida seja nivel ALTO apenas quando a maioria das entradas 4, Be C for nivel BAIXO. Uma fibrica precisa de uma sirene para indicar © fim do expediente. A sirene deve ser ativada quando ocorrer uma das seguintes condigdes: 1. Ja passou das cinco horas e todas as ma- ‘quinas esto destigadas. 2. _E sexta-feira, a produgao do dia foi atin- gida e todas as miquinas estdo paradas. Projete um circuito I6gico para controle da sirene. (Sugestio: use quatro varidweis légicas de entrada para representar as diversas con ‘bes; por exemplo, a entrada 4 seri nivel ALTO apenas quando for 5 horas ou mais.) Um niimero de quatro bits 6 representado como A,A-A\A,, em que Ay, A,, A, € Ay Sh0 08 bits indi- viduais ¢ 4, é0 LSB. Projete um circuito légico D4s 49" 4.10 TABELA 4.11 arate slaves o veo-|-+6- ‘que gere um nivel ALTO na saida sempre que ‘onimero bindrio for maior que 0010 e menor que 1000. A Figura 4.66 mostra um diagrama para um cireuito de alarme de automével usado para detectar determinada condigdo indesejada. As trés chaves so usadas para indicar, respecti- vamente, 0 estado da porta do motorista, da ignigao ¢ dos fardis. Projete um circuito logico ‘com essas trés haves como entrada, de modo que 0 alarme seja ativado sempre que ocorrer uma das seguintes condigdes: = Os farbis esto acesos e a ignicdo esta desligada. = Apporta esté aberta ea ignigdo esti ligada. Implemente o circuito do Problema 4.4 usando apenas portas NAND. Implemente 0 circuito do Problema 4.5 usando apenas portas NAND.