problema estriba en que, aunque VHDL admite muchos tipos abstractos de datos, no resuelve la forma de caracterizar la fuerza de las sefales 0 condi- ciones tales como valor Iégico desconocido o alta impedancia. Asi pues, luego de la primera version del estdndar en 1987, numerosos simuladores comerciales inclufan nuevos tipos no estandarizados. Pero ello trajo consigo la incompatibilidad entre herramientas de las distintas firmas. Para solventar el problema, el IEEE desarrollé un nuevo estindar, el 1164-1993 © srd-logic_/ 164, que declara tipos de datos con 9 valores Kégi- cos, por lo que también pasé a denominarse paquete estandar de légica mul- tivaluada MVL9. Puede consultarse en el Apéndice B. La descripcién de la informacién temporal en un modelo es crucial pa- ta llevar a cabo simulaciones precisas. La norma de VHDL dispone de recur- sos para especificacién de tiempos. Sin embargo, no describe un método estindar para modelar componentes de biblioteca con informacién temporal, ni de especificar retroanotaciones de tiempos para simulacién post-layout. Esto no ocurre con Verilog, que si dispone de un estdndar para la es- Ppecificacién de retardos: SDF «Standard Delay Format». SDF permite ex- presar los datos relativos a temporizaciones de una forma tabular y ser in- cluida en cl modelo a simular, Por ello, el IEEE desarrollé Ja extensién 1076.4, cuya primera n fue aprobada en 1995 y la primera revisién en 2000. En principio, el objetivo de este nuevo estindar conocido por VITAL «VHDL Iniciative Towards ASIC Libraries» era facilitar la generacién de modelos de componentes con informacion de tiempos valida tanto para WHDL como Verilog, por lo que sus formatos de representacién y los del SDF son bastante similares.