Bài Tập Công Nghệ Vi Điện Tử

Tên SV: Nguyễn Công Minh

Lớp: 16DT1 Nhóm: 16N40 MSSV: 106160035

Bài tập 4.1.

Xem xét hai thiết kế của cổng AND 2 đầu vào được hiển thị trong hình bên
dưới. Hãy lập luận một cách trực quan để xác định thiết kế nào có độ trễ ngắn hơn.
Hãy tính nỗ lực đường dẫn (path effort), độ trễ (delay) và dung kháng ngõ vào
(input capacitances) x và y để đạt được độ trễ này.

Hình 1. 2-input AND gate

Answer:

- Thiết kế (a) sẽ có độ trễ D ngắn hơn thiết kế (b) vì cổng NAND so với cổng NOR
2 ngõ vào có Parasitic delay P bằng nhau nhưng Logical effort G lại thấp hơn. (Vì
d = gh + p)
6C
Ta thấy: ở cả 2 thiết kế H = C = 6, B = 1, P = 1+2 = 3

Ở thiết kế (a)

G = ¿)*1 =¿) => Path effort F = GBH = ¿)*1*6 = 8

1 1
Best stage effort: ^f = F N = 8 2 = 2,8 => Delay D = 2. ^f + P = 2*2.8 +3 = 8.6 τ

6 C∗G 6 C∗1
Input capacitances x = f
= 2.8 = 2.14
Ở thiết kế (b)

G = ¿)*1 =¿) => Path effort F = GBH = ¿)*1*6 = 10

 1 1
Best stage effort: ^f = F N = 10 2 = 3.2 => Delay D = 2. ^f + P = 2*3.2 +3 = 9.3 τ

6 C∗G 6 C∗5
Input capacitances y = f = 3∗3.2 = 3.16