BÀI GIẢNG MÔN HỌC

ĐIỆN TỬ SỐ

(Digital Electronics)

CHƢƠNG 8: CẤU KIỆN LOGIC

KHẢ TRÌNH

Giảng viên: Ths Nguyễn Thị Thu Hằng

Khoa: Điện tử Viễn Thông
Năm học: Học kỳ II năm học 2012-2013
1
 CHƢƠNG 8: CẤU
Chƣơng 8: KIỆN LOGIC
CẤU KIỆN
Học viện công nghệ BCVT
Khoa Kỹ Thuật Điện Tử II
KHẢKHẢ
LOGIC TRÌNH
TRÌNH

8.1 GIỚI THIỆU VỀ CÔNG NGHỆ LOGIC SỐ

8.2 CẤU KIỆN LOGIC KHẢ TRÌNH
SPLD/CPLD/FPGA
8.3 PHƢƠNG PHÁP THIẾT LẬP CẤU HÌNH CHO
CPLD/FPGA
8.4 YÊU CẦU CHUNG KHI THIẾT KẾ CPLD/FPGA
8.5 LƢU ĐỒ THIẾT KẾ HỆ THỐNG SỐ DÙNG
CPLD/FPGA

2
Bài giảng
Bài giảng ĐiệnĐIỆN
Tử Số TỬ SỐ
 CHƢƠNG 8: CẤU
Chƣơng 8: KIỆN LOGIC
CẤU KIỆN
Học viện công nghệ BCVT
Khoa Kỹ Thuật Điện Tử II
KHẢKHẢ
LOGIC TRÌNH
TRÌNH

8.1 GIỚI THIỆU VỀ CÔNG NGHỆ LOGIC SỐ

3
Bài giảng
Bài giảng ĐiệnĐIỆN
Tử Số TỬ SỐ
 CHƢƠNG 8: CẤU
Chƣơng 8: KIỆN LOGIC
CẤU KIỆN
Học viện công nghệ BCVT
Khoa Kỹ Thuật Điện Tử II
KHẢKHẢ
LOGIC TRÌNH
TRÌNH
8.2 CẤU KIỆN LOGIC KHẢ TRÌNH (PLD)

PLD (Programmable Logic Device ) được

tạo thành bằng một số cổng AND, OR,
XOR hoặc cả các trigơ, có thể thực hiện
nhiều hàm Boole khác nhau

SPLD: Simple Programmable Logic Device

CPLD: Complex Programmable Logic Device
FPGA: Field Programmable Gate Array

ASIC :Application specific Integrated Circuit

4
Bài giảng
Bài giảng ĐiệnĐIỆN
Tử Số TỬ SỐ
 CHƢƠNG 8: CẤU
Chƣơng 8: KIỆN LOGIC
CẤU KIỆN
Học viện công nghệ BCVT
Khoa Kỹ Thuật Điện Tử II
KHẢKHẢ
LOGIC TRÌNH
TRÌNH
8.2.1 SPLD (Simple Programmable Logic Device)
SPLD đều có cấu tạo dựa trên
một trong hai dạng cấu trúc
chính: mảng logic khả trình PLA
(Programmable Logic Array) và
logic mảng khả trình PAL
(Programmable Array Logic).

PLA là một mảng AND và một

mảng OR lập trình được

PAL giải quyết các hạn chế của

PLA

5
Bài giảng
Bài giảng ĐiệnĐIỆN
Tử Số TỬ SỐ
 CHƢƠNG 8: CẤU
Chƣơng 8: KIỆN LOGIC
CẤU KIỆN
Học viện công nghệ BCVT
Khoa Kỹ Thuật Điện Tử II
KHẢKHẢ
LOGIC TRÌNH
TRÌNH
8.2.1 SPLD (Simple Programmable Logic Device)
Kiến trúc
: PAL
(Program
mable
Array
Logic).

6
Bài giảng
Bài giảng ĐiệnĐIỆN
Tử Số TỬ SỐ
 CHƢƠNG 8: CẤU
Chƣơng 8: KIỆN LOGIC
CẤU KIỆN
Học viện công nghệ BCVT
Khoa Kỹ Thuật Điện Tử II
KHẢKHẢ
LOGIC TRÌNH
TRÌNH
8.2.1 SPLD (Simple Programmable Logic Device)
Kiến trúc : PLA
(Programmable
Logic Array ).

7
Bài giảng
Bài giảng ĐiệnĐIỆN
Tử Số TỬ SỐ
 CHƢƠNG 8: CẤU
Chƣơng 8: KIỆN LOGIC
CẤU KIỆN
Học viện công nghệ BCVT
Khoa Kỹ Thuật Điện Tử II
KHẢKHẢ
LOGIC TRÌNH
TRÌNH
8.2.1 SPLD (Simple Programmable Logic Device)

Lập trình PAL Lập trình PLA

8
Bài giảng
Bài giảng ĐiệnĐIỆN
Tử Số TỬ SỐ
 CHƢƠNG 8: CẤU
Chƣơng 8: KIỆN LOGIC
CẤU KIỆN
Học viện công nghệ BCVT
Khoa Kỹ Thuật Điện Tử II
KHẢKHẢ
LOGIC TRÌNH
TRÌNH

8.2.2 CPLD (Complex Programmable Logic Device )

Kiến trúc chung CPLD

9
Bài giảng
Bài giảng ĐiệnĐIỆN
Tử Số TỬ SỐ
 CHƢƠNG 8: CẤU
Chƣơng 8: KIỆN LOGIC
CẤU KIỆN
Học viện công nghệ BCVT
Khoa Kỹ Thuật Điện Tử II
KHẢKHẢ
LOGIC TRÌNH
TRÌNH

8.2.2 CPLD (Complex Programmable Logic Device )

CPLD có cấu trúc đồng nhất gồm nhiều khối chức

năng "Function Block" được kết nối với nhau thông
qua một ma trận kết nối trung tâm "Interconnect Array"
Mỗi khối function block gồm có:
- Một khối logic - gồm các hạng tích AND và OR
sắp xếp giống PLA hoặc PAL, cho phép thực hiện các
hàm logic tổ hợp
- Nhiều khối MC (Macrocell) có chứa tài nguyên
là các Trigơ cho phép xây dựng các thanh ghi và
mạch tuần tự.

10
Bài giảng
Bài giảng ĐiệnĐIỆN
Tử Số TỬ SỐ
 CHƢƠNG 8: CẤU
Chƣơng 8: KIỆN LOGIC
CẤU KIỆN
Học viện công nghệ BCVT
Khoa Kỹ Thuật Điện Tử II
KHẢKHẢ
LOGIC TRÌNH
TRÌNH
8.2.3 FPGA (Field Programmable Gate Array )
Cấu trúc FPGA đơn giản gồm các tế bào logic (Logic
Cell), các khối cách đều nhau, liên kết nhờ các đường kết
nối có thể thay đổi được theo yêu cầu của người thiết kế

11
Bài giảng
Bài giảng ĐiệnĐIỆN
Tử Số TỬ SỐ
 CHƢƠNG 8: CẤU
Chƣơng 8: KIỆN LOGIC
CẤU KIỆN
Học viện công nghệ BCVT
Khoa Kỹ Thuật Điện Tử II
KHẢKHẢ
LOGIC TRÌNH
TRÌNH
8.2.3 FPGA (Field Programmable Gate Array )
Có hai loại FPGA cơ bản:
1. Loại lập trình lại 2. Loại lập trình một
đƣợc dựa trên SRAM: lần:
- SRAM xác định các - Kết nối dạng bẻ
kết nối cầu chì
- Sử dụng bảng ánh xạ - Sử dụng các
LUT (Look Up Table) xác cổng logic truyền thống
định các giá trị đầu ra dựa
trên các giá trị đầu vào để
xây dựng các hàm logic tổ
hợp.

12
Bài giảng
Bài giảng ĐiệnĐIỆN
Tử Số TỬ SỐ
 CHƢƠNG 8: CẤU
Chƣơng 8: KIỆN LOGIC
CẤU KIỆN
Học viện công nghệ BCVT
Khoa Kỹ Thuật Điện Tử II
KHẢKHẢ
LOGIC TRÌNH
TRÌNH
So sánh CPLD và FPGA

13
Bài giảng
Bài giảng ĐiệnĐIỆN
Tử Số TỬ SỐ
 CHƢƠNG 8: CẤU
Chƣơng 8: KIỆN LOGIC
CẤU KIỆN
Học viện công nghệ BCVT
Khoa Kỹ Thuật Điện Tử II
KHẢKHẢ
LOGIC TRÌNH
TRÌNH

8.3 PHƢƠNG PHÁP THIẾT LẬP

CẤU HÌNH CHO CPLD/FPGA
8.3.1. Phương pháp dùng sơ đồ mô tả

Bước 1: Chọn thƣ viện cấu Bước 2: Thực hiện kết nối các
kiện và công cụ mô tả thiết kế cổng với nhau, sử dụng lƣới
hoặc dây nối

Bước 3: Gắn thêm và phân bố Bước 4: Tạo ra netlist. Netlist

các bộ đệm đầu vào và đầu ra. là file mô tả mạch số dƣới
Các bộ đệm này sẽ xác định dạng text, đƣợc tạo bởi công
các chân I/O cho thiết bị cụ thiết kế

14
Bài giảng
Bài giảng ĐiệnĐIỆN
Tử Số TỬ SỐ
 CHƢƠNG 8: CẤU
Chƣơng 8: KIỆN LOGIC
CẤU KIỆN
Học viện công nghệ BCVT
Khoa Kỹ Thuật Điện Tử II
KHẢKHẢ
LOGIC TRÌNH
TRÌNH

8.3.2. Phương pháp dùng ngôn ngữ

mô tả phần cứng (HDL)
Có hai ngôn ngữ mô tả phần cứng phổ biến nhất:
VHDL và Verilog
Bước 1: Dùng ngôn ngữ mô tả
phần cứng (HDL) để mô tả các
tính năng và hoạt động của từng
phần trong hệ thống
Bước 2: Dùng công cụ
synthesis (tổng hợp) để
tạo ra file netlist từ file ở
trên
15
Bài giảng
Bài giảng ĐiệnĐIỆN
Tử Số TỬ SỐ
 CHƢƠNG 8: CẤU
Chƣơng 8: KIỆN LOGIC
CẤU KIỆN
Học viện công nghệ BCVT
Khoa Kỹ Thuật Điện Tử II
KHẢKHẢ
LOGIC TRÌNH
TRÌNH

8.4 YÊU CẦU CHUNG KHI THIẾT KẾ CPLD/FPGA

Các bước trong thiết kế

hệ thống số

Chọn vi mạch CPLD hoặc

FPGA phù hợp

Chọn giải pháp cấu hình

cho CPLD/FPGA

Chọn công cụ phần mềm

phù hợp
16
Bài giảng
Bài giảng ĐiệnĐIỆN
Tử Số TỬ SỐ
 CHƢƠNG 8: CẤU
Chƣơng 8: KIỆN LOGIC
CẤU KIỆN
Học viện công nghệ BCVT
Khoa Kỹ Thuật Điện Tử II
KHẢKHẢ
LOGIC TRÌNH
TRÌNH

8.5 LƢU ĐỒ
THIẾT KẾ
CHO
CPLD/FPGA

17
Bài giảng
Bài giảng ĐiệnĐIỆN
Tử Số TỬ SỐ
 CHƢƠNG 8: CẤU
Chƣơng 8: KIỆN LOGIC
CẤU KIỆN
Học viện công nghệ BCVT
Khoa Kỹ Thuật Điện Tử II
KHẢKHẢ
LOGIC TRÌNH
TRÌNH

8.5.1 LƢU Nhập thiết kế

(Design Entry)
ĐỒ THIẾT
KẾ CHO Kiểm tra, mô
CPLD phỏng thiết kế

Tổng hợp
►Quá trình thiết thiết kế
kế cho CPLD
chủ yếu là thực Thực hiện
hiện trên các thiết kế
công cụ phần
Mô phỏng có tham
mềm, bao gồm số thời gian
các bước như
sau: Cấu
hình
18
Bài giảng
Bài giảng ĐiệnĐIỆN
Tử Số TỬ SỐ
 CHƢƠNG 8: CẤU
Chƣơng 8: KIỆN LOGIC
CẤU KIỆN
Học viện công nghệ BCVT
Khoa Kỹ Thuật Điện Tử II
KHẢKHẢ
LOGIC TRÌNH
TRÌNH
8.5.2 Lƣu đồ thiết kế cho FPGA
Lưu đồ thiết kế cho FPGA cũng tương tự như lưu đồ
thiết kế cho CPLD, chỉ khác ở bước cấu hình cho
FPGA

19
Bài giảng
Bài giảng ĐiệnĐIỆN
Tử Số TỬ SỐ