CAPITULO Cls Lineares-Digitais 17.1 INTRODUCAO, Embora haja uma grande quantidade de Cls que contém somen- te circuitos digitais, e muitos outros que contém apenas circuitos lineares, hé uma variedade de unidades que contém ambos os cir- cuitos, lineares e digitais. Dentre os Cls lineares/digitais, pode- ‘mos destacar 0s circuitos comparadores, conversores digital/ ‘malégicos, circuitos de interface, citcuitos de temporizagio, cit- cuitos osciladores controlados por tensdo (VCO), € malhas amar radas por fase (phase-locked loops — PLLs). Um circuito comparador € aquele no qual a tensao linear de entrada é comparada a uma outra tensdo de referéncia, € a safda € um estado digital representando se a tensio de entrada exce- den ou nao a referencia de tensa. Circuitos que convertem sinais digitais em uma tensao linear ‘ou anal6gica e os que convertem uma tensao linear num valor digital so populares em equipamentos aeroespaciais, equipamen- tos automotivos, e discos compactos (CDs), entre muitos outros. (0s circuitos de interface sio usados para habilitar a conexdio de sinais de diferentes niveis de tensdes digitais, provenientes de ‘diferentes tipos de dispositivos de safda, ou de impeddincias di- ferentes tal que ambos os estigios transmissores e receptores ope- rem apropriadamente. Cs temporizadores fornecem circuitos lineares e digitais para uso em varias operagdes de temporizaio, como um alarme de ‘carro, um temporizador de casa para ligar e desligar lampadas, ¢ ‘em circuito de equipamentos eletromecanicos para fornecer tem- porizagao adequada a fim de combinar suas operagdes com a pro- Entrada — suite Entrada + o jetada para aquela unidade. O temporizador 555 tem sido uma lunidade de CI popular ha bastante tempo. Um oscilador contro lado por tensao fornece um sinal de clock de safda cuja freqQlén- cia pode ser variada ou ajustada por uma tensZo de entrada, Uma aplicaglo popular de VCO esté numa unidade de malha amarra- dda por fase (PLL) que é usada em varios transmissores e recep- tores de comunicagoes. 17.2. OPERACAO DA UNIDADE COMPARADORA Um circuito comparador aceita como entrada tensdes lineares & fornece na saida um digital que indica quando uma das entradas maior ou menor que a outra. Um circuito comparador bésico pode ser representado como na Fig. 17.1a. A safda é um sinal digital que fica em nivel alto de tensio quando a entrada nfio- inversora (+) € maior que a tensio na entrada inversora (), © chaveia para um nivel baixo de tensdo quando a tensdo da entrada niio-inversora cai abaixo da tensio de entrada inversora. ‘A Fig. 17.1 mostra uma conexio tipica, com uma entrada (en- trada inversora, neste exemplo) conectada a uma tensio de referén- cia, ea outra conectada a uma tensdo de sinal de entrada, Enguanto Vj € menor que o nivel de +2 V da tensio de referéncia, a saida permanece em um nivel baixo de tensio (perto de ~ 10 V). Quan do a entrada sobe pouco acima de +2 V, a safda, rapidamente, chaveia para um nivel alto de tenso (perto de +10 V), Logo, a sa- {da alta indica que o sinal de entrada € maior que +2 V. sv er10W) Veer 1S wv > Vis V1 Vy » Fig. 17.1 Unidade comparadora: (a) unidade bisicu;(b) aplicagto pica505 (Cis Lineares-Digitas ov}—_+— Fig, 17.2 Operagio do amp-op 741 como comparador. Como o circuito interno usado para construir um comparador contém, essencialmente, um circuito amp-op com ganho de ten- tio muito alto, podemos examina a operagao de um comparador usando um amp-op 741, como mostrado na Fig. 17.2. Com a entrada de referéncia (pino 2) fixada em 0 V, um sinal senoidal aplicado & entrada ndo-inversora (pino 3) fard a safda chavear entre seus dois estados de tensdo, como mostrado na Fig. 17.2b. ‘Aentrada V,, mesmo subindo apenas uma fragdo de um milivolt acima do nfvel de referéncia de O V, seré amplificada pelo ganho de tensio muito alto (tipicamente acima de 100.000) tal que asa dda sobe para seu nivel de saturagao positiva de safda e permane~ ce Id enquanto a entrada fica acima de Vy = 0 V. Quando a en- {ada cai pouco abaixo do nivel de referencia de 0 V, a safda é forgada para seu nivel de saturagao inferior e fica ld enquanto a entrada permanecer abaixo de Va, = 0 V. A Fig. 17.2b mostra claramente que o sinal de entrada € linear, enquanto a saida & digital. ‘O nivel de referéncia nao precisa ser necessariamente igual a 0-V, podendo assumir qualquer valor positivo ou negativo dese- jjado. Também a tenso de referéncia pode ser conectada & entra- da mais ou menos, ¢ o sinal de entrada aplicado, entdo, & outra entrada Uso de Amp-op como Comparador A Fig. 17.3a mostra um circuito operando com uma tensio de referéncia positiva conectada & entrada menos, ¢ a saida conec- tada a um LED indicador. O nivel da tensio de referéncia é fixa- doem 10 ko. 10KA + 10K Como a tensio de referéncia est conectada & entrada inversora, ‘a safda chaveard para seu nivel de saturagdo positivo quando a entrada, V, é mais positiva que os +6 V do nivel da tensio de referéncia. A saida, V,, aciona entao 0 LED, acendendo-o, indi- ccando que a entrada é mais positiva que o nivel de referéncia, Veet (IDV) = +6V Como uma conexiio alternativa o nivel de referéncia poderia ser conectado 2 entrada nio-inversora, como mostrado na Fig. 17.3b. Com esta conexa0o, o sinal de entrada, caindo abaixo do nivel de referéncia, fard a saida acionar 0 LED, acendendo-o. 0 wv sa 10Ka) 4009 = anv [LED tigado quando PAE LBD 4, atrapasa, er 76) o +2V voxa ve 400 woxa ‘LED figado quando Ae LED 4V ei abaicode me av) » Fig. 17. Um amp-op 741 usado como um comparador.506 LED pode, portanto, ser ligado quando o sinal de entrada ultra- ‘passa o nivel de referéncia para cima ou para baixo, dependendo de como é feita a conexao no amp-op. Usando Unidades de CI Comparadoras Embora amp-ops possam ser utilizados como circuitos, comparadores, algumas unidades especialmente projetadas para este fim se mostram mais adequadas para alguns tipos de aplic ‘go. Dentre as possiveis melhorias que podem ser inclufdas em tum Cl comparador, destacam-se: chaveamento mais répido en- ‘re 0s dois niveis de saida, imunidade a ruido embutida para e tar safda oscilar quando a entrada passa pelo nfvel de referencia, ¢ saidas capazes de acionar diretamente uma variedade de car- gas, Alguns Cls comparadores populares sao apresentados em. seguida, descrevendo-se suas conexdes de pinos e como podem ser usados. COMPARADOR 311 0 comparador de tensio 311, mostrado na Fig. 17.4, contém um circuito comparador que pode operar com duas fontes de po- téncia de ~15 V ou com uma tinica fonte de +5 V (comoas usa- das em circuitos légicos digitais). A safda pode fornecer uma tenso em qualquer um de dois niveis distintos ou pode ser usa- dda para acionar uma limpada ou relé, Note que a saida tomada dde um transistor bipolar para permitir acionar uma variedade de cargas. A unidade tem também entradas de balango e habilita- «G0 (strobe), sendo que esta titima permite inibira saida, Alguns exemplos mostrario como esta unidade comparadora pode ser usada em aplicagdes comuns Um detector de eruzamento zero que sente (detecta) a tensd0 de entrada passando por 0 V € mostrado usando o C1311 na Fig. 17.5. A entrada inyersora € conectada & terra (tensdo de referén- cia). O sinal de entrada sendo positivo liga a safda do transistor, Tevando a saida para o nivel baixo (—10 V, neste caso). O sinal de entrada sendo negativo (abaixo de 0 V) cortard a saida do transistor, levando a safda para o nivel alto (+10 V). A sai- da, portanto, indica se a entrada esté acima ou abaixo de 0 V. Quando a entrada assume qualquer valor positivo, a sada baixa, ¢ quando a entrada € negativa, produz um nivel alto de tensfo na saida Balango > | Batangomabitasio ool = = suite Unidade de crn ® v Fig. 174 Um comparador 311 (usidade DIP de 8 pinos} 10) aH 2K pO adie nn ® wee, Fig. 17.5 Detector de eruzamento zero wsando um C11 A Fig. 17.6 mostra como um comparador 311 pode ser usado com entrada de habilitagdo. Neste exemplo, a safda ird para o nivel alto quando a entrada ultrapassa a tensao de re- mas somente se a entrada de habilitacdo TTL ada (ou 0 V). Se a entrada de habilitagao TTL ‘el alto, a entrada de habilitagdo do 311, no pino 6, assume o nivel baixo, fazendo a saida permanecer no esta- do desligado (com saida alta) sem levar em consideragao 0 sinal de entrada. Na verdade, a safda permanece alta a nao ser que esteja habilitada, Se estiver, a saida atua entio normalmen- te, chaveando de alto para baixo, dependendo do nivel do sinal de entrada, Durante a operagao, a safda do comparador respon- deré ao sinal de entrada apenas durante o tempo em que o sinal de habilitagio permitir. AFig. 17.7 mostra a saida do comparador acionando um rel Quando a entrada cai abaixo de 0 V, levando a safda para o nivel baixo, orelé € ativado, fechando os contatos normalmente aber- tos (N.A.) naquele instante. Estes contatos podem ser conecta- ssw tka ; @ au alo v suite Entrada —0 Emadaée | sy ‘biti do 1 Habiitasso . Ti ; ron“ lo vend =o) @ $3 le ° dos para operarem com uma grande variedade de dispositivos. Por exemplo, uma buzina ou campainha conectadas aos conta tos do relé podem ser acionadas quando a tensdo de entrada cai abaixo de 0 V. Enquanto a tensdo estiver presente no terminal de entrada, a buzina permanecerd desligada. COMPARADOR 339 © C1339 é um comparador quédruplo contendo quatro cir- cuitos comparadores de tensio independentes, conectados a pi- nos externos como mostrado na Fig. 17.8. Cada comparador tem entradas inversoras e ndo-inversoras ¢ uma tinica saida, A fonte de tensio aplicada a um par de pinos alimenta todos os quatro comparadores, Se for necessério usar apenas um comparador, todos os quatro estarao alimentados, Saida 1 aida 2 Saida 3 aida Fig. 17.8 Cl comparader quidruplo (339). Cis LinearesDigiais 507 $V FT Comtatosnormatente "1 aberos (N'A) 17.7 Operasio de um comparador 311 com um relé de sa, Para ver como esses circuitos comparadores podem ser usa- dos, a Fig, 17.9 mostra um dos circuitos comparadores do 339 conectado para atuar como um detector de cruzamento Zero. Quando o sinal de entrada ultrapassa 0 V, a safda chaveia para V*.A entrada chaveia para V- apenas quando a entrada cai abai- xode OV. ‘Um nivel de referéncia diferente de 0 V também pode ser uusado, ¢, se um terminal de entrada fosse usado como referén- cia, 0 outro terminal poderia entao ser conectado ao sinal de en- trada, A operagiio de um dos circuitos comparadores é descrita a seguir. ‘A tensdo de entrada diferencial (diferenga de tensio entre 0s terminais de entrada), sendo positiva, desliga a saida do transis- tor (circuito aberto), enquanto uma tenséo de entrada diferencial negativa liga a safda do transistor — a sida fica entio no nivel, abaixo da fonte. Se a entrada negativa for fixada em um nivel de referén- cia, V,..€ a entrada positiva assumir valores maiores que Vi. a tensio de entrada diferencial € positiva, resultando no es- tado de circuito aberto para a safda do comparador. Quando a entrada ndo-inversora atingir um nivel de tenso menor que Vic a tensio de entrada diferencial sera negativa e a saida ser de V- volts. Se a entrada positiva é fixada no nivel de referéncia, a entra- da inversora caindo abaixo de V,. resulta em circuito aberto na ssafda, enquanto a entrada inversora subindo acima de V,., resulta ‘em V- na saida. Esta operagdo é resumida na Fig. 17.10. Como a safda de um desses circuitos comparadores é de coletor em circuito aberto, tornam-se possiveis aplicagdes nas ‘quais as safdas de mais de um circuito podem ser ligadas por uma operacdo OU. A Fig. 17.11 mostra dois cireuitos comparadores conectados com safda comum e, também, entra- da comum. O comparador I tem uma tensdo de entrada de refe- réncia de +5 V conectada A entrada ndo-inversora. A saida ser foreada para baixo pelo comparador | quando o sinal de en- trada ultrapassar +5 V. O comparador 2 tem uma tensiio de referencia de +1 V conectada a entrada inversora. A safda do comparador 2 seri forgada para baixo quando o sinal de entrada cair abaixo de +1 V. De maneira geral, a saida sera baixa quando a entrada estiver abaixo de +1 V ou acima de +5 V, como mostrado na Fig, 17.11. Esta operagio é chamada de detector de jancla de tensdo. A safda alta indica que a en- trada esta dentro de uma janela de tensdo de +1 a +5 V (es tes valores sendo fixados pelos niveis de tensio de referén- cia aplicados).vey Batrada,V;, 1K Tempo Said, V, wesw a + Tempo vl ig. 17.9 Operagto de um circuito comparador 339 como detector de ee » amento 227, ve q : {a > Vaer~> aida em srcitosberto Eateads: Entrada < Vay — sida em ciruito aerto Entrada > Vagy sadn = V oC meade < Vagy “sada i : enate o> I a Vace re @ © Fig. 17.10 Operagio de um circuito comparador 339 com entrada de reeréncia em (a) entrada menos; (b) entrada mas asv tivh Fig. 17.11 Operasio de dois cireuitos comps: Enneada radars 339 como um detector de jancla.JL 17.3. CONVERSORES DIGITAIS- ANALOGICOS Muitas tensGes e correntes em eletrénica variam continuamente a0 longo de uma faixa de valores, Em circuitos digitais, os sinais ‘esto em um de dois niveis, representando os valores binérios de Lou zero. Um conversor analégico-digital (CAD) produz uma tensio digital a partir de uma tensdo analégica de entrada, en- quanto 0 conversor digital-analégico (CDA) converte uma ten séo digital para uma tensdo anal6gica. Conversao Digital-Analogica CIRCUITO DE CONVERSAO EM ESCADA, ‘A conversio digital-analégica pode ser conseguida usando vé- rios métodos diferentes. Um esquema popular usa um circuito de resistores, chamado circuizo em escada, Um circuito em es- cada aceita como entrada de valores binérios em, tipicamente, 0 V ou Vi € fornece uma tensio de safda proporcional ao valor bindrio de entrada, A Fig. 17.12 mostra um circuito em escada com quatro tenses de entrada, representando quatro bits de da dos digitais e uma tensio de saida de. A tensio de safda € pro- porcional ao valor de entrada digital dada pela relagio Do x 2° + Dy X2! + D) xX B+ Di xP Vo e oT a7.) No exemplo mostrado na Fig. 17.12b, a tensiio de safda resul- ‘ante seria OX1+1X2+1x44+0%8 (16 V) =6V 16 Portanto, 0110., digital, ¢ convertido para 6 V, analégico, ® x R V, aida snalgica) RQ 28) 2R 2R 2R = v,@) vi) D, D; se See eee Entrada cigtal @ Ke 10Ka +16V Dial 416V Bey so » Fig. 17.2 Circuito em eseada de quatro estigios usado como conversor D/A\ (a) ciruit Bisco; (6) exemplo de cireuito com entrada 0110, 509 ls Lineares-Digitais Vase —}-—— Fig. 17.13 Cl de conversor D/A usando circuito em escada R-2. ‘A fungi do circuito em escada & converter os 16 valores bi- narios possiveis de 0000 a 1111 para um nivel de tensao corrrespondente, miiltiplos de V,/16. Utilizando-se mais segdes, no circuito, torna-se possivel aceitar mais entradas bindrias e dliminuir a diferenga entre os niveis de tensio, Por exemplo, um, circuito em escada de 10 estigios poderia estender o miimero de passos de tensio ou resolugio de tenséo para Viq2" ou V,/ 1024 ‘Uma tensio de referéncia de V,y = 10 V apresentaria uma safda igual a 10 V/1024 ou aproximadamente 10 mV. Quanto maior 0 indimero de estigios, maior a resolugao de tensfo. Em geral, a resolugao de tensio para n estgios em escada é Voot oe - 0722) A Fig. 17.13 mostra um diagrama em bloco de um CDA tipico usando um circuito em escada, O circuto em escada, referenciado no diagrama como uma escada R-2R, ¢intercalado entre afonte de corrente de referéncia e as chaves de corrente, conectadas a cada ‘entrada bindria. A corrente de saida resultante é proporcional ao valor binério de entrada, A entrada binéra seleciona alguns ramos, do cireuito em escada, produzindo uma corrente de saida que é resultado de uma soma ponderada da corrente de referéncia, Conectando a corrente de safda através de um resistor, ser produ zida uma tensio analégica, se desejado. Conversao Anal6gica-Digital ‘CONVERSAO DE DUPLA-INCLINACAO- (© método de dupla inclinagdo é um método muito utiizado para converter uma tensio analégica em uma tensao digital. A Fig, 17.14a mostra um diagrama em bloco do conversor basico de dupia-inclinaglo. A tensio anal6gica a ser convertida é apli- cada através de uma chave eletrOnica a um circuito integrador (ou gerador de rampa (essencialmente uma corrente constante car- regando um capacitor para produzir uma tenséo de rampa linea). ‘A safda digital & obtida a partir de um contador, que opera durante ‘ambos os intervalos de inclinago positivae negativa do integrador. ‘0 método de conversao prossegue como se segue. Para um intervalo de tempo fixo (geralmente a faixa de contagem com- pleta do contador), a tensio analégica conectada ao integrador leva a tensao na entrada do comparador para um nivel positivo. A Fig, 17.14b mostra que no fim do intervalo fixo de tempo, a tenstio do integrador é tanto maior quanto maior a tensio de en-510 Dispositivos Eletrdnicos e Teoria de Circultos EEntrads anagica Satda digit Linese LinearDigital @ | Digital Interval feo fe tempo ) Menor Coatagem —_ Maior contagem digital” contagem ‘digital Tnieralo de contagem Fig. 17.14 Conversor AD usando 0 método de dupla-inclinago: a) diagrama Iigieo;(b) forma de onda, trada, No fim do intervalo fixo de contagem, a contagem é fixa- daem zero e achave eletronica conecta o integrador a uma refe~ réncia ou tenslo fixa de entrada. A saida do integrador (ou en- trada do capacitor) decresce entio numa taxa fixa. O contador avanga durante este tempo, enquanto a sua do integrador dimi- nui numa taxa fixa até cair abaixo da tensao de referéncia do comparador, em cujo tempo a légica de controle recebe um sinal (asaida do comparador) para parar de conta. O valor digital ar- ‘mazenado no contador & entio a saida digital do conversor. ‘Usando o mesmo clock e integrador para realizar a conversdo, durante os intervalos de inclinagdo positiva e negativa, tende a compensar os desvios da freqiéncia de clock e limitagSes de precisao do integrador. Selecionando o valor de entrada de refe- réncia e taxa de clock, pode-se graduar a safda do contador con- forme desejado. O contador pode ser bindrio, BCD, ou outrafor- ‘ma de contador bindrio, se desejado. CONVERSAO DE CIRCUITO EM ESCADA Outro método popular de conversao analigica Circuito em escada junto com circuitos contadores e comparadores (veja Fig. 17.15), Um contador digital avanga zero enquanto um circuito em escada fomece, através das saidas do contador, uma tensao-em escada, como mostrado na Fig. 17.15b, a qual aumenta por um incremento de tenso em cada passo de contagem, Um cir- cuito comparador, recebendo as tenses em escada ¢ a tensdo de entrada analégica,fomece um sinal para parar a contagem quan- do a tensdo da escada se eleva acima da tensao de entrada. O valor do contador nest instante é a saida digital desejada O incremento de tensfo do sinal em escada depende do ni- mero de bits de contagem utilizado. Um contador de 12 estigios ‘operando um circuito em escada de 12 estigios, usando uma re- feréncia de 10 V, apresentaria um incremento de tenso igual a Veer _ 10 V 27 4096, Isto resultaria numa resolugdo de conversio de 24 mV. A taxa de clock do contador afetaria 0 tempo requerido para fazer a conversio, Uma taxa de clock de | MHz operando um contador de 12 estagios necesstaria de um tempo maximo de conversio de 4096 x 1 ps = 4096 ps ~ 4,1 ms 2,4 mVSu ls Lineares-Digitais Enid anal b — omy bi te Peres Fim de sontole contagem ' ck Ceuto em esata © Tens em ada Teno anaes ee Ino de Termin de conngen comngem ® Fig, 17.18 Conversor A/D usando um circuito em escada: (a) digrama lgico; (b) forma de onda, (© niimero minimo de conversdes que poderia ser feito em cada segundo seria ento ntimero de conversdes = 1/4, I ms ~ 244 conversdes/segundo © tempo de contagem necessério para realizar uma conversio varia entre os extremos maximo e minimo. Portanto, em média, seria necessdrio um tempo de conversio de 4,1 ms/2 = 2.05 ms, 0 mimero médio de conversdes seria 2 x 244 = 488 conver soes/segundo. Uma taxa de clock mais lenta resultaria em pou- ‘eas conversdes por segundo. Um contador, usando poucos esté~ zgios de contagem (menor resolugdo de conversio), faria mais cconversdes por segundo, A precisdo da conversio depende da preciso do comparador. 17.4. OPERACAO DO CI TEMPORIZADOR Outro circuito integrado anal6gico-digital popular é 0 versétil temporizador 555. O CI é feito de uma combinacio de comparadores lineares e flip-flops digitais conforme mostrado na Fig. 17.16. 0 circuito inteiro € geralmente alojado num encap- sulamento de oito pinos, como especificado na Fig. 17.16. Uma conexdo em série de trés resistores determina os niveis da tensio de referencia para 0s dois comparadores em 2Vcc/3 € Ved!3. A saida desses comparadores habilita ou desabilita a unidade do flip- flop. A saida do circuito flip-flop &, enti, aplicada a um estégio icador de saida. O cireuito flip-flop também opera um tran- sistor dentro do CI, cujo coletor tem a fungdo de descarregar 0 capacitor de temporizacao. Operacao Astavel ‘Uma aplicagao popular do CI temporizador 555 é como um ‘multivibrador astavel ou circuito de clock. A andlise seguinte da ‘operagio do 555 como um circuito astivel inclui detalhes das diferentes partes da unidade e como as varias entradas e safdas siio utilizadas. A Fig. 17.17 mostra um circuito astavel construt- ddo usando um resistor externo e um capacitor para fixar inter- valo de temporizacao do sinal de safda. O capacitor C carrega-se até Vee através dos tesistores exter- nos R, ¢ Ry. Referindo-se a Fig. 17.17, a tensdo do capacitor aumenta até ultrapassar 2V-c/3. Esta tensio é a tensio de limiar ro pino 6, na qual 0 comparador | altera o estado do flip-flop, produzindo uma saida de nivel baixo (pino 3). Por sua vez, 0 tran- sistor de descarga € forgado a ligar, provocando 0 descarrega- ‘mento do capacitor no pino 7 através de Ry. A tenso do capaci- {or diminui, entio, até cair abaixo do nivel de disparo (Vec!3). O flip-flop € disparado, colocando a sada novamente no nivel alto. ‘Ao mesmo tempo o transistor de descarga é cortado, de forma {que o capacitor pode novamente se carregar através dos resisto- res Ry € Rg até Ver A Fig, 17.18a mostra as formas de onda no capacitor ede saida resultantes de um cireuito astével. Os célculos dos intervalos de tempo nos quais a safda € alta e baixa podem ser feitos usando as relagiessida Descarga Reset Vaee Fig. 17.16 Detales do Cl temporizador 555. Capacitor C esearegnse aranés ae Ry Capacitor € carepuse através oe, Ry oe Fig. 17.17 Maltivibrador astvel usando C1555, Vee SV) Descarga de © Carga de C SIV ‘Tempo(ms) OTs 157s 282s 3,15 ft J a ‘ ab ak a, oft 3B ta Oy iL ‘Tempo (ms) Oy ps 187s 2825 315 ne Ts lfm © Fig. 17.18 Makivibrador astvel para o Exemplo 17.1: (a cicuito;(b) formas de onda,smo = OR, + RNC (73) no ™ 0.7% GC (74) perfodo total & T =periodo= Tay + Trane «a7s) A fregiléncia do circuito astével é calculada entio usando* (17.6) EXEMPLO 17.1 Determine a freqiiéncia e desenhe a forma de onda de safda para o circuito da Fig. 17.18a. Solugto Usando as Eq. (17.3) a (17.6) temos Tyo = 0,7(Ra + RedC = 0,1(7,5 X 10? + 7,5 x 10°)(0,1 x 10°) = 1,05 ms Thaixo = O,7RaC = 0,7(7,5 % 10°)(0,1 x 10°%) = 0,525 ms 05 ms + 0,525 ms = 1,575 ms 1 1 To 1ssxio 85H As formas de onda estdo desenhadas na Fig. 17.18b. Operac4o Monoestavel (0 temporizador 555 pode também ser usado como um circuito multivibrador monoestavel ou de tinico disparo (one-shot), como mostrado na Fig. 17.19. Quando o sinal de entrada de disparo torna-se negativo, a safda no pino 3 vai para o nivel alto e af per- manece durante 0 periodo de tempo Tayo = LARC ary Referindo-se novamente & Fig. 17.16, a borda negativa da entra- dda de disparo faz o comparador 2 disparar 0 flip-flop, produzin- ‘do uma tensio de saida em nfvel alto. O capacitor C carrega-se até Vcc através do resistor R,. Durante o intervalo de carga a sa- fda permanece alta. Quando a tensio através do capacitor atinge nivel de limiar de 2Vec/3, 0 comparador | dispara o flip-flop produzindo uma tensao de saida em nivel baixo. O transistor de 0 period pode ser aed dreamed T= 0,693Ry + 2RyIC ~0,71R, + 2Ry)C cea ftoguincia de 1a I Ror eRe 513 ls Lineares-Digitais Wee —— saita al suida ae Bal 11,0) © Fig, 17.19 Operagdo do temporizador $85 como monoestivel: (a) circuito;(b) formas de ond. descarga também vai para baixo, fazendo o capacitor permane- cer préximo de 0 V até ser novamente disparado. ‘A Fig. 17.19 mostra o sinal de disparo da entrada e a forma de onda resultante para 0 temporizador 555 operando como ‘monoestavel. Periodos de tempo para este circuito podem variar de microssegundos a muitos segundos, tornando este CI til para ‘uma ampla faixa de aplicagoes. EXEMPLO 17.2 Determine o perfodo da forma de onda de saida para o cireuito da Fig. 17.20, quando disparado por um pulso negativo. sua ‘spare a veates Entrada de oon Fig. 17.20 Circuito monoestivel para 0 Exemplo 17.2.514 Disposiivos Eletronicose Teoria de Circuitos Solucao Usando a Eg, (17.7), obtemos, Tay = VeLR,C = 1,1(7,5 X 10°)(0,1 X 10-9) 1825 ms 17.5 OSCILADOR CONTROLADO POR TENSAO ‘Um oscilador controlado por tenso (VCO) € um circuito que fornece um sinal variante de safda (tipicamente uma forma de onda quadrada ou triangular) cuja freqiiéncia é controlada por ‘uma tenso de, Um exemplo de VCO é a unidade de CI 566, {qual possui circuitos para gerar sinais de onda quadrada e trian- gular. A freqliéncia é fixada por um resistor e capacitor externo variada entio por uma tensiio de aplicada. A Fig. 17.21a mos- tra que 0 566 contém fontes de corrente para carregar e descarre- gar o capacitor C, numa taxa determinada pelo resistor externo Rye pela tensio modulante de de entrada. Um circuito Schmitt trigger € usado para chavear a fonte de corrente entre a carga e descarga do capacitor, A tensdo triangular desenvolvida no ca- pacitor e a onda quadrada do Schmitt trigger sio fornecidas como ssafdas através de amplificadores de isolamento (buffer). le ‘A Fig. 17.21b identifica os pinos da unidade 566 € apresenta, resumidamente, as fOrmulas e faixa de valores validas para o Cl. 0 oscilador pode ser programado para operar em uma faixa de freqiiéncia de razao 10:1, pela selegao adequada de um resistor & capacitor externos, ¢ sua safda modulada por um sinal cuja fre~ ailéncia pode variar de uma razao 10:1, ajustada por uma tensio de controle, Vo. A freqiigncia livre, ou freqiiéncia central de operagio, f, pode ser calculada de 78) ‘com as seguintes restrigdes: 1. R, deve estar na faixa de 2kO = R, = 20k. 2. Vodeve estar na faixa de $V* = Ve= V". 3. fi-deve estar abaixo de | MHz. 4. V* deve estar entre 10 ¢ 24 V. A Fig. 17.22 mostra um exemplo no qual o gerador de fun- ‘ges com 566 é usado para fornecer as formas de onda triangu- Tare quadrada numa freqiiéncia fixa determinada por R,, Ce Ve. paneer poe a eCard mic eae fel_f7]_[ol_Is] erie WG to Terra Ye Salida de See trol Fig, 1721 Um gerador de fungSes com S65: (a) diagrama em bloco; (b) confgurago de pinose resum de dados de operas.Fig, 17.22 Conexio de uma nidade de VCO 566, Um divisor resistivo com R, ¢ R, pde a tensio modulante de num valor fixo, R tox v vt = yyy = t04v Bt T5kO + 10KQ 1? Y= 104 (a qual cai apropriadamente na faixa de tensio de 0,75 V* =9V eV = 12 V), Usando a Eq. (17.8), temos 2 (2104) = | = 325 KH Je Tox y@20x 10°) 12 aa O circuito da Fig. 17.23 mostra como a freqliéncia da onda ‘quadrada de saida pode ser ajustada usando a tensio de entrada, Vc. O potencidmetro R, permite variar Ve de cerca de 9 V até proximo de 12 V, sobre a faixa completa de freqiiéncia de 10- para-L. Na situago em que o contato do potenciémetro se en- contra no alto, a tensio de controle resultante € de Ry+ Re Vo= Eee” CR +R R” SkO + 18 kD = SOF NBO yaa 5102 + 5 kM + 18 kO aaa resultando numa frequéncia de safda inferior de 174 2 12 GOK IW )G2 x ao 2 ) = 19.710 very Sao 1 + Fig. 17.23 Conexio de um 566 como uma unidade VCO, 315 (Cs Lineares-Digitais Fig. 17.24 Operagio de VCO com entrada de freqicia modulane Com o contato de R, embaixo, a tenso de controle € Ry : Ve-ReR eR 18k ska soa sKneieKa =9,19V resultando numa freqligncia superior de HEE (10 x 10220 x 10 A freqiléncia da onda quadrada de safda pode entio ser variada usando o potenciémetro R, dentro de uma faixa de freqléncia de pelo menos 10 para 1 Em vez de variar um potenciémetro para mudaro valor de Ve, uma tensio modulante de entrada, V,, pode set aplicada como mostrado na Fig. 17.24. O divisor de tensao fixa Vem cerea de 10,4 V. Uma tensio ac de entrada de cerca de 1.4 V de pico pode forgar Va variar em torno do ponto de polarizacao entre as ten- sbes de 9 e 11,8 V, fazendo a frequéncia de safda variar dentro de uma faixa de cerca de 10-para-1. O sinal de entrada V,, por- tanto, modula em freqiiéncia a tensio de saida em torno da fre- agiiéncia central, determinada pelo valor de Ve = 10.4 V (f, 121.2 kHz). fo 17.6 MALHA AMARRADA POR FASE (PLL) ‘A malha amarrada por fase (phase-locked loop, PLL) & um cir- cuito eletrénico que contém um detector de fase, um filtro pas- sa-baixa, ¢ um oscilador controlado por tensd0 conectados da forma mostrada na Fig. 17.25. Aplicagdes do PLL incluem: (1) sintetizadores de freqligncia que fornecem mitliplos da frequlén- cia de um sinal de referéncia [por exemplo, na geragio da fre- giiéncia de portadora para os miltiplos canais de um transmis- sor operando na faixa do cidadao (BC) ou transmissores de ridi- ‘0s maritimos; (2) circuitos de demodulago de FM para opera- <¢ao em FM com excelente linearidade entre a freqiiéncia do si- nal de entrada e a tensio de saida do PLL; (3) demodulacao de ‘ransmissdes de dados digitais modulados em FSK; e (4) uma ampla variedade de aplicagdes incluindo modems, receptores de516 —_Dispositives Eletronicos ¢ Teoria de Circuitos rh y, Site Detetor de fase sinat de _¥ cntrads 7, ve fo | Na feqancia | ental de VCO, f, sina! de ‘ida Fig. 17.25 Diagrama em bloco de uma malha amarrada por fase bsea (PLL). telemetriae transmissores, decodificadores de tom, detetores AM, e filtros de rastreio. Um sinal de entrada, V,,€ 0 de um VCO, V,, séo comparados por um comparador de fase (refira-se a Fig. 17.25) fornecendo ‘uma tensfio de safda, V., que representa a diferenga de fase entre ‘08 dois sinais. Esta tensdo & entdo aplicada a um filtro passa-bai xa que foriece uma tensio de saida (amplificada, se necessério), que pode ser tomada como a tensdo de safda de um PLL. Esta tensio é realimentada para modular a freqliéncia do VCO. A ‘operagio de malha fechada do circuito mantém a frequéncia do VCO amarrada 8 freqiiéncia do sinal de entrada. Operagao PLL Basica ‘A operagiio bisica de um circuito PLL pode ser explicada usan- do 0 circuito da Fig. 17.25 como referencia, Consideraremos primeiro a operagao dos vérios circuitos da malha quando a ‘mesma opera “amarrada” (a frequéncia do sinal de entrada e freqléncia do VCO sio iguais). Quando a freqiiéncia do sinal de ‘entrada é igual 4 do VCO, a tensao V, (tomada como saida) man- tém 0 VCO “amarrado” com o sinal de entrada. © VCO gera, entdo, um sinal de onda quadrada com amplitude fixa. O desem- penho do circuito é melhorado se a frequiencia central do VCO, J corresponder a uma tensio de polarizagio no centro da faixa de valores possiveis para esta tensdo. O amplificador permite este ajuste na tensio de, tomando como entrada a safda do filtro. Quando malha esté amarrada, os dois sinais aplicados ao comparador tém a mesma freqiiéncia, embora nao estejam ne- cessariamente em fase. Uma diferenga de fase fixa entre os dois sinais, para 0 comparador, resulta numa tensdo de fixa para 0 VCO. Mudancas na freqiiéncia de entrada do sinal resultam, centdo, em mudangas na tenso de do VCO. Dentro da faixa de ccaptura e amarragao de freqiiéncia, a tensio de forgard a freqiién- cia do VCO a casar com a da entrada. ‘Durante a fase de “amarracao” da malha, o comparador de fase produz um sinal de safda que contém componentes de freqiién- cia relativas & soma e& diferenga dos sinais comparados. 0 filtro passa-baixa deixa passar somente as componentes de freqiiéncia inferiores do sinal, possibilitando a amarracdo entre o sinal de entrada e do VCO. Devido a faixa de operagao limitada do VCO e & conexio de realimentagio do circuito PLL, ha duas bandas de frequéncia importantes especificadas para um PLL. A faixa de captura de um PLL é a faixa de freqiiéncia centrada em torno da frequéncia livre do VCO, f,, sobre a qual a malha pode adquirir a amarragio com o sinal de entrada. Uma vez que o PLL conseguit a captura, ele pode manter-se amarrado com o sinal de entrada sobre uma faixa de freqiiéncia relativamente ampla, chamada faixa de amar- ragiio. Aplicagées ‘© PLL pode ser usado numa ampla variedade de aplicagées, in- cluindo (1) demodulagio de freqiiéncia, (2) sintese de freqlén- cia, e G3) decodificadores FSK. Seguem-se exemplos de cada um desses. DEMODULAGAO DE FREQUENCIA ‘A demodulago FM ou deteccio pode ser conseguida direta- ‘mente usando um circuito PLL, Se a frequéncia central do PLL € selecionada ou projetada na freqiiéncia da portadora de FM, a tensio filtrada ou de safda do circuito da Fig. 17.25 € a tensio demodulada desejada, variando em valor proporcional a varia- ‘do da freqiiéncia do sinal. O circuito PLL, portanto, opera como um filtro de freqiéncia intermediaria (FI), limitador, € demodulador como os usados em receptores de FM. ‘Uma unidade PLL popular é 0 565, mostrado na Fig. 17.26a. ‘0 565 contém um detector de fase, amplificador, e oscilador ccontrolado por tensdo, 0s quais estdo parcialmente conectados interamente. Um resistor externo ¢ um capacitor, Ry ¢ C,, S40 usados para fixarem a freqUéncia livre ou central do VCO. Ou- tro capacitor externo, C,, 6 usado para fixar a banda passante do filtro passa-baixa, e a saida do VCO deve ser conectada de vol- ta, como entrada para o detector de fase, para fechar a malha do PLL. 0 565 usa tipicamente duas fontes de tensao, V' ¢ V-65 c 20 pF -6v ® Froquteca 4 Nh Fe 3636it ho He (© 45,45 ae ee (227,27 te) é 2H) © A Fig. 17.26 mostra 0 PLL conectado para trabalhar como tum demodulador de FM. O resistor R, € 0 capacitor C, determi- nam a freqiiéncia livre, f, | 7.9) 03 = oy = 136: GO x 10020 x 10-F ~ 13636 RH com a limitagdo de 2 kQ = R, = 20 kM. A faixa de amarragio é (136,36 x 10°) 6 #181,8 kHz. Cis Lineares-Digitais 517 1 sada emodulada 6 saita de releréacia +6Y 0 Seida de @ elerecia WO ac para fontes de tensio V = + 6 V. A faixa de captura 6 fer sh (17.10) CD VRC x inapen 2m(181,8 XT eit 2a V (3,6 x 10°)(330 x 107") O sinal no pino 4.6 uma onda quadrada de 136,36 kHz. Um sinal de entrada dentro da faixa de amarragdo de 181,8 kHz produz um sinal de safda no pino 7 variando em torno de seu nfvel de tensio de acordo com a freqiéncia do sinal de entrada. A Fig. 17.26¢ ‘mostra a saida no pino 7 em fungao da frequéncia do sinal de entrada. A tensio de no pino 7 esté relacionada linearmente & freqiiéncia do sinal de entrada, dentro da faixa de frequéncia f, = 181,8 kHz, em tomo da freqiiéncia central 136,36 kHz, A ten siio de safda ¢ 0 sinal demodulado, cujo valor varia com a fre- ‘quéncia dentro da faixa de operagao especificada.518 Dispositives Eletronicos e Teoria de Circuitos SINTESE DE FREQUENCIA ‘Um sintetizador de frequiéncia pode ser construido tomando ‘como base um PLL, como mostrado na Fig, 17.27. Um divisor de freqiiéncia é inserido entre a saida do VCO ¢ 0 comparador de fase tal que o sinal da malha para o comparador esté na fre~ aiiéncia f,, enquanto a saida do VCO esta em NY, Esta saida é ‘um mailiiplo da freqtigncia de entrada, enquanto a malha estiver amarrada. O sinal de entrada pode ser estabilizado em f, com a saida resultante do VCO em Nf, se a malha estiver calculada para amarracio na freqiiéncia fundamental (quando f, = f.). A Fig. 17.27b mostra um exemplo usando um PLL 565 como multiplica~ dor de freqiiéncia e um 7490 como divisor. A entrada V, na fre- ‘qléncia f,é comparada a entrada (freqiiéncia f,) no pino 5. Uma saida em Nf, (4,,, neste exemplo) é conectada através de um cit- ‘cuito inversor a entrada do 7490, no pino 14, a qual varia entre O © +5 V. Usando a saida no pino 9, a qual & dividida por 4 em relagdo & entrada, o sinal do pino 4 do PLL tem uma freqiéncia igual a quatro vezes a freqiiéncia de entrada, enquanto a malha permanecer amarrada, Como 0 VCO pode variar dentro de uma faixa limitada de sua freqiiéncia central, pode ser necessério ‘mudar a freqiiéncia de VCO quando o valor do divisor for alte- rado. Enquanto 0 circuito PLL estiver amarrado, a freqiéncia de safda do VCO serd exatamente N vezes a freqliéncia de entrada E necessério apenas reajustar f, para ficar dentro da faixa de cap- tura e amarragio. Neste caso, quando a malha estiver amarrada, a saida do VCO teré uma freqiiéncia igual a Nf, ‘Comparador__ tele Oy) JL DECODIFICADORES FSK Um decodificador de sinal FSK (frequency-shift keyed) pode ser construfdo como mostrado na Fig, 17.28. 0 decodificador re~ cebe um sinal em uma das duas freqiléncias de portadora, 1270 Hz.ou 1070 Hz, representando os niveis logicos RS-232C de mar- cas (—5 V) ou de espagos (+14 V), respectivamente. Quando 0 sinal é aplicado & entrada, a malha se “amarra’ & freqléncia de entrada, rastreando-a entre dois possfveis valores. Na safda, ob- ‘ém-se um deslocamento comrespondente do nfvel de. ‘ filtro em escada RC (trés segdes de C = 0,02 Fe R= 10 kq) ¢ usado para remover a componente da soma de freqiiénci- as, A freqiiéncia livre é ajustada com R, de forma que 0 nivel de tensiio de na saida (pino 7) seja 0 mesmo que no pino 6, Entio, uma entrada com freqiiéncia de 1070 Hz forgard a tensio de sa- fda do decodificador para um nivel de tensio mais positivo, le- vvando a saida digital para o nivel alto (espago ou +14 V). Uma entrada em 1270 Hz forgaré a saida de do 565 a ser menos posi- tiva, produzindo uma sada digital (safda do comparador) em nivel baixo. 17.7 CIRCUITOS DE INTERFACEAMENTO Conectar diferentes tipos de circutos, sejam circuitosdigitas ov analdgicos, pode requerer alguma espécie de circuito de ‘ites Fig. 17.27 Sintetizador de freqUéncia: (a) diagrama em bloco; () implementago usando uma unidade PLL S6S.(1070 He 1270) a 600.0 519 ls Lineares-Digitais av +4 a} Comparador + Sails digi Fig, 17.28 Conexio de um 565 como decodificador FSK. interfaceamento. Um circuito de interface pode ser usado para acionar uma carga ou para obter um sinal, como um circuit re- ceptor. Um circuito acionador fornece um sinal de safda em ni- veis de tensdo ou corrente adequados para operar uma certa va~ riedade de cargas, ou dispositivos como relés, displays, ou uni- dades de poténcia, Um circuito receptor, essencialmente, aceita um sinal de entrada, proporcionando alta impedancia de entrada ppara minimizar 0 carregamento desse sinal. Além disso, 0s cir- Entrada 1A Habitacto __| ccuitos de interface podem sofrer algum tipo de controle, propor- jonando a conexio dos sinais de interface durante intervalos de ‘tempo especificos, A Fig. 17.29a mostra um driver em linha dupla, em que cada, uumaceita entrada de sinais TTL, fornecendo safda capaz de aci- ‘nar circuitos de dispositivos TTL ou CMOS. Este tipo de cir- ccuito de interface € configurado de vérias formas, com entradas inversoras ov nfio-inversoras. O circuito da Fig. 17.29 mostra @ Habilagfo 1 Entrada inversora venors _| Entrada ornversora Entrada o-inversora2 —} Entrada inversora__| 2 , Habilcagio 2 © }— sside 1 op sua? Fig. 17.29 Unidades de interface: (a acionadores em linha dypla ($N7S150); (b)receptores em linha dupla(SN75152),520. DisostivosEewnics Teoria de Cites eas ala warca| 20m | -nv | sv witc VY — nono at ESPAGO Oma +12, ov a sii etitiwenntinntiey Tone a0.6 te o ‘a ” Opto-istador Enlace de corente de 200A pars interface TTL © Fig, 17.30 Padres de interfaceamento de sinase ciruitosconversores ‘uma configuragio em que so inclufdos estes dois tipos de en- tradas, permitindo varias alternativas de operagao. Como exem- plo, a conexio de um sinal de entrada a uma entrada inversora resultaria numa safda invertida da unidade receptora. Conectan- do a entrada a uma entrada nio-inversora forneceria o mesmo interfaceamento, exceto que a safda obtida teria a mesma polati- dade do sinal ecebido. A unidade transmissora-receptora da Fi 17.29 fornece uma saida quando o sinal de habilitagio esté pre- sente (alto neste 480) +sV Linha de dads (bacramento) suide ® Fig. 1731 Conexses para linhas de dies: (a) sada em coletor aber: Outro tipo de circuito de interface é utilizado para conectar vrias entradas digitais e unidades de safda, sinais de dispositi- vos, tais como teclados, terminais de video, e impressoras. Um dos padrdes da industria eletrOnica EIA é referenciado como RS- 232C. Este padrio afirma que um sinal digital pode representar ‘uma marca (I 16gico) ou um espago (0 l6gico). As definigées de ‘marca e espaco variam com 0 tipo de circuito usado (embora existam padres que estabelecam os limites aceitaveis de sinais, cde marca e espaco) av 2 [| saisn ‘ont | Off [excaio aber of | oa} ov on fow] +sv o (sida de alta impedincia (rst).Sale Conversor RS-232C-para-TTL Para circuitos TTL, +5 V é uma marca e 0 V 6 um espago. Para RS-232C uma marca poderia ser ~ 12 Ve um espago +12 V. A Fig. 17.30a fomece uma tabela com algumas definigdes de mar- cae espaco. Para uma unidade, com saidas definidas em RS- 232C, acoplada a uma outra unidade operando com nivel de si nal TTL, um cireuito de interface, como mostrado na Fig. 17.30b, poderia ser usado, Uma marca gerada pelo driver (em ~12 V) seria cortada pelo diodo produzindo uma entrada para o circuito inversor préxima de 0 V. A safda resultante seria de +5 V (mar- ca TTL). Um espago em +12 V forgaria a saida baixa do inver- sor para uma saida de 0-V (um espago). Outro exemplo de um circuito de interface converte os sinais, dde uma malha de corrente TTY em nfveis TTL como mostrado na Fig, 17.30e. Obiém-se uma marca na entrada quando uma corrente 20 mA é drenada da fonte através da linha de safda do teletipo (TTY). Esta corrente entio percorre o diodo de um opto- isolador, forgando o transistor de safda a conduzir. A entrada para © inversor sendo baixa, resulta num sinal de +5 V da safda do inversor 7407, fazendo com que a marca do teletipo seja conver- tida para uma marca TTL. Um espago da malha de corrente do teletipo nio fornece corrente; sendo assim, 0 transistor opto-iso- lador permanece cortado e a safda do inversor em 0 V, corres- pondendo a um sinal de espago TTL. Outro meio de interfaceamento de sinais digitais utiliza saf- das em coletor aberto ou saidas de alta impedincia (tri-state). ‘Quando um sinal corresponde a saida de um coletor de um tran- sistor (veja Fig. 17.31) a qual nao é conectada a nenhum outro componente eletronico, a saida é de coletor aberto. Neste caso, & possivel conectar vérios sinais ao mesmo fio ou barramento, Qualquer transistor levado & condugao fornece entao uma ten- io de safda baixa, enquanto os transistores cortados fornecem ‘uma tens alta de saida, 17.8 ANALISE POR COMPUTADOR ‘Um comparador é essencialmente um amp-op de alto ganho com alguma histerese embutida, o qual fornece uma safda digital com um ou dois niveis de tensio de saturagao, dependendo da entra- da aplicada. Um bom comparador pode ser obtido no PSpice usando um subeircuito amp-op pritico. O subcireuito contém todos os detalhes descrevendo os componentes do circuito dese- jado, e pode ser usado entao em qualquer conexdo desejada. O programa PSpice fornecido pela MicroSim Corp. fornece a des- crigdo detathada de um amp-op 741 Programa 17.1: Circuito Comparador Usado para Acionar um LED Um citeuito comparador com safda acionando um LED é mos- trado na Fig. 17.32. A listagem PSpice e a safda do circuito ccomparador sio fornecidas na Fig. 17.33 Subcireuito: O subcircuito do amp-op 741 é descrito nas li- rnhas de subckt ua741 123456 ends 521 (ls Lineares-Digitais Veo #12) Fig. 17.32 Circuito para o programa PSpice 17.1 ‘A partir destas linhas de programa, podemos desenvolver uma rotina para empregar o amp-op como comparador. ‘Um divisor de tensio proporciona um valor de tensdo a en- trada “menos” igual a 6 V. Desta forma, qualquer entrada V, ‘menor do que este valor produziré na saida uma tensio igual a0 nivel de saturagdo negativo (cerea de ~10 V). Caso contra teremos na saida 0 valor correspondente a0 nivel de saturago positivo (cerca de +10 V). Portanto, o LED seri acionado so- ‘mente se a entrada estiver acima de 6 V. Como dado de sada do programa, éfomecida uma tabela contendo os valores de corrente no LED para entradas de 4 a 8 V. Esta tabela mostra que a cor- rente no LED para entradas menores do que 6 V é aproximada- mente 0. Para entradas acima deste valor, a corrente é de aproxi- madamente 19,9 A. Programa 17.2: Operacao do Comparador ‘A operagao de um CI comparador pode ser demonstrada usando ‘uma unidade LM111 (veja Fig. 17.34). A descrigdo do circuit é obtida da biblioteca MicroSim. A Fig. 17.35 fornece a descrigao do subeircuito do CILMI. O subcireuito é usado para mos- {rar como um comparador opera sobre um sinal de entrada se- noidal. O sinal de entrada senoidal é uma forma de onda de 5 V de pico VI10SINO5) Como ele esta aplicado a entrada ndo-inversora, a safda estem fase com a entrada. Quando a entrada esté acima de 0 V, a safda vai para o nivel de saturagio positiva, +5 V. Quando a entrada cai abaixo de 0 V, a saida vai para o nivel de saturacao inferior, OV. Para mostrar os sinais de entrada esafda, a Fig. 17.35 forne ce um grafico da entrada, V(1),e saida, (3) O grafico da saida pode ser visto usando a operagio PROBE do PSpice, mostrado na Fig. 17.36 Programa 17.3: Circuito em Escada Um cireuito em escada tipico, utilizado em conversio D/A & mostrado na Fig. 17.37. Este exemplo de um circuito em escada de quatro estigios converte quatro bits de entrada (+10 V ou 0 ‘V) numa tensfo de anal6gica. A listagem na Fig. 17.38a mostra522. DispostivosFleroncos e Teoria de Circuits SPoBanectlone: "Bonstnverting input * Pavers ing input positive power supply Ppeaatlet poe Stopny * Moatpue eapekt waren, 333 He 32 30 ae Pouy(2) (3.0) (4.0) 0.3 5 Fol) ee se'elp vin @io,ein6 ~2ore 1oes soe -10 spool dx B(19=000.06-28 #e-1) ‘Rodel gx NIN{is=800.08+08 BE92.75) MODEL Ou. D(tS-1E-34) ‘Pauwt Oe rfoLe0) vis) sense ries: ae Hoes Fig. 17.38 Sada PSpice par octcuito da Fig. 17.32. Fig. 17.34 Circuito para programa PSpice 172Cis Linesres-Digiais, 523 ‘Comparator Rxenple ‘"chtnecctoney oactaverttng taoue Tresetleg oest PoaleTte pStsr spy negative over Supp Spon efector othut li os Ger wow ie-to0-pr-18 ar-2003) ho non (Z2ce00:0E-18 Bf=i000 che-28-25 te=34R gor NPR (IS0400-OF-18 9f=24.49E) Cje=2-28 TE=364.6E-12 TeH79,34E-9) ae 0, 15!800.oF-1 Kse2) TE 8 gino 5) ae ne ‘laosenseo 2cene08ve0 | SavosE+oo ¢o000R-00 8 ‘oo0oz+o1 -s.c000H+00 0.9000E+00 $.00008+00 1.00008+02 ‘ook=o2 “i saanson ig 17.35 Saida Pspice para cieuito da Fig. 17.34.524 Dispositivos EletrOnicos Teoria de Circuitos Exemplo de Comparador 2.ov} 0,0 x . 5 4,0V+ 6.0 : z a ‘ons Ses 10m 15m 2003 va) © VG ev) Tempo Fig, 1736 Sala Probe para ocircuito da Fig. 1734 Fig. 17.37 Circuito para o programa PSpice 173.ClstinexeesDigiais 525 PRINE Be Via} via) vie) Vi8) Vi) via) via) aor ‘e va) via) Be Veal vay vee) wee) ve7) va) vo) ve) ee) v8) vay oy Fig. 17.38 Sada PSpice par o citcuito da Fig, 17.37 ‘que, para todas as entradas em +10 V, a safda € 9,375 V. Para entrada 1111 = 15, a safda é 15 (+10 V) v g(t 10 V) = 9.375 A Fig. 17.38b mostra que para entradas de 1 00 1 = 9, a tensio de safda é 9 g(t 10) = 5.625 V PROBLEMAS § 17.2 Operagao da Unidade Comparadora 1. Desenhe o diagrama de um amp-op 741 operando com una fonte de £15 Vcom V(-) = 0Ve V(-+) = +5 V. Incluaa pinagem do aL 2, Esboce a forma de onda de safda para o circuito da Fig. 17.39. 3. Desenbe o diagrama de circuito de um amp-op 311, mostrando uma ‘entrada de 10 V rms aplicada 3 entrada inversora,e da entrada mais para a terra, Identifique todos os nmeros dos pinos. Fig. 17.39 Problema 2526 Dispositivos Eletronicos e Teoria de Cireuitos 4, Desenhe a forma de onda da safdaresultante paraocircuito da Fig, 17.40, Fig. 17.40 Problema 4 5. Desenhe odiagrama de circuito de um detector de eruzamento 2210 usando um estégio comparador 339 com 12 V. 6, Esboce a forma de onda de saida para o circuito da Fig. 17.41. +2 Fig. 1741 Problema 6 #7, Descreva a operagio do circuito da Fig, 17.42. § 17.3 Conversores Digitais-Analogicos 8. Esboce um circuito em escada de cinco estigios usando resistores de 15k Me 30kO. 9, Para uma tensio de referéncia de 16 V, calcule a tenslo de saida ‘para uma entrada igual a 11010 no circuito do Problema 8. 10. Que resolugio de tensio € poss{vel, usando-se um circuito em es- cada de 12 estigios com uma tensdo de referéncia de 10 V? 11, Para um conversor de dupla-inclinagao, descreva 0 que ocorre durante o intervalo fixo de tempo ¢ o intervalo de contagem, 12, Quantos passos de contagem ocorrem num contador digital de 12 estigios na saida de um conversor A/D? 13, Qual 6 0 maximo intervalo de contagem usando um contador de T2 estigios operando em uma taxa de clock de 20 MHz? § 17-4 Operacao da Unidade de CI Temporizadora 14, Esboce o circuito de um temporizador $55 conectado como um multivibrador astével para operagao em 350 kHz. Determine valor do capacitor, C, necessério usando R, = Ry = 7.5 KO. Ob lo ® + 1— ©. om = [O> @ 4 Fig. 17.42 Problemas 7,2. 15, Desene o circuito de um “tinico-disparo”, usando um tempori- zador 555 para fornecer um periodo de tempo de 20 ys. Se Ry 7,5 KO, que valor de C € necesssrio? 16, Esboce as formas de onda de entrada e saida para um circuito de ““inico-disparo”, usando um temporizador 555 disparado por um clock de 10 kHz para R, = 5,1 ke C = 5 nF. § 17.5 Oseilador Controlado por Tensao 17. Caleule a freqiiéneia central de um VCO, usando um C1566, como na Fig. 17.22, para R, = 4,7k0,R, = 1,8kO,R, = 11kO,€C, 0,001 pe. 18, Qual faixa de frequéncia resultante no circuito da Fig. 17.23 para C= 0,001 uF? 19, Determine o capacitor necessério no cireuito da Fig. 17.22 para se obter uma safda de 200 kHz. $17.6 Matha Amarrada por Fase 20, Caleule a freqiéncia livre do WCO para o circuto da Fig. 17.26b com R, = 4,7 kM, ¢ C, = 0,001 HF. 21. Que valor de capacitor, C,,€ requerido no circuito da Fig. 17.26b para obter uma frequéncia central de 100 kHz? 22, Qual éa faixa de amarragdo do circuito PLL na Fig, 17.26b para Ry = 4,7, eC, = 0,001 pF? § 17-7 Cireuitos de Interfaceamento 23, Descreva as condigdes de sinal para as interfaces de matha de cor- rente € RS-232C. 24, O que é barramento de dados? 25. Qual é a diferenga entre saida em coletor aberto e safda de alta impedincia?eee "26. on. § 17.8 Analise por Computador _Escreva um programa no PSpice para formecer a forma de onda de saida em um cireuito que usa um LM111,com V, = $ V rms aplica- do dentrada menos (~), € +5 V rms aplicado & entrada mais (+). Escreva um programa no PSpice para fornecer a listagem de safda para entradas de V, = 1 V a 12 V (em passos de 0,5 V) no circuito dda Fig. 17.42. Use um CT com R, Vim. 327 (ls Lineares Digiais #28, Escreva um programa no PSpice para listar a tensio de safda de um cireuito em escada de 2 estégios com todos os quatro valores, ide entradas possiveis (use 10 kM, 20 KO & 10 V, como na Fig, 1730. *Oeragio: Ox asercos indica problemas als ici