// DSCH 2.

7f
// 23/12/2020 19:57:31
// C:\Users\MARYEM\Desktop\Master ISERT\TP layout\SEMI ADDITIONNEUR.sch

module SEMI ADDITIONNEUR( in4,in3,out2,out3);

input in4,in3;
output out2,out3;
pmos #(24) pmos(w2,vdd,in4); // 2.0u 0.12u
nmos #(24) nmos(w2,vss,in4); // 1.0u 0.12u
pmos #(24) pmos(w4,vdd,in3); // 2.0u 0.12u
nmos #(24) nmos(w4,vss,in3); // 1.0u 0.12u
pmos #(10) pmos(w5,vdd,w2); // 2.0u 0.12u
pmos #(38) pmos(w6,w5,w4); // 2.0u 0.12u
nmos #(38) nmos(w6,w7,w2); // 1.0u 0.12u
nmos #(10) nmos(w7,vss,in3); // 1.0u 0.12u
pmos #(10) pmos(w8,vdd,in3); // 2.0u 0.12u
pmos #(38) pmos(w6,w8,in4); // 2.0u 0.12u
nmos #(38) nmos(w6,w9,in4); // 1.0u 0.12u
nmos #(10) nmos(w9,vss,w4); // 1.0u 0.12u
pmos #(17) pmos(out2,vdd,w6); // 2.0u 0.12u
nmos #(17) nmos(out2,vss,w6); // 1.0u 0.12u
pmos #(31) pmos(w11,vdd,in3); // 2.0u 0.12u
pmos #(31) pmos(w11,vdd,in4); // 2.0u 0.12u
nmos #(31) nmos(w11,w12,in4); // 1.0u 0.12u
nmos #(10) nmos(w12,vss,in3); // 1.0u 0.12u
pmos #(17) pmos(out3,vdd,w11); // 2.0u 0.12u
nmos #(17) nmos(out3,vss,w11); // 1.0u 0.12u
endmodule

// Simulation parameters in Verilog Format

always
#1000 in4=~in4;
#2000 in3=~in3;

// Simulation parameters
// in4 CLK 10 10
// in3 CLK 20 20