02 - Huong Dan Thi Nghiem KTS - 402009

TRƯỜNG ĐẠI HỌC TÔN ĐỨC THẮNG
KHOA ĐIỆN - ĐIỆN TỬ

BỘ MÔN ĐIỆN TỬ - VIỄN THÔNG
# "
TÀI LIỆU HƯỚNG DẪN THÍ NGHIỆM
KỸ THUẬT SỐ
Tp.Hồ Chí Minh, tháng 4 - 2010

TRƯỜNG ĐH TÔN ĐỨC THẮNG CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM
KHOA ĐIỆN – ĐIỆN TỬ Độc lập - Tự do - Hạnh phúc
--------------------- **************
NỘI QUY
PHÒNG THÍ NGHIỆM ĐIỆN-ĐIỆN TỬ
ĐIỀU I. TRƯỚC KHI ĐẾN PHÒNG THÍ NGHIỆM SINH VIÊN PHẢI:
1. Nắm vững quy định an toàn của phòng thí nghiệm.
2. Nắm vững lý thuyết và đọc kỹ tài liệu hướng dẫn bài thực nghiệm.
3. Làm bài chuẩn bị trước mỗi buổi thí nghiệm. Sinh viên không làm bài chuẩn bị theo đúng
yêu cầu sẽ không được vào làm thí nghiệm và xem như vắng buổi thí nghiệm đó.
4. Đến phòng thí nghiệm đúng giờ quy định và giữ trật tự chung. Trễ 15 phút không được vào
thí nghiệm và xem như vắng buổi thí nghiệm đó.
5. Mang theo thẻ sinh viên và gắn bảng tên trên áo.
6. Tắt điện thoại di dộng trước khi vào phòng thí nghiệm.
ĐIỀU II. VÀO PHÒNG THÍ NGHIỆM SINH VIÊN PHẢI:
1. Cất cặp, túi xách vào nơi quy định, không mang đồ dùng cá nhân vào phòng thí nghiệm.
2. Không mang thức ăn, đồ uống vào phòng thí nghiệm.
3. Ngồi đúng chỗ quy định của nhóm mình, không đi lại lộn xộn.
4. Không hút thuốc lá, không khạc nhổ và vứt rác bừa bãi.
5. Không thảo luận lớn tiếng trong nhóm.
6. Không tự ý di chuyển các thiết bị thí nghiệm
ĐIỀU III. KHI TIẾN HÀNH THÍ NGHIỆM SINH VIÊN PHẢI:
1. Nghiêm túc tuân theo sự hướng dẫn của cán bộ phụ trách.
2. Ký nhận thiết bị, dụng cụ và tài liệu kèm theo để làm bài thí nghiệm.
3. Đọc kỹ nội dung, yêu cầu của thí nghiệm trước khi thao tác.
4. Khi máy có sự cố phải báo ngay cho cán bộ phụ trách, không tự tiện sửa chữa.
5. Thận trọng, chu đáo trong mọi thao tác, có ý thức trách nhiệm giữ gìn tốt thiết bị.
6. Sinh viên làm hư hỏng máy móc, dụng cụ thí nghiệm thì phải bồi thường cho Nhà trường và
sẽ bị trừ điểm thí nghiệm.
7. Sau khi hoàn thành bài thí nghiệm phải tắt máy, cắt điện và lau sạch bàn máy, sắp xếp thiết
bị trở về vị trí ban đầu và bàn giao cho cán bộ phụ trách.
ĐIỀU IV.
1. Mỗi sinh viên phải làm báo cáo thí nghiệm bằng chính số liệu của mình thu thập được và
nộp cho cán bộ hướng dẫn đúng hạn định, chưa nộp báo cáo bài trước thì không được làm
bài kế tiếp.
2. Sinh viên vắng quá 01 buổi thí nghiệm hoặc vắng không xin phép sẽ bị cấm thi.
3. Sinh viên chưa hoàn thành môn thí nghiệm thì phải học lại theo quy định của phòng đào tạo.
4. Sinh viên hoàn thành toàn bộ các bài thí nghiệm theo quy định sẽ được thi để nhận điểm kết
thúc môn học.
ĐIỀU V.
1. Các sinh viên có trách nhiệm nghiêm chỉnh chấp hành bản nội quy này.
2. Sinh viên nào vi phạm, cán bộ phụ trách thí nghiệm được quyền cảnh báo, trừ điểm thi.
Trường hợp vi phạm lặp lại hoặc phạm lỗi nghiệm trọng, sinh viên sẽ bị đình chỉ làm thí
nghiệm và sẽ bị đưa ra hội đồng kỷ luật nhà trường.
Tp.HCM, Ngày 20 tháng 09 năm 2009

KHOA ĐIỆN-ĐIỆN TỬ
(Đã ký)
PGS TS. PHẠM HỒNG LIÊN

Taøi lieäu höôùng daãn thí nghieäm Kyõ thuaät soá
Mục lục
Bài 1: Các cổng logic cơ bản ······················································································· 2

Bài 2: Flip flop RS ····································································································· 16
Bài 3: Flip flop D······································································································· 23
Bài 4: Flip flop JK ····································································································· 28
Bài 5: Mạch ghép kênh ······························································································ 35
Bài 6: Mạch phân kênh ······························································································ 45
Bài 7: Bộ đếm nối tiếp bất đồng bộ ··········································································· 55
Bài 8: Bộ so sánh 4 bit ······························································································· 66
Bộ môn Điện tử – Viễn thông, Khoa Điện – Điện tử 1

Bài 1
CÁC CỔNG LOGIC CƠ BẢN
I. MỤC ĐÍCH THÍ NGHIỆM
Khảo sát hoạt động của cổng logic AND/NAND, OR/NOR, XOR/XNOR.
II. TÓM TẮT LÝ THUYẾT

A. AND/NAND
Hình 1.1: Sơ đồ nguyên lý của các cổng logic AND/NAND
AND NAND
A B C A B C
0 0 0 0 0 1
0 1 0 0 1 1
1 0 0 1 0 1
1 1 1 1 1 0
Bảng 1.1: Bảng trạng thái của cổng logic AND/NAND
Hình 1.2: Sơ đồ chân của IC 74LS00 (4 cổng NAND)
Cổng NAND có thể sử dụng như cổng NOT hay cổng AND như hình 1.3:

Hình 1.3: Nối cổng NAND thành cổng AND

Một mức logic thấp tại bất kỳ ngõ vào đều cấm cổng AND hoặc NAND. Một
mức cao tại bất kỳ ngõ vào sẽ cho phép cổng AND hoặc NAND.
Hình 1.4: Tổ hợp cho phép và cấm cổng AND và NAND
B. OR/NOR
Hình 1.5: Sơ đồ nguyên lý của các cổng logic OR/NOR

OR NOR
A B C A B C
0 0 0 0 0 1
0 1 1 0 1 0
1 0 1 1 0 0
1 1 1 1 1 0
Bảng 1.6: Bảng trạng thái của cổng logic OR/NOR
Hình 1.7: Sơ đồ chân của IC 74LS02 (4 cổng NOR)
C. XOR/XNOR
Hình 1.8: Sơ đồ nguyên lý của các cổng logic XOR/XNOR

XOR XNOR
A B C A B C
0 0 0 0 0 1
0 1 1 0 1 0
1 0 1 1 0 0
1 1 0 1 1 1
Bảng 1.9: Bảng trạng thái của cổng logic OR/NOR
Hình 1.10: Sơ đồ chân của IC 74LS136 (4 cổng XOR)
Cổng XOR có thể sử dụng như cổng XNOR như sau:
Hình 1.11: Ghép cổng XOR thành XNOR

III. CÂU HỎI CHUẨN BỊ

1. Đầu ra của cổng AND ở mức cao:
a, Mọi lúc.
b, Khi bất kỳ đầu vào ở mức thấp.
c, Khi bất kỳ đầu vào ở trạng thái cao.
d, Khi tất cả đầu vào ở trạng thái cao.
2. Đầu ra của cổng NAND ở mức thấp:
a, Mọi lúc.
b, Khi bất kỳ đầu vào ở mức thấp.
c, Khi bất kỳ đầu vào ở mức cao.
d, Khi tất cả đầu vào ở mức cao.
3. Trong mạch trên hình 1.12, các mức đầu ra A, B, C, D sẽ là:
a, Thấp, cao, thấp và thấp.
b, Thấp, cao, thấp và cao.
c, Cao, thấp, thấp và thấp.
d, Không cho phép do mạch pull - up và các kết nối chung trên cổng sau
cùng.
Hình 1.12
4. Cổng NAND có 2 ngõ vào nối chung với nhau sẽ tương đương cổng:
a, AND
b, OR
c, NOT
d, NOR
5. Đầu ra của cổng OR ở mức cao:
a, Mọi lúc.
b, Khi đầu vào bất kỳ ở mức thấp.
c, Khi đầu vào bất kỳ ở mức cao.
d, Khi tất cả đầu vào ở mức thấp.

6. Đầu ra của cổng NOR ở mức thấp:

a, Mọi lúc.
b, Khi đầu vào bất kỳ ở mức thấp.
c, Khi đầu vào bất kỳ ở mức cao.
d, Khi tất cả đầu vào ở mức thấp.
7. Trong mạch trên hình 1.13, các mức đầu ra A đến D liên quan đến:
a, Thấp, cao, thấp và thấp.
b, Thấp, cao, thấp và cao.
c, Cao, thấp, thấp và thấp.
d, Bị cấm do các kết nối chung và kéo lên của mạch.
Hình 1.13
8. Ký hiệu biểu hiện cổng XOR là cái nào ?

a, •
b, ⊕
c, +
d, AB + AB
9. Ký hiệu trên sơ đồ biểu hiện cổng XOR là cái nào?
Hình 1.14

10. Sử dụng cổng XOR 2 đầu vào để tạo ra phép đảo:

a, Cần có một đầu vào được kéo lên.
b, Sẽ không cho kết quả tin cậy.
c, Cần có một đầu vào được kéo xuống.
d, Cần có một đầu vào được khoá bằng một đầu khác.
Hình 1.15
11. Trong mạch hình 1.15:
a, Đầu ra D được khoá bằng hoạt động của điện trở pull-up.
b, Đầu ra C và D là phép đảo của mỗi cái khác.
c, Đầu ra C và D là một pha.
d, Cả 2 đầu ra tạo ra một chức năng XOR.
IV. TRÌNH TỰ THÍ NGHIỆM
A. AND/NAND
1. Chọn khối mạch AND/NAND và nối mạch như hình 1.16. Đặt 2 công tắc A, B
trên khối INPUT SIGNAL ở vị tri LOW.
Hình 1.16
2. Dùng VOM xác định mức logic tại các ngõ vào, ngõ ra của cổng AND và
NAND
AND NAND
A B A.B A B A.B
3. Dựa vào các LED tại các ngõ vào, ngõ ra có thể xác định được mức logic ở câu
2 không?
··································································································································
··································································································································
4. Sử dụng công tắc A, B và LED trên board mạch, hoàn thành bảng sau:
INPUTS OUTPUTS
A LED B LED A.B LED A.B LED
5. Ngõ ra của các cổng AND và cổng NAND có đảo trạng thái nhau không?
··································································································································
··································································································································
6. Từ các số liệu trên, biết cổng AND, NAND dùng để tách mức logic cao hay
thấp?
··································································································································
··································································································································
7. Đặt công tắc A ở vị trí LOW, thay đổi công tắc B và quan sát ngõ ra. Cả 2 cổng
bị cấm hay cho phép?
··································································································································
··································································································································
8. Đặt công tắc A ở vị trí HIGH, thay đổi công tắc B và quan sát ngõ ra. Cả 2
cổng bị cấm hay cho phép?
··································································································································
··································································································································

Hình 1.17
9. Thay đổi mạch như hình 1.17. Tín hiệu vào điểm B là một xung vuông. Nối
kênh 1 của dao động ký với điểm B trên mạch. Sử dụng kênh 2 để quan sát 2
ngõ ra AND, NAND. Đặt công tắc A ở vị trí LOW, quan sát ngõ vào B và ngõ
ra AND/NAND trên dao động ký. Các ngõ ra ở mức cao hay thấp? Các cổng bị
cấm hay cho phép?
··································································································································
··································································································································
10. Đặt công tắc A ở vị trí HIGH, quan sát ngõ vào B và ngõ ra AND/NAND trên
dao động ký. Các cổng AND/NAND bị cấm hay cho phép?
··································································································································
··································································································································
11. Khi công tắc A ở vị trí HIGH, quan sát ngõ vào B và ngõ ra AND/NAND trên
dao động ký. Hãy cho biết mối quan hệ pha giữa ngõ vào và ngõ ra của cổng
AND/NAND?
··································································································································
··································································································································
B. OR/NOR
1. Chọn khối mạch OR/NOR và nối mạch như hình 1.18 . Đặt 2 công tắc A, B

Hình 1.18
2. Dùng VOM xác định mức logic tại các ngõ vào, ngõ ra của cổng OR và NOR
OR NOR
A B A.B A B A+ B
2 không?
··································································································································
··································································································································
INPUTS OUTPUTS
A LED B LED A+B LED A+ B LED
5. Ngõ ra của cổng OR và cổng NOR có đảo trạng thái nhau không?
··································································································································
··································································································································
6. Từ các số liệu trên, biết cổng OR, NOR dùng để tách mức logic cao hay thấp?
··································································································································
··································································································································
7. Đặt công tắc A ở vị trí LOW, thay đổi công tắc B và quan sát ngõ ra. Cả 2 cổng
bị cấm hay cho phép?
··································································································································

··································································································································
8. Đặt công tắc A ở vị trí HIGH, thay đổi công tắc B và quan sát ngõ ra. Cả 2
cổng bị cấm hay cho phép?
··································································································································
··································································································································
Hình 1.19
9. Thay đổi mạch như hình 1.19. Tín hiệu vào điểm B là một xung vuông. Nối
kênh 1 của dao động ký với điểm B trên mạch. Sử dụng kênh 2 để quan sát 2
ngõ ra OR, NOR. Đặt công tắc A ở vị trí LOW, quan sát ngõ vào B và ngõ ra
OR/NOR trên dao động ký. Các ngõ ra ở mức cao hay thấp? Các cổng bị cấm
hay cho phép?
··································································································································
··································································································································
10. Đặt công tắc A ở vị trí HIGH, quan sát ngõ vào B và ngõ ra OR/NOR trên dao
động ký. Các cổng OR/NOR bị cấm hay cho phép?
··································································································································
··································································································································
11. Khi công tắc A ở vị trí HIGH, quan sát ngõ vào B và ngõ ra OR/NOR trên dao
động ký. Hãy cho biết mối quan hệ pha giữa ngõ vào và ngõ ra cổng OR/NOR?
··································································································································
··································································································································
C. XOR/XNOR
1. Chọn khối mạch XOR/XNOR và nối mạch như hình 1.20. Đặt 2 công tắc A, B

Hình 1.20
2. Dùng VOM xác định mức logic tại các ngõ vào, ngõ ra của cổng XOR và
XNOR
XOR XNOR
A B A.B A B A+ B
2 không?
··································································································································
··································································································································
INPUTS OUTPUTS
A LED B LED A⊕ B LED A⊕ B LED
5. Ngõ ra của cổng XOR và cổng XNOR có đảo trạng thái nhau không?
··································································································································
··································································································································
6. Từ các số liệu trên, cổng nào dùng để phát hiện điều kiện không tương đương
khi yêu cầu ngõ ra báo hiệu ở mức thấp?
··································································································································
··································································································································
7. Cổng nào dùng để phát hiện điều kiện không tương đương khi yêu cầu ngõ ra

báo hiệu ở mức thấp?

··································································································································
··································································································································
8. Cổng nào dùng để phát hiện điều kiện không tương đương khi yêu cầu ngõ ra
báo hiệu ở mức cao?
··································································································································
··································································································································
9. Cổng nào dùng để phát hiện điều kiện tương đương khi yêu cầu ngõ ra báo
hiệu ở mức thấp?
··································································································································
··································································································································
10. Cổng nào dùng để phát hiện điều kiện tương đương khi yêu cầu ngõ ra báo
hiệu ở mức cao?
··································································································································
··································································································································
11. Có thể dùng một ngõ vào của cổng XOR/XNOR để khóa ngõ vào còn lại
không?
··································································································································
··································································································································
V. KẾT LUẬN
1. IC đóng vỏ có chứa nhiều hơn 1 cổng.
2. Một 74LS00 có thể được cấu tạo để cung cấp hàm AND.
3. Ngõ ra của cổng AND là mức cao khi và chỉ khi tất cả ngõ vào ở mức cao.
4. Ngõ ra của cổng NAND là mức thấp khi và chỉ khi tất cả ngõ vào ở mức cao.
5. Một mức thấp ở ngõ vào sẽ cấm cổng AND hoặc NAND.
6. Một mức cao ở ngõ vào (cổng 2 ngõ vào) sẽ cho phép cổng AND hoặc NAND.
7. Các ngõ ra của cổng AND/NAND đảo trạng thái nhau.
8. Ngõ ra của cổng AND cho phép trùng pha với ngõ vào của nó.
9. Ngõ ra của cổng NAND cho phép là đảo của ngõ vào của nó.
10. Một 74LS02 có thể được cấu hình để cung cấp hàm OR.
11. Ngõ ra của OR là mức cao khi bất kỳ ngõ vào nào ở mức cao. Ngõ ra của NOR
là mức thấp khi bất kỳ ngõ vào nào ở mức cao.
12. Một mức ngõ vào cao sẽ cấm cổng OR hoặc NOR.
13. Một mức ngõ vào thấp (cổng 2 ngõ vào) sẽ cho phép cổng OR hoặc NOR.
14. Các ngõ ra của cổng OR/NOR đảo trạng thái đảo nhau.
15. Ngõ ra của cổng OR cho phép sẽ trùng pha với ngõ vào. Ngõ ra của cổng NOR
cho phép đảo pha với ngõ vào.
16. IC 74LS136 có thể được cấu hình để cung cấp cho cả 2 hàm XOR và XNOR.
17. Đầu ra của mạch XOR là điều kiện không tương đương cao.
18. Đầu vào của IC loại trừ không thể khoá được bởi vì tất cả đầu vào đều tạo ra
đầu ra.
19. Đầu ra của mạch XNOR là điều kiện tương đương cao.

Bài 2
FLIP FLOP R-S
I. GIỚi THIỆU FLIP FLOP
Các mạch Flip-flop có tên bắt nguồn từ khả năng giữ trạng thái cao hoặc thấp.
Các flip-flop là bi-stable (hai trạng thái ổn định), có nghĩa là chúng giữ một
trạng thái ổn định cho đến khi được chuyển sang trạng thái ổn định khác.
Các flip-flop có thể được sử dụng như một phần tử lưu trữ, các mạch đồng bộ,
bộ chia, và phần tử reset hệ thống.
Mạch flip-flop có thể được cấu hình với các cổng logic cơ bản hoặc với IC có
nhiều cổng.
Có nhiều loại hoạt động flip-flop có sẵn, chẳng hạn như: flip-flop set/reset hoặc
flip-flop RS , flip-flop loại T, và flip-flop loại D.
Flip-flop có thể được dùng để chống rung cho công tắc lật hay một loại công tắc
khác. Việc “nảy” của một công tắc xem như hoạt động nhấn – thả cơ khí, xảy ra cho
đến khi công tắc ổn định ở một vị trí mới.
Mạch flip-flop cung cấp 2 ngõ ra: thuận Q và đảo Q . Hai ngõ ra đảo trạng thái
nhau và chúng thay đổi trạng thái tại cùng thời điểm. Tác động ngõ ra của mạch
flip-flop được minh hoạ trong Hình 2.1.
Hình 2.1: Tác động ngõ ra của flip-flop

Ngoài ra, flip flop còn có các ngõ vào điều khiển: ngõ lập (preset), ngõ xóa
(clear), xung động bộ (clock). Khi ngõ lập tích cực thì flip flop được thiết lập ở trạng
thái Q = 1 mà không phụ thuộc vào các tín hiệu ngõ vào thông tin. Ngược lại, khi ngõ
xóa tích cực thì với bất kỳ giá trị nào của các tín hiệu vào, flip flop vẫn được thiết lập
ở trạng thái Q = 0.
Ngõ vào xung nhịp clk có chức năng đồng bộ hoạt động của flip flop, nghĩa là
flip flop (loại có xung clk) chỉ chuyển đổi trạng thái tại thời điểm tác động của xung
clk. Một chu kỳ xung clock bao gồm khoảng thời gian ở mức 0, một cạnh lên, khoảng
thời gian ở mức 1, cạnh xuống như Hình 2.2.
Hình 2.2
Hình 2.3a là ký hiệu cho flip flop tác động bằng mức 1, Hình 2.3b là ký hiệu
cho flip flop tác động bằng mức 0, còn Hình 2.3c là ký hiệu cho flip flop tác động
bằng cạnh lên, Hình 2.3d là ký hiệu cho flip flop tác động bằng cạnh xuống.
Hình 2.3
II. MỤC ĐÍCH THÍ NGHIỆM
Khảo sát hoạt động của flip flop RS.
III. TÓM TẮT LÝ THUYẾT
Hình 2.4 là cổng OR ngõ vào đảo. Bảng sự thật xác định hoạt động của cổng và
kí hiệu trên Hình 2.4 chính là cổng NAND thực tế.
Hình 2.4
Hình 2.5 Cổng cấu hình flip-flop

Hình 2.5 trình bày cấu hình một flip-flop với cổng OR ngõ vào đảo(NAND)
được nối vào phần hồi tiếp kết nối chéo.
Ngõ ra C sẽ cao nếu có một ngõ vào của cổng C thấp. Ngõ ra D sẽ cao nếu có
một ngõ vào cổng D thấp. Hoạt động mạch này đảm bảo rằng chỉ một ngõ ra tại cùng
thời điểm ở trạng thái cao. Các ngõ ra C và D là bù của nhau.
Hình 2.6 chỉ một flip-flop cung cấp chức năng set/reset và nảy công tắc.
Hình 2.6 Flip-flop set/reset

Khi công tắc được đặt ở vị trí SET, Q cao. Cả hai ngõ vào của cổng B cao (Q
hồi tiếp và điện trở kéo lên RB) , ngõ ra cổng B - Q thấp.
Q hồi tiếp về cổng A, khoá ngõ ra cổng A (Q) ở mức cao. Đường hồi tiếp này
giữ cho trạng thái ngõ ra không thay đổi khi công tắc di chuyển từ vị trí SET sang vị
trí RESET. Trong khoảng thời gian di chuyển OPEN/OPEN của công tắc, mạch được
khoá bởi đường hồi tiếp ( Q - ngõ vào thấp) về cổng A.
Khi công tắc bắt đầu tiếp xúc với cực RESET, ngõ vào cổng B về thấp. Ngõ
vào thấp làm cho ngõ ra cổng B ( Q ) cao. Các hai ngõ vào cổng A cao (hồi tiếp Q và
RA kéo lên), và ngõ ra cổng A (Q) thấp.

Với ngõ ra cổng A (Q) thấp, hồi tiếp về cổng B khoá ngõ ra cổng B ở mức cao.
Mạch này không làm thay đổi trạng thái ngõ ra cho tới khi công tắc chuyển về vị trí
SET.
Do tác động cơ của công tắc, nó nảy (tiếp xúc và nhả) khi cần gạt tiếp xúc với
cực RESET. Mạch thay đổi trạng thái và khoá vị trí ban đầu công tắc, vì vậy, sự tiếp
xúc và nhả tiếp theo ở cực RESET không làm cho ngõ ra mạch thay đổi.

IV. CÂU HỎI CHUẨN BỊ

1. Trong trạng thái SET, ngõ ra Q là:
a, Thấp
b, Không biết
c, Cao
d, Trung bình giữa cao và thấp
2. Trong trạng thái RESET, ngõ ra Q là:
a, Thấp
b, Không biết
c, Cao
d, Trung bình giữa cao và thấp
3. Mạch SET/RESET FLIP- FLOP có thể chống lại sự nảy của công tắc máy bởi
vì:
a, Các điện trở kéo lên của mạch
b, Các ngõ ra của nó cùng pha
c, Bộ nối hai đầu thay thế công tắc
d, Hồi tiếp tín hiệu trạng thái thấp
4. Khi ngõ vào A và B trong Hình 2.5 ở mức thấp (0), thì ngõ ra C và D sẽ là:
a, C = 1, D = 1
b, C = 1, D = 0
c, C = 0, D = 1
d, C = 0, D = 0
V. TRÌNH TỰ THÍ NGHIỆM
Hình 2.7
1. Xác định vị trí khối mạch SET/RESET FLIP-FLOP , và nối mạch như Hình 2.7.
Đặt bộ nối 2 đầu (jumper) vào vị trí mạch S (SET).

2. Với đồng hồ đo vạn năng (VOM), xác định mức logic tại các ngõ vào, ngõ ra
của mạch:
····························································································································
····························································································································
3. Nếu tháo jumper ra khỏi mạch, điều gì xảy ra trên trạng thái ngõ ra mạch? Kết
quả có phù hợp với lý thuyết không? Tại sao?
····························································································································
····························································································································
4. Đặt bộ nối hai đầu vào và ra khỏi vị trí SET nhiều lần. Tại sao ngõ ra mạch ổn
định?
····························································································································
····························································································································
5. Thao tác ở câu trên có mô phỏng được tính dội (nảy) công tắc không? Có thể
dùng mạch flip flop này để chống dội cho công tắc được không?
····························································································································
····························································································································
6. Mạch có chỉ báo khả năng lưu trữ điều kiện SET của nó sau khi lệnh SET được
loại khỏi (tháo jumper ra)?
····························································································································
····························································································································
7. Đặt bộ nối hai đầu (jumper) ở vị trí R (RESET), và quan sát ngõ ra mạch. Ghi
lại các mức trạng thái mạch trong Hình 2.8.
Hình 2.8 Trạng thái mạch reset

8. Tác động nào xảy ra làm cho cổng B đổi trạng thái mạch?
····························································································································
····························································································································
9. Tháo bộ nối hai đầu khỏi mạch. Trạng thái mạch có thay đổi không? Tại sao?
····························································································································
····························································································································
10. Quan sát ngõ ra mạch khi tháo/lắp jumper vào vị trí RESET nhiều lần. Mạch có
đáp ứng với lệnh RESET không?
····························································································································
····························································································································
11. Mạch có thể dùng để chống dội (nảy) công tắc trên cả hai chức năng Set và
Reset không?
····························································································································
····························································································································
12. Dựa vào số liệu của bạn, mối quan hệ giữa các ngõ ra mạch là gì?
····························································································································
····························································································································
13. Nối mạch như hình 2.9. Đặt cả hai công tắc lật về vị trí DOWN. Xác định mức
logic tại các ngõ ra của mạch
Hình 2.9
14. Tương tự, đặt cả hai công tắc lật về vị trí UP. Mạch có đảo về trạng thái Set hay
Reset không?
····························································································································
····························································································································
15. Chuyển công tắc B xuống rồi lại lên trong khi quan sát ngõ ra Q. Sau đó
chuyển công tắc A xuống lên. Công tắc A có set flip-flop và công tắc B có reset
nó không?
····························································································································
····························································································································
VI. KẾT LUẬN
1. Ngõ vào thấp được yêu cầu để set hoặc reset mạch
2. Khi trạng thái flip-flop được xác định, các ngõ vào phụ của cùng trạng thái
không ảnh hưởng đến ngõ ra mạch.
3. Flip-flop không nảy tác động của công tắc.
4. Các ngõ ra mạch bù lẫn nhau.
5. Flip-flop cố gắng để ổn định trạng thái set hoặc reset.

6. Các flip-flop có thể dùng như phần tử lưu trữ.
7. Ngõ ra Q cao đối với trạng thái set
8. Ngõ ra Q thấp đối với trạng thái reset

Bài 3
FLIP FLOP LOẠI D
Xác định được đặc tính hoạt động của flip-flop D.
D flip-flop yêu cầu ít nhất hai ngõ vào: một ngõ vào dữ liệu (cao hay thấp) và
một ngõ vào xung clock. Ngõ vào dữ liệu phải ổn định trước khi flip-flop bị khoá.
Việc khoá flip-flop dẫn đến việc cập nhật trạng thái ngõ ra mạch.
Khi D flip-flop bị khoá, thay đổi dữ liệu vào không ảnh hưởng đến ngõ ra của
mạch cho tới khi flip-flop bị khoá trở lại.
D flip-flop có thể được dùng như các thanh ghi lưu trữ các bit dữ liệu.
Hình 3.1 trình bày flip-flop trigger cạnh âm (xung clock cạnh xuống) loại D tiêu
biểu với các ngõ vào PR và CLR.
Hình 3.1 Flip-flop loại D

Trong các mạch thực tế, ngõ vào PR và CLR được gắn vào Vcc thông qua điện
trở kéo lên.
Khi ngõ vào PR tích cực (mức thấp) đặt flip-flop ở trạng thái SET (Q=cao)
Khi ngõ vào CLR tích cực (mức thấp) đặt flip-flop ở trạng thái RESET
(Q=thấp)
Ngõ vào PR và CLR tác động mạnh hơn tác động khoá thông thường (theo
xung clock) của flip-flop. Nếu một ngõ vào vẫn giữ ở trạng thái thấp, flip-flop sẽ bị
khoá ở trạng thái SET hoặcRESET.
Các ngõ ra flip-flop thay đổi trên mức chuyển đổi dương của xung clock. Q

thay đổi theo ngõ vào dữ liệu D. Q và Q bù nhau.
Bảng 3.1 Bảng sự thật cho flip-flop được chỉ trong Hình 3.1
1. Ngõ ra Q của D Flip – flop (Hình 3.1) thay đổi

a, Theo trạng thái của ngõ vào PR
b, Theo trạng thái của ngõ vào CLR
c, Theo trạng thái của ngõ vào D
d, Theo cạnh xuống xung clock
2. Nếu ngõ vào CLK của D Flip- Flop (Hình 3.1) là trạng thái thấp
a, Ngõ ra theo tất cả thay đổi dữ liệu ngõ vào
b, Ngõ vào PR và CLR bị khoá
c, Ngõ ra Q và Q không không còn bù nhau nữa
d, Ngõ ra D-flop phản ánh ngõ vào dữ liệu từ sự chuyển đổi cạnh clock sau
cùng.


1. Xác định vị trí và nối các khối mạch như Hình 3.2. Đặt công tắc lật A ở vị trí
DOWN. Kích hoạt chức năng SET của SET/RESET FLIP-FLOP
Hình 3.2
2. Tác động ngõ vào PR bằng cách nối jumper vào vị trí PRESET. Xác định mức
logic ngõ ra. Kết quả có phù hợp với lý thuyết không?
····························································································································
····························································································································
3. Chuyển công tắc A lên và xuống. Quan sát ngõ ra Q của Flip flop. Ngõ ra có
thay đổi không?
····························································································································
····························································································································
4. Đặt công tắc A ở vị trí LOW. Chuyển jumper trên khối mạch SET/RESET
FLIP-FLOP để tạo 1 xung clock. Quan sát ngõ ra Q của Flip flop. Ngõ ra có
thay đổi không?
····························································································································
····························································································································
5. Tháo jumper ra khỏi vị trí PRESET, tác động ngõ vào CLR cách nối jumper
vào vị trí CLEAR. Xác định mức logic ngõ ra. Kết quả có phù hợp với lý
thuyết không?
····························································································································
····························································································································
6. Chuyển công tắc A lên và xuống. Quan sát ngõ ra Q của Flip flop. Ngõ ra có
thay đổi không?
····························································································································
····························································································································
7. Đặt công tắc A ở vị trí LOW. Chuyển jumper trên khối mạch SET/RESET
FLIP-FLOP S Æ R Æ S để tạo 1 xung clock. Quan sát ngõ ra Q của Flip flop.
Ngõ ra có thay đổi không?
····························································································································
····························································································································
8. Các trạng thái ngõ ra của D flip-flop bù nhau không?
····························································································································
····························································································································
9. Đặt công tắc lật A ở vị trí LOW. Tác động nhẹ vào PR của D flip-flop để ngõ
ra Q ở mức HIGH. Chuyển jumper trên khối mạch SET/RESET FLIP-FLOP S
Æ R để tạo cạnh lên xung clock. Ngõ ra của flip flop có thay đổi không? Tại
sao?
····························································································································
····························································································································
10. Chuyển jumper trên khối SET/RESET FLIP-FLOP sang vị trí S để tạo cạnh
xuống. Trạng thái ngõ ra của D flip-flop có thay đổi không? Tại sao?
····························································································································
····························································································································
11. Đặt công tắc A ở vị trí HIGH. Chuyển jumper trên khối mạch SET/RESET
····························································································································
····························································································································
12. Thay đổi mạch bằng cách nối ngõ vào CLK (clock) tới khối mạch CLOCK.
Dùng dao động ký để quan sát ngõ ra D flip-flop.
····························································································································
····························································································································
13. Ngõ ra mạch có thay đổi không nếu ngõ vào D vẫn giữ trạng thái cũ?
····························································································································
····························································································································
14. Ngõ ra mạch có thay đổi không sau khi trạng thái ngõ vào D thay đổi?
····························································································································
····························································································································
15. Ngõ ra mạch có phản ánh dạng sóng xung của mạch CLOCK không, hay
chúng tương đương với mức trạng thái ở ngõ vào D?
····························································································································
····························································································································
16. Dựa vào quan sát của bạn, ngõ ra nào của D flip-flop phụ thuộc trạng thái ngõ
vào D?
····························································································································
····························································································································
17. Tác động lần lượt ngõ vào PR và CLR, chuyển công tắc A lên xuống nhiều lần.
Dựa vào dao động ký, tác động của ngõ vào PR và CLR có bị ảnh hưởng ngõ
vào D của D flip-flop không?
····························································································································
····························································································································
18. Dựa vào quan sát, các ngõ vào PR và CLR của D flip-flop có thể dùng để khởi
phát thiết bị trước khi các ngõ vào dữ liệu và clock được dùng không?
····························································································································
····························································································································
V. KẾT LUẬN
1. Các flip-flop loại D có một ngõ vào dữ liệu và một ngõ vào CLK
2. Ngõ vào PR được dùng để SET Q lên trạng thái cao
3. Ngõ vào CLR được dùng để RESET Q về trạng thái thấp
4. Trạng thái ngõ vào tại D không chuyển qua tới ngõ ra Q cho tới khi flip-flop bị
khoá.
5. Các flip-flop có thể là thiết bị trigger cạnh.
6. Khi SET hay RESET, trạng thái ngõ ra flip-flop không thay đổi trừ khi trạng
thái ngõ vào dữ liệu PR hoặc CLR thay đổi .
7. Thiết bị trigger cạnh âm thay đổi trạng thái ngõ ra của nó trên cạnh chuyển
mức từ cao xuống thấp của tín hiệu ngõ vào clock.
8. Flip-flop loại D có thể được cầu tạo để hoạt động như flip-flop RS cổng kết
nối chéo.

Bài 4
FLIP FLOP LOẠI JK
Xác định được đặc tính hoạt động của flip-flop D.

JK - FLIP - FLOP có thể có cấu hình như RS kiểu D hay Flip - Flop đảo (toggle).
Flip – Flop đảo thay đổi trạng thái vào của nó trong đồ thị cao - thấp - cao - thấp. Một
trạng thái thay đổi xuất hiện với một chu trình chuẩn. Kết quả thay đổi một trạng thái
của một chu trình chuẩn ở tần số ra bằng một nửa tần số chuẩn.
Flip - Flop JK có thể sử dụng trong cấu hình chính - phụ. Một Flip - Flop chính -
phụ đòi hỏi sóng vuông chuẩn. Flip - Flop JK tiêu chuẩn có thể sử dụng với mạch
chuyển đổi âm hoặc dương.
Hình 4.1 là sơ đồ của Flip - Flop JK với đầu vào thiết lập (PR) và đầu vào xoá
(CLR).
Hình 4.1: Mạch Flip - Flop JK với đầu vào preset và clear
Điện áp nguồn cung cấp IC (VCC và VSS) được thừa nhận nhưng không
thường xuyên. Trong thực tế, nguồn IC được nối song song và đầu và PR và CLR
được nối với VCC qua điện trở pull - up (kéo lên). Đầu vào PR và CLR thường sử
dụng để đặt và đặt lại mạch Flip - Flop. Ngõ vào dữ liệu J và K.
Trạng thái vào thay đổi sau theo sườn âm xung clock.
Hình 4.2 chỉ ra các kiểu nối mạch Flip - Flop JK.

Hình 4.2
Trong hình 4.2 (a) hoạt động của Flip - Flop JK tương đương với Flip - Flop
kiểu D. Cổng NOT đảm bảo đầu vào J và K luôn là đảo của nhau.
Trong hình 4.2 (b), ngõ ra Q sẽ lật trạng thái sau mỗi xung clock..
Kết cấu trong hình 4.2 (c) minh hoạ mục đích chung các đầu nối có thể sử
dụng.
Hình 4.3 trình bày sơ đồ chân ra cuả Flip - Flop 74LS76 JK.
Hình 4.3: Các chân ra của flip-flop 74LS76

IC bao gồm 2 Flip - Flop riêng biệt trong 1 vỏ 16 chân.
Input Outputs
Preset Clear Clock J K Qn +1 Qn +1
0 0 x x x 1 1
0 1 x x x 1 0
1 0 x x x 0 1
1 1 ↓ 0 0 Qn Qn
1 1 ↓ 0 1 0 1
1 1 ↓ 1 0 1 0
1 1 ↓ 1 1 Qn Qn
Bảng 4.1: Bảng chức năng của Flip flip JK

1. Đầu vào PR và CLR của Flip - Flop JK là:
a, Đầu vào là VCC và VSS.
b, Đầu vào dữ liệu.
c, Ngõ vào điều khiển.
d, Ngõ vào chuyển đổi clock cạnh âm và dương.
2. Flip - Flop JK trong mode hoạt động lật:
a, Là bù của trạng thái ngõ ra trong chuyển đổi clock phù hợp.
b, Thiết lập Q và Q cao.
c, Thiết lập lại Q và Q thấp.
d, Khoá tác động của ngõ vào mạnh hơn.

3. Đầu ra Q của Flip - Flop được xác định tương ứng với:
a, Đầu vào PR.
b, Đầu vào CLR.
c, Đầu vào J.
d, Đầu vào K.
Hình 4.4
4. Trong Hình 4.4, DATA thấp. Sau khi chuyển đổi âm của CLOCK:
a, Các đầu vào mạnh hơn được đẩy xuống thấp.
b, Q thấp và Q cao.
c, Q và Q cao.
d, Q cao và Q thấp.

1. Xác định vị trí và nối các khối mạch như hình 4.5. Đặt công tắc lật A, B ở vị
trí HIGH.
Hình 4.5
2. Tác động ngõ vào PR bằng cách nối jumper vào vị trí PRESET. Xác định mức
····························································································································
····························································································································
3. Chuyển công tắc A, B lên và xuống. Quan sát ngõ ra Q của Flip flop. Ngõ ra
có thay đổi không?

····························································································································
····························································································································
4. Đặt công tắc A,B ở vị trí HIGH. Chuyển jumper trên khối mạch SET/RESET
FLIP-FLOP để tạo 1 xung clock. Quan sát ngõ ra Q của Flip flop. Ngõ ra có
thay đổi không?
····························································································································
····························································································································
5. Từ câu 2, 3, 4; nêu cách sử dụng chân PRESET dể khóa các ngõ vào J, K,
CLK?
····························································································································
····························································································································
6. Tác động ngõ vào CLR cách nối jumper vào vị trí CLEAR. Xác định mức
····························································································································
····························································································································
7. Chuyển công tắc A,B lên và xuống. Quan sát ngõ ra Q của Flip flop. Ngõ ra có
thay đổi không?
····························································································································
····························································································································
8. Đặt công tắc A,B ở vị trí HIGH. Chuyển jumper trên khối mạch SET/RESET
····························································································································
····························································································································
9. Từ câu 6, 7, 8; nêu cách sử dụng chân PRESET dể khóa các ngõ vào J, K,
CLK?
····························································································································
····························································································································
10. Các trạng thái ngõ ra của flip-flop JK bù nhau không?
····························································································································
····························································································································
11. Tích cực cả 2 chân PRESET và CLEAR bằng cách sử dụng jumper. Xác định
trạng thái của ngõ ra:
····························································································································
····························································································································
12. Tháo 1 trong 2 jumper trên ra, trạng thái ngõ ra có giống như bước 11 không?
····························································································································
····························································································································
13. Làm lại bước 11, 12 với jumper còn lại. Ngõ ra có thay đổi không khi tháo
jumper?
····························································································································
····························································································································
14. Đặt công tắc lật A, B ở vị trí HIGH. Tác động nhẹ vào PR của D flip-flop để
ngõ ra Q ở mức HIGH. Chuyển jumper trên khối mạch SET/RESET
FLIP-FLOP S Æ R để tạo cạnh lên xung clock. Ngõ ra của flip flop có thay
đổi không? Tại sao?
····························································································································
····························································································································
15. CLEAR flip flop JK, sử dụng công tắc A, B và khối mạch SET/RESET, LED,
Flip flop JK. Hãy hoàn thành bảng sau:
Ngõ vào Ngõ ra Thay đổi hay
không thay đổi

J K CLK Q Q
CLEAR X X X 0 1
(1) 1 0 ↓
(2) 1 0 ↓
(3) 0 1 ↓
(4) 0 1 ↓
(5) 1 1 ↓
(6) 1 1 ↓
(7) 0 0 ↓
(8) 0 0 ↓
16. Trong bảng trên, tại sao bước 2 không làm thay đổi ngõ ra?
····························································································································
····························································································································

17. Tại sao bước 4 không làm thay đổi ngõ ra?
····························································································································
····························································································································
18. Tại sao bước 6 làm cho ngõ ra thay đổi mặc dù J, K không thay đổi khi chuyển
từ bước 5 sang bước 6?
····························································································································
····························································································································
19. Dựa vào quan sát, cho biết ngõ vào là ngõ vào điều khiển?
····························································································································
····························································································································
20. Dựa vào quan sát, cho biết ngõ vào là ngõ vào dữ liệu?
····························································································································
····························································································································
V. KẾT LUẬN
1. PR là đầu vào điều khiển được sử dụng để điều chỉnh Q cao.
2. CLR là đầu vào điều khiển được sử dụng để điều chỉnh lại Q thấp.
3. Cạnh âm thiết lập trạng thái ra của Flip - Flop.
4. Đầu ra Q theo trạng thái vào J.
5. Q và Q là đảo của nhau.
6. Ở dạng đảo, mỗi lần đảo xung đồng hồ sẽ đảo đầu ra của Flip - Flop.

Bài 5
MẠCH CHỌN DỮ LIỆU / MẠCH GHÉP KÊNH

Khi hoàn thành bài học này, bạn sẽ có khả năng định vị, thao tác và điều khiển
một mạch của bộ hợp kênh.
Một bộ hợp kênh cho phép chọn một nguồn dữ liệu từ một nhóm dữ liệu. Hình
5.1 minh hoạ khái niệm này.
Hình 5.1
Đầu ra có thể được nối với bất kỳ nguồn dữ liệu đầu vào nào (Từ A đến D)
bằng cách định vị trí con trỏ của bộ hợp kênh. Trong Hình 5.1, nguồn dữ liệu đầu vào
C được chọn. Dữ liệu đầu vào này đi qua con trỏ bộ hợp kênh để đến đầu ra. Các
nguồn dữ liệu A, B và D không có ảnh hưởng trên đầu ra của bộ hợp kênh.
Bộ hợp kênh 74LS151 trên bảng mạch hoạt động nhiều cách như nhau. Tuy
nhiên, sự chuyển động của con trỏ trên LS151 được điều khiển bằng mạch điện qua
một quá trình chọn thanh ghi. Các thanh ghi bên trong cho phép chọn đầu vào dữ liệu
được lựa chọn. Các thanh ghi được điều khiển bởi các đầu vào mức TTL (mức cao và
thấp). Hình 5.2 minh hoạ điều khiển thanh ghi của quá trình lựa chọn.

Hình 5.2
Mỗi thanh ghi được phép hoạt động bởi một kênh chọn (SEL). Nếu SEL C cho
phép REG C (thanh ghi C) hoạt động, dữ liệu C đi qua để đến đầu ra. Trên bô hợp
kênh LS151, các kênh lựa chọn được là vùng đệm và được giải mã để bảo đảm rằng
chỉ 1 kênh dữ liệu ở tại một thời điểm được lựa chọn. quá trình giải mã sẽ không hoạt
động tất cả các thanh ghi không được lựa chọn.
Phần của quá trình lựa chọn liên quan với một kênh điều khiển cho phép đầu
ra hoạt động. Kênh xung cửa (strobe - xung nhọn, xung cửa) được điều khiển bởi mức
TTL. Trên bộ LS151, đầu vào xung cửa sẽ không cho hoặc cho tất cả các thanh ghi dữ
liệu được hoạt động đồng thời.
Hình 5.3 minh hoạ quá trình điều khiển của một thanh ghi của bộ hợp kênh.
Hình 5.3
Dữ liệu A và SELA không có ảnh hưởng đến đầu ra nếu đầu vào STRB ở mức
cao. STRB ở mức cao sẽ không cho thanh ghi A hoạt động. Nếu STRB ở mức thấp,
thanh ghi có thể được lựa chọn, trong trường hợp đó dữ liệu A được đi qua đến đầu ra.
Mạch tương đương của bộ hợp kênh LS151 bao gồm các cổng NOT và AND
và một cổng NOR.
Hình 5.4 minh hoạ các cổng NOT đã được sử dụng để điều khiển sự lựa chọn
thanh ghi.

Hình 5.4
Các cổng NOT của hình 5.4 đệm cho các đầu vào lựa chọn thanh ghi. 6 kênh
đầu ra được nối với các thanh ghi AND bên trong, điều khiển quá trình lựa chọn. Hình
5.5 minh hoạ 2 thanh ghi AND bên trong của bộ hợp kênh và quá trình điều khiển sự
lựa chọn.
Thanh ghi A được phép hoạt động khi các đầu vào lựa chọn thanh ghi bằng mã nhị
phân 110 (C-B-A). Thanh ghi A không được hoạt động vì A ở mức thấp.
Dữ liệu đầu vào được lựa chọn và đi qua cổng NOR. đầu ra cổng NOR là ở mức cao
hoặc thấp phụ thuộc vào mức đầu vào dữ liệu được chọn.
Hình 5.6 minh hoạ điều khiển xung cửa trên các thanh ghi của cổng AND.
Cả hai cổng REG AND được phép hoạt động nếu STRB ở mức thấp; cả hai cổng
REG không được hoạt động nếu STRB ở mức cao.
Hình 5.5

Hình 5.6
Bộ chọn/hợp kênh 74LS151 là một vi mạch đơn tinh thể (IC) với việc giải mã
hoàn toàn trên chip nhị phân. Việc giải mã trên chip cho phép IC cho phép IC lựa chọn
nguồn dữ liệu mong muốn.
Hình 5.7 trình bày sơ đồ khối chức năng của LS151 được sử dụng trên bảng
mạch.
Hình 5.7
Data inputs = các đầu vào dữ liệu
Complementary outputs = các đầu ra bù nhau
Data Select Inputs = các đầu vào chọn dữ liệu.
low to enable outputs = mức thấp để cho phép ngõ ra hoạt động.
Dựa vào hình vẽ, bộ hợp kênh có 8 kênh đầu vào dữ liệu. Mỗi một kênh có thể
ở mức cao hay thấp. Chỉ có một kênh ở một thời điểm có thể được chọn để xuất hiện ở
đầu ra.
Hình 5.7 trình bày các đầu ra bù nhau nếu Y ở mức cao thì Y sẽ ở mức thấp.
Các đầu ra của bộ hợp kênh ở trạng thái tích cực khi STRB được kéo xuống mức thấp
(IC được phép hoạt động). Nếu STRB ở mức cao (IC không được phép hoạt động) thì
Y là ở mức thấp và Y ở mức cao.
Nếu bộ hợp kênh không được phép hoạt động thì các đầu vào không có ảnh
hưởng gì đến các đầu ra của IC.

Sự lựa chọn dữ liệu đầu vào được điều khiển bởi các đầu vào nhị phân được
đưa tới các đầu vào chọn dữ liệu (data select input). ba kênh chọn dữ liệu có phạm vi
nhị phân từ 000 đến 111 hoặc từ 0 đến 710.
Hình 5.8 trình bày quan hệ giữa các kênh đầu vào chọn dữ liệu và kênh dữ liệu
đã chọn
Hình 5.8
Binary select code = mã nhị phân lựa chọn
Multiplexer input lines = các kênh đầu vào của bộ hợp kênh
Mã nhị phân đầu vào tương ứng với số thập phân được gán cho mỗi một kênh
đầu vào dữ liệu đã chọn. Ví dụ, đầu vào nhị phân lựa chọn 011 (310)chọn đầu
vào 3 (kênh dữ liệu D3).
Khi kênh đầu vào nhị phân đã được lựa chọn, mức TTL ở đầu vào đó được
phản ánh trên kênh đầu ra Y của bộ hợp kênh. Nếu dữ liệu đầu vào ở mức thấp, đầu ra
Y ở mức thấp. Nếu dữ liệu đầu vào ở mức cao, đầu ra Y ở mức cao . Y luôn luôn bù
cho Y.
Hình 5.9 trình bày sơ đồ nguyên lý mạch cho các đầu vào lựa chọn và STRB
của bộ hợp kênh.

Hình 5.9
Các điện trở kéo lên (pull-up registors) bảo đảm mức TTL ở mức cao thích hợp
hơn khi các bộ nối hai đầu không mắc vào mạch đã chọn. Các điện trở kéo lên không
được trình bày trên bản vẽ của khối mạch.
1. Trên bộ hợp kênh được trình bày trong hình 5.8
a, Các đầu vào đồng thời có thể được chọn cho Y và Y .

b, Chỉ một đầu vào tại một thời điểm có thể được phép hoạt động bởi STRB .
c, Các đầu vào lựa chọn đi qua một đầu vào ở một thời điểm nhất định
d, Các đầu vào lựa chọn đi qua một đầu vào cho mỗi một đầu ra.
2. Các kênh lựa chọn được trình bày trong Hình 5.11
a, Cần một đầu vào nhị phân 3-bit
b, Phải được điều khiển bằng 3 đầu vào thập phân từ 0 - 9
c, Có thể được điều khiển bởi số thập lục 2-chữ số đơn.
d, Có thể nối trực tiếp bên trong với các đầu ra.

Hình 5.10
3. Dựa vào cấu hình mạch của Hình 5.10
a, Cả hai đầu ra không được phép hoạt động.
b, Kênh đầu vào dữ liệu D2 được lựa chọn
c, Y là ở mức thấp và Y ở mức cao.

d, Cả hai đầu ra đều được phép hoạt động
4. Dựa vào cấu hình mạch của Hình 5.10, nếu các kênh đầu vào được điều khiển
bằng dòng dữ liệu cao-thấp-cao, các mẫu đầu ra Y và Y là :
a, Cao-thấp-cao và thấp-cao-thấp tương ứng.
b, Cao-thấp-cao cho cả hai đầu ra
c, Thấp-cao-thấp cho cả hai đầu ra
d, Thấp-cao-thấp và cao-thấp-cao tương ứng.
5. Bộ hợp kênh cho phép
a, Một kênh điều khiển có thể lựa chọn một nhóm các kênh.
b, Một kênh được điều khiển bởi một nhóm
c, Một trong hai trường hợp trên.
d, Không phải các trường hợp trên.

1. Hãy chắc chắn rằng nguồn cung cấp đã ở chế độ tắt. Mắc bảng mạch
DIGITAL CIRCUIT FUNDAMENTALS 2 vào chân đế FACET. Bật nguồn
cung cấp +15Vdc và -15 Vdc. Đặt khóa lật của khối mạch PULSE
GENERATOR ở vị trí UP.
Chú ý: khóa lật này làm tăng mạch COUNTER

2. Nối mạch theo hình 5.11. Không kích hoạt chức năng BLOCK SELECT trên
khối mạch.
Chú ý: các đầu vào COUNT hoặc MOD thiết lập lại khởi đầu đầu ra của bộ đếm
(counter)
Hình 5.11
3. Dựa vào mã nhị phân lựa chọn dữ liệu, đầu vào dữ liệu nào của bộ hợp kênh
được lựa chọn?
····························································································································
4. Sử dụng đồng hồ vạn năng hoặc dao động ký để đo mức đầu ra Y. So sánh
mức đầu vào D0 và mức đầu ra Y.
····························································································································
····························································································································
5. Sử dụng đồng hồ vạn năng để quét các đầu vào D1 đến D7 của bộ hợp kênh.
Bất kỳ các đầu vào này phản ảnh ở đầu ra của bộ hợp kênh?
····························································································································
····························································································································
6. Mức ở đầu ra Y của bộ hợp kênh là gì?
····························································································································
····························································································································
7. Quan sát đầu ra Y của bộ hợp kênh. Tháo bỏ jumper khỏi đầu vào chọn A của
bộ hợp kênh. Tại sao đầu ra Y của bộ hợp kênh lại ở mức cao?
····························································································································
····························································································································
8. Tháo bộ nối hai đầu khỏi đầu vào STRB của bộ hợp kênh. Tại sao đầu ra Y
của bộ hợp kênh lại ở mức thấp?
····························································································································
····························································································································
9. Mắc lại bộ nối hai đầu vào vị trí STRB trên mạch. Kiểm tra thấy rằng đầu vào
D1 và đầu ra Y ở mức cao. Tạo ra một đầu ra xung từ khối mạch PULSE
GENERATOR. Tại sao đầu ra Y của bộ hợp kênh ở mức thấp?
····························································································································
····························································································································
Chú ý: lập chu trình lên xuống cho khóa lật.
10. Tháo bộ nối hai đầu khỏi đầu vào lựa chọn C. Đặt bộ nối hai đầu vào vị trí
BLOCK SELECT trên khối mạch BCD/DECIMAL DECODER (bộ giải mã
BCD/thập phân) (cạnh trái của khối mạch).
Chú ý: các đầu ra từ 0 đến 7 của bộ giải mã thập phân được nối dây cứng đến các
đầu vào 0 đến 7 của bộ hợp kênh.
11. Giám sát đầu ra Y bằng đồng hồ vạn năng. Thiết lập lại đầu ra của bộ
COUNTER (tháo ra rồi lại mắc vào bộ nối hai đầu MOD).
12. Tạo ra từ từ 10 đầu ra xung từ khối mạch PULSE GENERATOR. Quan sát
đồng hồ đo sau mỗi chu trình của khóa lật.
Chú ý: đầu ra đã chọn của bộ giải mã thập phân và do đó đầu vào tương ứng của
bộ hợp kênh là ở mức thấp khi đèn LED trong khối giải mã sáng lên.
13. Đầu vào nào của bộ hợp kênh đến được đầu ra Y?
····························································································································
····························································································································
14. Đầu ra Y theo sau mức dữ liệu TTL tại đầu vào D5 không?
····························································································································
····························································································································
15. Dựa vào quan sát thấy được, bộ hợp kênh sẽ chọn một trong 8 nguồn dữ liệu?
····························································································································
····························································································································
V. KẾT LUẬN
1. Bộ hợp kênh 8Æ1 có thể chọn một kênh đầu vào dữ liệu đã chọn.
2. Chỉ một đầu vào ở tại một thời điểm là qua được bộ hợp kênh.
3. Các đầu vào nhị phân được giải mã bên trong để chọn đầu vào của bộ hợp
kênh có thể đến được đầu ra.
4. Ngõ vào STROBE có thể cho phép hoặc không cho phép đầu ra của bộ hợp
kênh hoạt động.

5. Bộ hợp kênh có thể có các kênh đầu ra bù nhau.
6. Bộ hợp kênh cho phép một nhóm các kênh dữ liệu được truyền trên kênh đầu
ra đơn.

Bài 6
MẠCH PHÂN KÊNH 1 KÊNH – 8 KÊNH

Khi hoàn thành bài học này, bạn sẽ có khả năng định vị, thao tác và điều khiển
một mạch của bộ tách kênh.
Bộ hợp kênh cho phép chọn một nguồn dữ liệu từ một nhóm dữ liệu. Bộ tách
kênh sẽ bảo toàn quá trình và cho phép một nguồn dữ liệu điều khiển có lựa chọn các
phần tử cá biệt của một nhóm. Khái niệm này được minh họa trong Hình 6.1
Hình 6.1
Trong hình 6.1, 6 kênh dữ kiệu được hợp kênh thành một kênh; tiếp đó, dữ
liệu trên kênh này được đặt vào bất kỳ một trong 6 kênh ở đầu ra của bộ tách kênh.
Các đầu vào điều khiển xác định kênh đầu vào nào đưa dữ liệu đi qua nó đến bộ tách
kênh và đầu ra nào nhận được dữ liệu đó. Một ưu thế của cấu hình của mạch này là
một kênh (trong 6 kênh) dịch chuyển tất cả thông tin giữa đầu vào và đầu ra.
Hình 6.2 minh họa nguyên lý hoạt động cơ bản của bộ tách kênh 74LS155.
Hình 6.2
Trong hình 6.2, dữ liệu trên kênh xung STROBE (hoặc DATA IN) có thể được
đặt trên bất kỳ một kênh đầu ra. Các khóa cực - đơn đưa ra các thanh ghi đã được lựa
chọn bởi các đầu vào lựa chọn thanh ghi. Chỉ một thanh ghi tại một thời điểm có thể
được chọn hay được phép hoạt động.
74LS155 bao gồm các cổng NOT, NOR và NAND. Hình 6.3 minh họa mạch
điều khiển cổng của hai thanh ghi bên trong của bộ tách kênh.
Hình 6.3
Trong hình 6.3(a), REG B được phép hoạt động, và xung STROBE (dữ liệu)
được đi qua đến đầu ra. Cổng NOT không cho phép REG A hoạt động.
Trong hình 6.3(b), REG A được phép hoạt động và STROBE (dữ liệu) đi qua
đến đầu ra. Cổng NOT cho phép REG A hoạt động, SELB không được phép hoạt động
REGB.
Hình 6.3 đưa ra một đầu vào dữ liệu được sử dụng để điều khiển hai đầu ra.
Mỗi một đầu ra theo sau mức đầu vào dữ liệu. Tuy nhiên, quá trình lựa chọn chỉ cho
phép một cổng ở một thời điểm.
Nếu đầu vào SEL 2 ở mức cao, thì không những cả cổng REG được phép hoạt
động và cả hai đầu ra đều ở mức cao (đầu vào STROBE không có ảnh hưởng trên các
thanh ghi).
Các thuật ngữ và từ mới

• Bộ tách kênh - một mạch mà nối có lựa chọn một kênh dữ liệu với kênh đầu ra
đã chọn của một nhóm.

• Bộ hợp kênh - một mạhc mà kết nối có lựa chọn một kênh dữ liệu của một
nhóm dữ liệu đến một kênh đầu ra.
• Xung strobe – STRB, ngõ đầu vào mà cho phép bộ hợp kênh hay tách kênh
hoạt động.
Bộ tách kênh dữ liệu 74LS155 là một vi mạch đơn tinh thể (IC) với việc giải
mã hoàn toàn trên chip nhị phân và các đầu vào xung nhọn. Việc giải mã trên chip cho
phép IC định tuyến đầu vào dữ liệu cho kênh đầu ra đã lựa chọn.
Hình 6.4 trình bày sơ đồ khối chức năng của LS155 được sử dụng trên bảng
mạch: một bộ giải mã 2-4 kênh kép được cấu hình như một bộ tách kênh 1-8. .
Hình 6.4
Dựa vào hình vẽ, bộ tách kênh có 8 kênh đầu ra. Mỗi một kênh có thể ở trạng
thái tích cực ở mức thấp và điều kiện đèn LED tương ứng của nó sáng lên khi ở trạng
thái thấp. Y3 là mức có ý nghĩa lớn nhất (MSB) và 2Y0 là bit có ý nghĩa nhỏ nhất.
Dữ liệu đầu vào được áp dụng đến cực đầu vào dữ liệu (2G và 1G của IC).
Đây là các đầu vào xung nhọn của IC.
Điều khiển lựa chọn đầu ra được điều khiển bằng các đầu vào nhị phân. Mỗi
một mã đầu vào nhị phân lựa chọn một cách thống nhất chỉ một kênh đầu ra. Khi một
kênh đầu ra được lựa chọn, mức của nó phụ thuộc vào dữ liệu đầu vào (được đặt vào
các kênh xung nhọn 2G và 1G của IC).
Hình 6.5 trình bày quan hệ giữa các mã nhị phân lựa đầu vào lựa chọn và các
đầu ra của bộ tách kênh .

Hình 6.5
Mã nhị phân đầu vào tương ứng với số thập phân được gán tới mỗi một kênh
đầu ra đã chọn. Ví dụ: đầu vào nhị phân lựa chọn là 011 (310) chọn đầu ra 2Y3.
Khi một kênh đầu ra được chọn, mức TTL trên kênh đó ở mức thấp nếu các
đầu vào 1G và 2G là ở mức thấp. mức ra là cao nếu các đầu vào 1G và 2G là ở mức
cao.
Hình 6.6 trình bày mạch điện mà nó điều khiển mức dữ liệu đầu vào trên bảng
mạch.
Hình 6.6
Điện trở kéo lên tạo ra một mức đầu vào ở mức cao. Một bộ nối hai đầu được
sử dụng để tạo ra mức đầu vào thấp. Bạn có thể bỏ qua kết nối với mạch của bộ hợp
kênh.
Trên bảng mạch, các kênh đầu vào lựa chọn của bộ tách kênh được nối dây
cứng tới các kênh đầu ra trên khối mạch COUNTER. Sơ đồ khối chức năng được trình
bày trong hình 6.7.

Hình 6.7
Dựa vào hình vẽ, các kênh đầu ra của bộ COUNTER từ QC đến QA được sử
dụng như một đầu vào lựa chọn cho bộ tách kênh. Kênh QD không cần thiết vì bộ tách
kênh cần đầu vào 3-bit nhị phân.
LS155 có thể được sử dụng như một bộ tách kênh hoặc như một bộ giải mã
(không nhầm lẫn bộ giải mã với bộ tách kênh). Hình 4-19 minh họa sự khác nhau giữa
2 chức năng: phân kênh, giải mã.
Hình 6.8
Trong hình 6.8(a), một kênh đầu ra được chọn tiếp theo mức dữ liệu tại các
đầu vào 2G và 1G. Đây là chế độ hoạt động của bộ tách kênh: một đầu vào có thể được
định hướng có lựa chọn tới bất kỳ một trong 8 đầu ra.
Trong hình 6.8(b), các đầu vào 2G và 1G (tạm thời bị kéo xuống thấp) hoạt động
như một đầu vào xung nhọn. Khi một đầu ra được lựa chọn, nó chuyển xuống mức
thấp. Các đầu ra không được chọn sẽ ở mức cao. đây là chế độ hoạt động của bộ giải
mã: bất kỳ một trong 8 đầu ra có thể được chọn (bắt buộc phải thấp) bởi mã 3-bit nhị
phân đầu vào.


1. Một bộ tách kênh 1-kênh đến 8-kênh
a, Có thể nối đồng thời 1 kênh đầu vào đến số cực đại là 8 kênh đầu ra.
b, Có thể nối đồng thời số cực đại 8 kênh đầu vào đến 1 kênh đầu ra
c, Có thể nối 1 kênh đầu vào đến bất kỳ kênh đầu ra đã chọn đơn.
d, Chỉ cần 1 kênh nhị phân lựa chọn
2. Nếu bộ tách kênh LS155 được cấu hình như một bộ giải mã, kênh đầu vào dữ
liệu của nó
a, Sẽ được thiết lập ở mức cao TTL.
b, Sẽ được thiết lập ở mức thấp TTL.
c, Có thể được khóa giữa các mức cao và thấp.
d, Sẽ không được nối ở tất cả nhưng sẽ được thả nổi.
3. Phạm vi nhị phân đầu vào lựa chọn của LS155 là:
a, 1111 đến 0000
b, 1111 đến 1000 hoặc 0111 đến 0000 nhưng không phải cả hai.
c, 111 đến 0000
d, x111 đến 10000 trong đó x phải được thiết lập ở mức thấp.
4. Trong hình 6.9, đèn LED 1
a, Là sáng cho mã nhị phân 110 và tắt cho tất cả các mã khác
b, Là tắt cho mã nhị phân 110 và sáng cho tất cả các mã khác
c, Có thể không bao giờ sáng
d, Có thể không bao giờ tắt.
Hình 6.9
5. Trong hình 6.9, đèn LED 2
a, Sáng khi cả hai đầu vào cổng OR là ở mức cao.
b, Là sáng hoặc đầu vào cổng OR là mức thấp.

c, Không thể được điều khiển sáng bởi cổng OR
d, Luôn luôn được điều khiển sáng bởi cổng OR.

1. Hãy chắc chắn rằng nguồn cung cấp đã ở chế độ tắt. Mắc bảng mạch
DIGITAL CIRCUIT FUNDAMENTALS 2 vào chân đế FACET. Bật nguồn
cung cấp +15Vdc và -15 Vdc.
2. Đặt khóa lật của khối mạch PULSE GENERATOR ở vị trí UP. đầu ra của
mạch sẽ đòng bộ khối mạch COUNTER. Đặt khóa lật của khối mạch
COUNTER vào vị trí STEP. Đặt bộ nối hai đầu vào vị trí COUNT của khối
mạch COUNTER.
3. Sử dụng bộ nối hai đầu để cho phép chức năng BLOCK SELECT trên khối
mạch của bộ tách kênh được phép hoạt động.
4. Tham khảo hình 6.10 cho cái nhìn tổng quát mạch được sử dụng trong vác
bước thực hiện này. Đầu ra QD không cần cho đầu vào 3 bit nhị phân điều
khiển của bộ tách kênh.
Hình 6.10
5. Dựa vào đầu ra nhị phân của bộ COUNTER (cũng như đầu vào lựa chọn tới
bộ tách kênh), đầu ra nào được chọn?
····························································································································
····························································································································
6. Sử dụng bộ nối hai đầu để thiết lập đầu vào dữ liệu của bộ tách kênh đến mức
thấp (các đầu vào 2G và 1G trên mạch)
Chú ý: các đầu ra của bộ tách kênh ở trạng thái tích cực mức thấp. Các đèn LED
sẽ sáng khi đầu ra tương ứng của IC ở mức thấp).
7. Đầu ra 2Y0 phản ảnh đầu vào dữ liệu của bộ tách kênh phải không?
····························································································································
····························································································································
8. Trạng thái các đầu ra khác của IC (không được chọn) là gì?
····························································································································
····························································································································
9. Tháo bỏ bộ nối hai đầu khỏi vị trí 1G, 2G. Mức của đầu ra 2Y0 là gì?
Chú ý: điện trở kéo lên bảo đảm rằng đầu vào dữ liệu là ở mức TTL thích hợp.
····························································································································
····························································································································
10. Sử dụng khối mạch PULSE GENERATOR và bộ COUNTER để chọn nhiều
đầu ra của bộ tách kênh. Mỗi một đầu ra được chọn có phụ thuộc đầu vào dữ
liệu không?
····························································································································
····························································································································
11. Bao nhiêu đầu ra của bộ tách kênh có thể được chọn đồng thời?
····························································································································
····························································································································
12. Mỗi một đầu vào được chọn theo sau mức ở đầu vào của bộ tách kênh có phải
không?
····························································································································
····························································································································
13. Nối đầu vào của bộ tách kênh tới COM. Sử dụng bộ nối hai đầu tại đầu vào
mạch 2G/1G. Thiết lập lại đầu ra của bộ COUNTER (nhị phân: 0000) bằng
cách tháo rồi nối jumper vào vị trí COUNT của nó.
14. Đặt khóa CM 2 ở vị trí ON. Đặt khóa lật của mạch COUNTER vào vị trí
COUNT.
15. Quan sát các đèn LED của các khối mạch COUNTER và bộ tách kênh (chú ý
quan hệ giữa mã nhị phân đầu vào và đầu ra được chọn).
16. Trong cấu hình mạch hiện tại, chế độ hoạt động của mạch là gì?
····························································································································
····························································································································
17. Dựa vào quan sát của bạn, các điều kiện gì được yêu cầu để cấu hình bộ tách
kênh cho chức năng giải mã?
····························································································································
····························································································································
18. Phạm vi đầu ra của bộ COUNTER là 0000 đến 1111 (QD đến QA). Đầu vào
của bộ tách kênh sử dụng QC đến QA của bộ COUNTER. Kiểm tra quan hệ
đầu vào /đầu ra của mạch đã cho trong bảng 6.1
Chú ý: Nếu bạn không thể kiểm tra thông tin bảng, trở lại mạch COUNTER về chế
độ hoạt động STEP của nó.
Q D QC QB QA QD QC QB QA
0 0 0 0 2Y0 1 0 0 0 2Y0
0 0 0 1 2Y1 1 0 0 1 2Y1
0 0 1 0 2Y2 1 0 1 0 2Y2
0 0 1 1 2Y3 1 0 1 1 2Y3
0 1 0 0 1Y0 1 1 0 0 1Y0
0 1 0 1 1Y1 1 1 0 1 1Y1
0 1 1 0 1Y2 1 1 1 0 1Y2
0 1 1 1 1Y3 1 1 1 1 1Y3
Bảng 6.1
····························································································································
····························································································································
19. Tại sao đầu ra của bộ tách kênh nằm trong phạm vi từ 2Y0 đến 1Y3 cho cả hai
phạm vi của COUNTER OUTPUT đã cho trong bảng 6.1?
····························································································································
····························································································································
20. Tắt khóa CM 2. Nối kênh 1 của dao động ký đến QC đầu vào trên mạch. Đồng
bộ dao động ký trên sườn âm của dạng sóng này. Sử dụng kênh 2 của dao động
ký để quét các đầu ra từ 2Y0 đến 1Y3 của bộ tách kênh (cấu hình như bộ giải
mã 3-8)
21. Thiết lập các thông số của dao động ký cho phù hợp để quan sát dạng sóng
như hình dưới:

Hình 6.11.
22. Dựa vào các dạng sóng, bao nhiêu đầu ra được chọn ở khoảng thời gian đã
chọn?
····························································································································
····························································································································
9. Phạm vi các đầu vào nào được giải mã với QC ở trạng thái thấp?
····························································································································
····························································································································
V. KẾT LUẬN
1. Bộ tách kênh có thể tạo ra dữ liệu đầu vào có thể dùng cho kênh đầu ra đã
chọn bất kỳ trong một nhóm kênh.
2. Trên bộ tách kênh LS155, các đầu ra phản ảnh mức dữ liệu đầu vào.
3. Các đầu ra của bộ tách kênh LS155 được chọn từ mã 3-bit nhị phân đầu vào.
4. Chỉ một đầu ra ở một thời điểm có thể được chọn.
5. Bộ tách kênh LS155 có thể được cấu hình như bộ giải mã 3-kênh-8-kênh
6. Bộ tách kênh LS155 có thể được cấu hình như tách kênh 1-kênh đến 8-kênh.

Bài 7
BỘ ĐẾM NỐI TIẾP BẤT ĐỒNG BỘ
Khi bạn hoàn thành bài tập này bạn sẽ được điều khiển các chức năng của bộ
đếm ripple không đồng bộ. Bạn sẽ xác nhận được các hoạt động một bộ đếm ripple 4
bit.
1. Giới thiệu chung

Một bộ đếm ripple đồng bộ có chứa hai hoặc nhiều hơn mạch Flip - Flop được
nối với nhau sao cho đầu ra của mỗi mạch Flip - Flop được nối với đầu vào của mạch
Flip - Flop tiếp theo. Cấu trúc chuỗi mạch này được minh hoạ trong hình 7.1.
Hình 7.1
Đầu vào đầu tiên gọi là CLOCK (xung nhịp) mỗi Flip - Flop có một đầu ra.
Đầu ra của Flip - Flop A được nối với đầu vào của Flip - Flop B. Đầu ra của Flip -
Flop B được nối với đầu vào của Flip - Flop C.
Một bộ đếm ripple cũng được gọi là bộ đếm không đồng bộ bởi vì đầu ra của
mạch không làm thay đổi đồng thời một xung CLOCK chung.
Bộ đếm đồng bộ cũng có thể được ám chỉ đến như là một bộ đếm nối tiếp bởi
vì mỗi Flip - Flop được kích hoạt tại một thời điểm.
Ví dụ: Đầu ra của Flip - Flop B trong hình 7.1 không đổi cho đến khi đầu ra
của Flip - Flop C không thay đổi cho đến khi bị khoá lại bởi đầu ra từ B. Bộ đếm
ripple có thể làm cho bộ đếm tăng hoặc giảm.
Một Flip - Flop JK được sử dụng để xây dựng một bộ đếm ripple được cấu tạo
như là một T Flip-flop hoặc mạch chốt, Flip - Flop. Cấu trúc này được minh hoạ trên
hình 7.2.

Hình 7.2.
Trong hình này đầu vào J và K được kéo đến VCC. Đầu ra Q và là đảo nhau
tại mỗi đầu ra. Bộ đếm ripple có thể được đặt hoặc xoá.
Để đặt Flip - Flop, PR (hoặc preset) là đảo ngược về mức thấp khi Flip - Flop
được đặt, Q ở trạng thái cao, là nghịch đảo của Q được thay thế ở trạng thái thấp.
Để xoá bỏ Flip - Flop, chân CLR (Clear) là nghịch đảo mức thấp.
Khi Flip - Flop đã được xoá thì Q ở trạng thái thấp ở trạng thái cao.
Số lớn nhất đếm được của bộ đếm ripple có thể được điều khiển hồi tiếp. Điều
khiển số đếm được biết đến như là các module của bộ đếm.
2. Các thuật ngữ và từ mới

- Không đồng bộ (asynchrorous): là mô tả các tín hiệu đặt rằng rõ không
thay đổi tại thời điểm giống như lần trước.
- Modulus (bốn bit): là 4 bit của số liệu nhị phân.
- Ripple cuorter (bộ đếm ripple): là bộ đếm không đồng bộ hoặc là bộ đếm
nối tiếp trong đó đoạn được chốt (Triggered) tại 1 thời điểm mà không
đồng thời xảy ra.
- T, hoặc Toggle, Flip - Flop: là 1 cổng mà trạng thái đầu ra của nó thay
đổi sau mỗi chu kỳ kín.
- Word (từ): là 8 bit dữ liệu nhị phân hoặc hai lần 4 bit nhị phân.
- Nible: dữ liệu nhị phân 4 bit
3. Hoạt động của bộ đếm bất đồng bộ
Hình 7.3 minh hoạ một bộ đếm ripple 4 bit cơ bản.
Hình 7.3
Bốn bit ra có ký hiệu BIT 1 đến BIT 4. BIT 1 là bit có giá trị ít nhất (LSB).
Đầu ra này biến đổi giữa trạng thái cao và thấp, mỗi lần cho mỗi chu kỳ xung CLOCK
đầu vào.
BIT 1 chia xung CLOCK đầu vào làm 2. Hai đầu vào CLOCK phát một chu
kỳ ra tại BIT1.
BIT 2 là đầu ra của bộ đếm tiếp theo, nó sẽ không thay đổi trạng thái cho đến
khi bị khoá bởi BIT 1. BIT 1 bắt buộc phải hoàn chỉnh một chu kỳ trước khi BIT 2
thay đổi trạng thái của nó.
BIT 2 chia đầu vào CLOCK ra làm 4. Bốn đầu vào xung CLOCK phát ra một
chu kỳ đầu ra tại BIT 2.
Xung CLOCK lại tiếp tục chia mỗi phần kế tiếp của bộ đếm. BIT 3 chi đầu
vào CLOCK ra làm tám.
BIT 4 là bit có giá trị lớn nhất (MSB) nó chia đầu vào xung CLOCK ra 16.
Mỗi phần của bộ đếm chia đầu vào liên quan đến nó bằng 2. Tuy nhiên mối
quan hệ giữa lượng tăng bộ đếm đầu ra và đầu vào CLOCK theo một phân độ 2, 4, 8,
16 đơn vị cơ số.
Mặc dù mạch trên hình 7.3 là mạch điện đúng nhưng nó bất tiện vì đặt MSB
bên cạnh phải của hình minh hoạ. Hình 7.4 minh hoạ bộ đếm ripple thường sử dụng
vào LSB ở bên phải.
Hình 7.4
Bốn bit đầu ra của bộ đếm ripple có dạng là một nửa byte, hoặc là 1/2 của từ
nhị phân 8 bit. Bốn bit có thể chuyển thành một số thập phân hoặc số hexa.

Bảng 7.1
Hình 7.5 cho thấy các chức năng đào tạo nổi bật của bo mạch. Khối BLOCK
SELECT cấp nguồn cho mạch LED.
Bạn sẽ phát xung đầu vào CLOCK để điều khiển đếm tuần tự của bộ đếm ripple.
Các đầu vào SET và CLEAR được sử dụng để xác định trạng thái ban đầu của bộ đếm.
Đầu vào MOD (modulus) được sử dụng để xác định trạng thái ban đầu của bộ đếm.
Mạch LED cung cấp một hình ảnh biểu thị sự đếm. U tương đương cho đếm tăng và D
tương đương cho đếm lùi. Đầu ra của mỗi phần bộ đếm là đầu đảo. Đầu đảo này cung
cấp khả năng đếm tăng/lùi cùng một lút.
Hình 7.5.
Trên cùng của mạch Flip - Flop JK phát MSB của bộ đếm trong khi phần dưới của Flip
- Flop JK phát LSB của bộ đếm.
4. Dạng sóng của bộ đếm ripple

Một bộ dếm ripple 4 bit cho ra 4 dạng sóng đầu ra, một trong mỗi phần của bộ
đếm. Nếu bộ đếm có các đầu ra 4 dạng sóng cộng đã được xây dựng. Bộ đếm ripple
trên bo mạch có đầu ra đảo và vì vậy sinh ra 8 dạng sóng ra.
Một cách để quan sát dạng sóng tín hiệu là sử dụng đầu ra. BIT 4 của mạch
giống như contrigger oscilloscope. Một kiểu đặc tuyến của dạng sóng được sử dụng
phương pháp này để quan sát và được minh hoạ trong hình 7.6.
Hình 7.6.
Mỗi dạng sóng ra thay đổi trạng thái của nó trên biên độ âm của dạng sóng
phía trước. Trên bộ đếm ripple điều này xảy ra là bởi vì các trạng thái riêng biệt có cấu
trúc từ biên độ âm - của mạch lật Flip - Flop JK.
Một chu kỳ hoàn chỉnh của BIT 1 cung cấp hai khoảng thời gian xung
CLOCK hoàn chỉnh bởi vì khoảng thời gian và tần số là tác động tương hỗ lần nhau,
giảm đi 2 khoảng thời gian thì tần số giảm 1 nửa. Vì vậy, đầu ra bit 1 chia tần số vào
CLOCK ra làm 2.
Sử dụng quá trình tương tự, BIT 2 chia tần số vào bộ CLOCK ra làm 4 BIT 3
chia tần số vào CLOCK là 8. BIT 4, là MSB chia tần số vào CLOCK ra làm 16.
Bảng 7.2 cho thấy mối quan hệ giữa tần số xung CLOCK, khoảng thời gian hệ
số phân chia các bộ đếm ripple (Đầu vào CLOCK chính xác bằng 50 KHz)
Tần số KHz Khoảng thời gian (μs) Hệ số phân chia xung nhịp
CLOCK 50 20 -
BIT 1 25 40 2
BIT 2 12,5 80 4
BIT 3 6,25 160 8
BIT 4 3,125 320 16
Bảng 7.2. Mối quan hệ giữa tín hiệu của bộ đếm ripple.
Mỗi đầu ra đảo riêng biệt, Bit 3, ví dụ như: góc pha sẽ bằng 1800 với đầu ra
BIT 3 là đúng. Pha này khác có thể được quan sát trên máy hiện sóng.
Tại tần số xung xung clock là 50KHz thì bạn sẽ không nhận thức rõ được thứ
tự đếm trên mạch LED. LED sẽ sáng tất cả đồng thời cùng 1 lúc. Nếu bạn muốn thì
loại bỏ LED bằng cách tháo bỏ BLOCK SELECT từ mạch của bạn.
Tất cả các mạch khác điều khiển chức năng này còn lại hoàn động (như Clear,
Set, MOD) và không ảnh hưởng đến xung CLOCK đầu vào.
Bản chất đồng bộ của bộ đếm ripple được xác định bởi dạng sóng của nó với
một trạng thái được lưu của bộ đếm thì đầu ra có thể chỉ thay đổi nếu như trạng thái
trước đó phát ra một đầu vào khác.
1. Bộ đếm bạn sử dụng trong bài tập này là:

a, Một bộ đếm nhị phân.
b, Một bộ đếm ripple.
c, Một bộ đếm đồng bộ.
d, Tất cả các trường hợp trên.
2. Các đầu ra Q của bộ đếm ripple đếm:
a, Tăng.
b, Giảm.
c, Tăng và giảm.
d, Tất cả các trường hợp trên
3. Một bộ đếm ripple 5 cấp cung cấp một tần số hoặc chia số đếm của:
a, 32.
b, 16.
c, 8.

d, Không có trường hợp nào ở trên.

4. Với bộ đếm ripple mỗi cấp thì phép chia tần số đầu vào của nó bằng:
a, 4.
b, 2.
c, 10.
d, 16.
5. Với việc đề cập đến sự biểu thị vị trí UP của bộ đếm ripple thì các chức năng
CLEAR và SET.
a, Phát 1111 và 0000 liên quan với nhau.
b, Không có ảnh hưởng từ khi 1 chức năng thoát khỏi các chức năng khác.
c, Phát 0000 và 1111 liên quan với nhau.
d, Phát 0101 và 1010 liên quan với nhau.
6. Tần số đầu vào của một bộ đếm ripple 4 bit là 100KHz. Vậy tần số tại đầu ra
của MSB là bao nhiêu?
a, 100 KHz.
b, 50 KHz.
c, 12,5 KHz.
d, 6,25 KHz.
7. Khi tần số xung nhịp của bộ đếm ripple tăng thì:
a, Các đầu vào CLEAR và SET không điều khiển tất cả các tầng của bộ đếm.
b, Chức năng của các đầu vào CLEAR và SET không có tác dụng.
c, Tăng khả năng đếm lớn nhất của nó.
d, Giảm khả năng đếm lớn nhất của nó.
8. Một xung clock đầu vào tự do:
a, Cho phép một bộ đếm ripple chạy trong chế độ đồng bộ.
b, Xác định số đếm lớn nhất của bộ đếm ripple.
c, Luân phiên các chế độ hoạt động cảu bộ đếm ripple.
d, Chuyển một bộ đếm ripple thành một bộ đếm liên tiếp (nối tiếp).
9. Nếu như bộ đếm được xoá và sau đó đầu ra Q (BIT 4) của bộ đếm được nối
với đầu vào CLEAR cỉa bộ đếm thì:
a, Bộ đếm sẽ không hoạt động.
b, Số đếm thứ 8 sẽ reset lại bộ đếm.
c, Số đếm thứ 8 sẽ không reset lại bộ đếm.
d, Tất cả các đầu ra của bộ đếm sẽ trùng pha.
1. Tắt nguồn. Cắm bo mạch DIGITAL CIRCUIT FUNDAMENTALS 1 vào

chân đế. Bật nguồn cung cấp 15Vdc. Xác định khối mạch
ASYNCHRONOUS RIPPLE COUNTER và nối mạch như trên hình 7.7.

Đặt công tắc chốt trạng thái trên khối mạch PULSE GENERATOR ở vị trí
UP (trên).
Hình 7.7
2. Sử dụng Jumper để nối khối BLOCK SELECT. Có thể xác định được số
đếm ban đầu của bộ đếm ngay khi nguồn được cấp lần đầu tiên không?
······················································································································
······················································································································
3. Nêu cách reset lại bộ đếm ripple?
······················································································································
······················································································································
4. Reset bộ đếm ripple. Vậy các trạng thái LED UP và DOWN là cái gì ?
······················································································································
······················································································································
5. Reset bộ đếm. Phát 5 chu kỳ xung CLOCK bằng cách bật / tắt công tắc trên
khối PULSE GENERATOR.
Chú ý: Điều này yêu cầu 5 lần chuyển động xuống - lên của công tắc.
6. Dựa trên LED UP thì đầu ra đếm cái gì trong hệ nhị phân, thập phân và
hexa.
Hệ đếm nhị phân = ……………………….
Hệ đếm thập phân = ……………………...
Hệ đếm Hex = ……………………………
7. Dựa trên LED DOWN thì đầu ra đếm gì trong hệ nhị phân, thập phân và
hexa.
Hệ đếm nhị phân = ……………………….
Hệ đếm thập phân = ………………………

Hệ đếm Hex = …………………………….
8. Kết quả ở bước 6 và 7 biểu thị rằng: bộ đếm ripple tạo ra 2 giá trị đếm khác
nhau ứng với một lượng xung clock ở ngõ vào không?
······················································································································
······················································································································
9. Vậy tất cả đầu ra của bộ đếm có thay đổi không?
Chú ý: lặp lại các bước 5, 6 và 7 nếu bạn không chắc chắn về câu trả lời của
mình.
······················································································································
······················································································································
10. Nếu bộ đếm được Preset thì giá trị của bộ đếm là bao nhiêu?
······················································································································
······················································································································
11. Phát thêm 1 xung CLOCK. Xác định giá trị bộ đếm?
······················································································································
······················································································································
12. Dựa vào bước 11, có thể xác định được số đếm lớn nhất của bộ đếm ripple
không?
······················································································································
······················································································································
13. Dựa trên các số liệu của bạn, phạm vi của 1 bộ đếm ripple 4 bit là bao
nhiêu?
Bộ đếm =_____________đến_____________
14. Nối mạch như hình 7.8
Hình 7.8.
15. Nối kênh 1 của dao động kí tới MSB, nối kênh 2 của dao động kí đến ngõ
vào của xung CLOCK (Điểu vào LSD của bộ đếm ripple). Điều chỉnh máy
hiện sóng để quan sát cả hai dạng sóng đồng thời. Chú ý đến hình 7.9 minh
họa kết quả hiển thị trên dao động kí.
Hình 7.9: Giới thiệu dạng sóng trên dao động kí.
16. Có bao nhiêu chu kỳ xung CLOCK được cung cấp để phát một chu kỳ hoàn
chỉnh của đầu ra bộ đếm ở bit 4 (MSB)
Chu kỳ xung CLOCK = _____________
17. Chuyển kênh 2 của máy hiện sóng đến BIT 3. Vậy đầu ra của mạch Flip -
Flop BIT 4 thay đổi trạng thái trên cạnh dương hoặc âm của dạng sóng BIT
3?
Sườn chuyển đổi dạng sóng= _____________
18. Dựa vào dạng sóng trên dao động kí, dạng sóng giữa BIT 3 và BIT 4 có tỷ
lệ là như thế nào?
Tỉ lệ = __________________________
19. Thay đổi lần lượt kênh 2 của máy hiện sóng dao động kí giữa đầu ra Q và
Q của Flip - Flop BIT 3. Mối quan hệ pha giữa 2 tín hiệu này?
······················································································································
······················································································································
20. Sử dụng kênh 2 để quan sát thứ tự đầu ra Q của BIT 1, BIT 2 và BIT 3 của
mạch Flip - Flop. Dựa trên sự quan sát, các đầu ra được mô tả như thế nào?
······················································································································
······················································································································
V. KẾT LUẬN
1. Ngõ vào CLEAR cho phép xóa đầu ra của bộ đếm ripple về vị trí 0000.
2. Ngõ vào SET cho phép đặt ngõ ra của bộ đếm ripple về vị trí 1111.
3. Các ngõ ra của bộ đếm không thay đổi cùng lúc. Ngõ ra của mỗi tầng phải
được kích bởi tầng trước đó.
4. Nếu ngõ vào CLEAR (hoặc SET) tích cực mức thấp thì bộ đếm ripple sẽ
không đáp ứng lại đầu vào xung CLOCK.
5. Mạch sử dụng các đầu ra đảo để phát đồng thời các tín hiệu đếm lên và đếm
xuống được biểu diễn bằng LED.
6. Với xung CLOCK ngõ vào, mạch có thể đếm liên tục từ zero (0000) đến 15
(1111).
7. Tần số vào của mỗi tầng của bộ đếm được chia ra bằng 2.
8. Trên dao động kí có thể quan sát và mô tả sự thay đổi dạng sóng của một bộ
đếm ripple.
9. Tần số xung CLOCK ngõ vào sẽ xác định tốc độ đếm của bộ đếm ripple.
10. Tần số xung CLOCK không ảnh hưởng đến số xung CLOCK cung cấp để
tạo một xung ngõ ra từ mỗi tầng của bộ đếm ripple.

Bài 8
BỘ SO SÁNH 4 BIT
Khi hoàn thành bài này, bạn sẽ có một kiến thức làm việc trên bộ so sánh 4 bit.
Hình 8.1 trình bày sơ đồ chân của bộ so sánh 74LS85
Hình 8.1 Các chân 74LS85

- Có ba đầu ra kết nối. Các chân ra độc lập phản ánh kết quả của sự so sánh
giữa mỗi phân tử đầu vào các bit A và các bit B.
- Hai phân tử 4 bit phân thành các đầu vào của bộ so sánh. Phần tử A (A0 Æ A3)
có tên từ A - D trên khối mạch, phần tử B (B0 Æ B3) có tên từ QA Æ QD trên khối
mạch.
- Trên hình, bộ so sánh có chương trình chọn đầu vào SELECT INPUT -
Chương trình này mô tả các cổng (mức cao hay thấp) đầu ra IC. Sẽ xác định các điều
kiện cân bằng giữa các phần tử A và B hay các bit.
- Trên hình 8.1, nối kết giữa bất kỳ một đầu ra bộ so sánh và điểm hiệu chỉnh
(MOD) cho phép xác định phản hồi đến khối mạch bộ đếm đồng bộ.
- Các đèn được dùng trên khối mạch để chỉ các trạng thái của mỗi chân xuất.
- Cơ sở hoạt động của bộ so sánh được trình bày trên hình 8.2.

Hình 8.2.
- Trên hình, mỗi cổng so sánh một bit của mỗi phần tử. VD: cổng LSB so sánh các bit
A0 và B0. Các bit sau đó được đưa đến cổng mã hoà, tại cổng mã hoá, tất cả cổng xuất
được kết hợp và kết quả được đặt trên các đầu ra nối bộ so sánh.
- Thông tin giữa các cổng truyền từ kênh thông tin nội bộ dữ liệu này không có Sỉn tại
IC nội bộ.
- Bộ so sánh dùng các nối kết nội bộ để chia sự so sánh giữa các cặp bit độc lập. ở đây
nghĩa là bộ so sánh LS85 có thể cung cấp thông tin giữa các phân tử không cần đến
các cấu trúc bit của phân tử.
- Trên hình 8.2 đầu vào LSB phản hồi đến đầu vào AO/BO và MSB phản hồi đến đầu
vào A3/B3. Trên cơ sở mã nhi phân 8 - 4 - 2 - 1. MSB có trọng số 8 (23) và LSB có
trọng số 1 (20).
- Trên hình 8.2 trình bày bộ so sánh LS85 được cập nhật đầu vào và đầu ra >, =, <,
tất cả được xác định tên.
Hình 8.3
Các đầu vào được dùng để chọn làm thế nào một quyết định được thể hiện trên
đầu ra của bộ so sánh. Thêm vào đó, các đầu vào và ra đều đòi hỏi trong ứng dụng ở
đóc phân tử lớn hơn 4 phải được so sánh. Nhớ là một ứng dụng trình bày trên hình 8.4.

Hình 8.4 . Bộ so sánh 8 bit

Hình 8.4 trình bày kết nối liên tục được đòi hỏi để so sánh hai phần tử 8 bit.
Đầu ra A và B của cổng LSB (Bộ so sánh hoàn hảo) được kết nối đến đầu vào A và B
của cổng tiếp theo cao hơn. Đầu vào A = B của cổng LSB được trả về VCC. Kết quả
của so sánh 8 bit được lấy từ đầu ra A > B, A = B và A < B của cổng MSB trên mạch.
Trên bo mạch của bạn, LS85 so sánh hai phần tử 4 bit trên cơ sở bit với bit. Sự
so sánh được đưa đến phần từ A. Ví dụ nếu giá trị A > B thì đầu ra A > B được kích
hoạt. Nếu giá trị A < B thì đầu A < B được kích hoạt. Bộ so sánh LS85 hoạt động theo
hai kiểu so sánh khác biệt; các điều kiện bằng (A = B) và các điều kiện không bằng
(A > B, A < B).
Bảng 8.1 cung cấp ví dụ của sự so sánh giữa nhiều phần tử và kết quả phân chia bới bộ
so sánh.
Bảng 8.1
Hình 8.5 trình bày bit quan hệ trong 1 bộ so sánh điển hình.

Hình 8.5.
Trên hình, A > B trong LSB và các vị trí BIT 2
A < B trong các vị trí BIT 3.
A = B trong vị trí MSB.
Kết quả so sánh cuối cùng được biểu diễn là A < B.
Hiệu ứng, LSB và BIT 2 bị bỏ qua trong khi BIT 3 có 1 đầu vào hoạt động (BIT 3 của
phần tử B = 1), đó là kết quả của sự so sánh BIT 3 mà thể hiện đầu ra cuối cùng của A
< B.
Trên hình 8.6 trình bày hiệu ứng tương tự, ở đó BIT 3 của phần tử A thì lớn hơn BIT 3
của phần tử B.
Hình 8.6.
Trên hình, kết quả so sánh cho BIT 1 và 2 (A < B cho mỗi bit vị trí) bị bỏ qua hiệu
ứng.
III.CÂU HỎI CHUẨN BỊ

1. Phần tử A = 1000 và B = 0111, so sánh giữa hai phần tử xác định:
a, A > B.
b, A = B.
c, A < B.
d, B > A.
2. Phần tử A = 0001 và B = 1110, so sánh giữa hai phần tử xác định:
a, A > B.
b, A = B.
c, A < B.
d, B < A.
3. Nếu phần tử A = B thì ngõ ra xác định bởi:
a, Đầu vào A = B.
b, Chỉ 1 đầu có giá trị 1.
c, Đầu vào A < B.
d, Đầu vào A > B.

4. Dựa trên bộ so sánh, trên hình 8.7, các đầu ra:
a, Sẽ không cần chức năng của các đèn LEDS.
b, Là 1,1 và 1.
c, Là 0,0 và 0.
d, Là 0,1 và 0.
Hình 8.7.
5. A = 1001, B = 1010 bộ so sánh quyết định A < B:
a, Dựa trên cặp LSB (cặp bit 0).
b, Dựa trên cặp 1.
c, Bởi vì cả hai cặp MSB bằng nhau.
d, Bởi vì cả hai cặp MSB không bằng nhau.
1. Tắt nguồn, nối bo mạch DIGITAL CICUIT FUNDAMENTALS 1 trên bo

chính. Mở nguồn + 15 và - 15Vdc. Đặt các công tắc trên INPUT SIGNALS
ở vị trí DOWN. Đặt công tắc PULSE GENERATOR ở vị trí UP. Nối mạch
bộ đếm đồng bộ theo hình 8.8. Dùng đầu vào CLEAR của bộ đếm để reset
đầu ra bộ đếm.

Hình 8.8.
2. Dựa trên chỉ số đầu ra của bộ so sánh 4 bit. Hãy so sánh 2 phần tử A và B ở
ngõ vào?
····························································································································
····························································································································
3. Làm thế nào bạn biết rõ là hai phần tử A và B bằng nhau?
····························································································································
····························································································································
4. Dựa trên cơ sở lấy từ kết quả bước 2, có xác định được các cặp bit của mỗi
phần tử?
····························································································································
····························································································································
5. Đưa công tắc A của bộ so sánh ở mức cao. Dựa vào chỉ số đầu ra bộ so sánh,
mối quan hệ giưa các phần tử A và B là gì?
····························································································································
····························································································································
6. Trên khối mạch bộ so sánh 4 BIT, đo A (AO) và QA (BO). So sánh 2 bit này
····························································································································
····························································································································
7. Dựa vào quan sát của bạn, bộ so sánh có thể thể hiện mối quan hệ giữa hai
phần tử nếu chỉ có một cặp bit không bằng nhau hay không?
····························································································································
····························································································································
8. Set phần tử A của bộ mạch so sánh về $A (1010). Dùng chức năng tải song
song của bộ đếm để set phần tử B trên bộ so sánh về $A (1010). Khi đó phần
tử A = B.
Chú ý: Nút nhấn INPUT SIGNALS điều khiển phần tử A đầu ra của bộ đếm
được nối dây cứng đến đầu vào phần tử B bộ so sánh.
9. Phát một xung xung clock (khối bo mạch PULSE GENERSTOR) trên bộ
đếm đồng bộ. Dựa vào chỉ thị đầu ra của bộ đếm, giá trị của B là bao nhiêu?
Ngõ ra bộ so sánh cho thấy quan hệ giữa A và B là gì?
····························································································································
····························································································································
10. Thiết lập phần tử A và B bằng nhau ở một giá trị tùy ý.
11. Dùng hai cổng kết nối trên bộ so sánh điều khiển các đầu vào để hoàn tất
bảng 8.2.
CONTROL
INPUTS OUTPUT STATES
A>B A=B A<B A>B A=B A<B
L H L
H L H
L L L
Bảng 8.2.
12. Dựa vào bảng, ảnh hưởng của điều khiển các đầu vào trên đầu ra của bộ so
sánh là gì?
····························································································································
····························································································································
13. Tháo hai cổng kết nối tử mạch bộ đếm trên các đầu vào.
14. Đưa phần tử B về 1000 và phần tử A về 1000 để A = B ở ban đầu.
15. Dùng phần tử A điều khiển đến 1100, 1010 và 1001. Quan sát đầu ra bộ so
sánh cho mỗi lần thử.
Chú ý: Nhóm các phần tử ban đầu để so sánh là:
Phần tử B = 1000 1000 1000
Phần tử A = 1100 1010 1001
Kết quả = A>B A>B A>B
16. Dựa vào sự quan sát của bạn, bộ so sánh bỏ qua tất cả các lần thử bit bằng
nhau và tạo sự quyết định chỉ dựa trên các bit không bằng nhau của phân tử
hay không ?
····························································································································
····························································································································
17. Nếu bạn lặp lại sự so sánh đã cho theo bước 15 nhưng thay đổi B A, bạn
có mong đợi đầu ra có cùng kết quả hay không ?
····························································································································

····························································································································
Chú ý: phần tử A được cố định tại 1000 và phần tử B thay đổi.
18. Đưa phần tử A và B đến 1000 để xác định đầu ra A = B. Dùng bộ đếm phần
tử B để chia phần tử về 1100, 1010 và 1001. Quan sát.
Chú ý: nhóm các phần tử để so sánh là
Phần tử B = 1100 1010 1001
Phần tử A = 1000 1000 1000
Kết quả = A<B A<B A<B
19. Kết quả bước 18 có làm rõ câu trả lời bước 16 không ?
····························································································································
····························································································································
V. KẾT LUẬN
1. Một bộ so sánh 4 bit có thể tạo một quyết định về hai phần tử 4 bit.
2. Một bộ so sánh tạo ra các chỉ thị A < B, A = B và A > B cho hai phần tử 4
bit.
3. Một bộ so sánh tạo quyết định giữa hai phần tử trên cơ sở cặp bit mà chúng
không bằng nhau.
4. Bộ so sánh dùng trong bài tập này tạo một quyết định với mong đợi đến đầu
vào phần tử A: A < B, A = B hay A > B.
5. Có thể biết trước kết quả sự so sánh từng cặp bit của hai phần tử.

02 - Huong Dan Thi Nghiem KTS - 402009

Uploaded by

Document Information

Original Title

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

02 - Huong Dan Thi Nghiem KTS - 402009

Uploaded by

Copyright:

Available Formats

TRƯỜNG ĐẠI HỌC TÔN ĐỨC THẮNG

KHOA ĐIỆN - ĐIỆN TỬ

TÀI LIỆU HƯỚNG DẪN THÍ NGHIỆM

Tp.Hồ Chí Minh, tháng 4 - 2010

Tp.HCM, Ngày 20 tháng 09 năm 2009

PGS TS. PHẠM HỒNG LIÊN

Bài 1: Các cổng logic cơ bản ······················································································· 2

Bộ môn Điện tử – Viễn thông, Khoa Điện – Điện tử 1

I. MỤC ĐÍCH THÍ NGHIỆM

II. TÓM TẮT LÝ THUYẾT

Hình 1.1: Sơ đồ nguyên lý của các cổng logic AND/NAND

Bảng 1.1: Bảng trạng thái của cổng logic AND/NAND

Hình 1.2: Sơ đồ chân của IC 74LS00 (4 cổng NAND)

Bộ môn Điện tử – Viễn thông, Khoa Điện – Điện tử 2

Hình 1.3: Nối cổng NAND thành cổng AND

Hình 1.4: Tổ hợp cho phép và cấm cổng AND và NAND

Hình 1.5: Sơ đồ nguyên lý của các cổng logic OR/NOR

Bảng 1.6: Bảng trạng thái của cổng logic OR/NOR

Hình 1.7: Sơ đồ chân của IC 74LS02 (4 cổng NOR)

Hình 1.8: Sơ đồ nguyên lý của các cổng logic XOR/XNOR

Bộ môn Điện tử – Viễn thông, Khoa Điện – Điện tử 4

Bảng 1.9: Bảng trạng thái của cổng logic OR/NOR

Hình 1.10: Sơ đồ chân của IC 74LS136 (4 cổng XOR)

Cổng XOR có thể sử dụng như cổng XNOR như sau:

Hình 1.11: Ghép cổng XOR thành XNOR

Bộ môn Điện tử – Viễn thông, Khoa Điện – Điện tử 5

III. CÂU HỎI CHUẨN BỊ

Bộ môn Điện tử – Viễn thông, Khoa Điện – Điện tử 6

6. Đầu ra của cổng NOR ở mức thấp:

8. Ký hiệu biểu hiện cổng XOR là cái nào ?

Bộ môn Điện tử – Viễn thông, Khoa Điện – Điện tử 7

10. Sử dụng cổng XOR 2 đầu vào để tạo ra phép đảo:

IV. TRÌNH TỰ THÍ NGHIỆM

Bộ môn Điện tử – Viễn thông, Khoa Điện – Điện tử 9

Bộ môn Điện tử – Viễn thông, Khoa Điện – Điện tử 10

Bộ môn Điện tử – Viễn thông, Khoa Điện – Điện tử 11

Bộ môn Điện tử – Viễn thông, Khoa Điện – Điện tử 12

Bộ môn Điện tử – Viễn thông, Khoa Điện – Điện tử 13

báo hiệu ở mức thấp?

Bộ môn Điện tử – Viễn thông, Khoa Điện – Điện tử 15

I. GIỚi THIỆU FLIP FLOP

Hình 2.1: Tác động ngõ ra của flip-flop

thời gian ở mức 1, cạnh xuống như Hình 2.2.

II. MỤC ĐÍCH THÍ NGHIỆM

Khảo sát hoạt động của flip flop RS.

III. TÓM TẮT LÝ THUYẾT

Hình 2.5 Cổng cấu hình flip-flop

Hình 2.6 Flip-flop set/reset

khoá bởi đường hồi tiếp ( Q - ngõ vào thấp) về cổng A.

RA kéo lên), và ngõ ra cổng A (Q) thấp.

Bộ môn Điện tử – Viễn thông, Khoa Điện – Điện tử 18

IV. CÂU HỎI CHUẨN BỊ

V. TRÌNH TỰ THÍ NGHIỆM

Bộ môn Điện tử – Viễn thông, Khoa Điện – Điện tử 19

Hình 2.8 Trạng thái mạch reset

5. Flip-flop cố gắng để ổn định trạng thái set hoặc reset.

Bộ môn Điện tử – Viễn thông, Khoa Điện – Điện tử 22

I. MỤC ĐÍCH THÍ NGHIỆM

Xác định được đặc tính hoạt động của flip-flop D.

II. TÓM TẮT LÝ THUYẾT

Hình 3.1 Flip-flop loại D

Bộ môn Điện tử – Viễn thông, Khoa Điện – Điện tử 23

thay đổi theo ngõ vào dữ liệu D. Q và Q bù nhau.