BG - DTSo 2018 DTVT-C3

BÀI GIẢNG ĐIỆN TỬ SỐ
NỘI DUNG MÔN HỌC
Chương 1: Hệ đếm
Chương 2: Hàm Boole và cổng logic
Chương 3: Mạch logic tổ hợp
Chương 4: Mạch logic tuần tự
Chương 5: Bộ nhớ bán dẫn
www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

Trang 1
Bộ môn: Điện tử máy tính - Khoa KTĐT1

Chương 3 – MẠCH LOGIC TỔ HỢP
3.1. Khái niệm chung
3.2. Phân tích mạch logic tổ hợp
3.3. Thiết kế mạch logic tổ hợp
3.4. Mạch mã hóa – giải mã
3.5. Mạch hợp kênh – phân kênh
3.6. Mạch số học
3.7. Mạch so sánh
3.8. Mạch tạo/ kiểm tra chẵn lẻ
3.9. Mạch tạo/ kiểm tra mã Hamming
3.10. Đơn vị số học và logic ALU
3.11. Hazard trong mạch tổ hợp

Trang 2

Mạch tổ hợp (1)
 Đặc điểm:
- Trị số của tín hiệu đầu ra ở thời điểm đang xét chỉ phụ
thuộc vào tổ hợp các giá trị tín hiệu đầu vào.
- Được cấu trúc nên từ các cổng logic.
Phương pháp biểu diễn chức năng logic của mạch tổ hợp:
- Hàm logic (thường áp dụng cho vi mạch cỡ nhỏ - SSI)
- Bảng trạng thái (vi mạch cỡ vừa – MSI)
- Bảng Karnaugh
- Đồ thị dạng xung ...

Trang 3
1
Mạch tổ hợp (2) – Sơ đồ khối tổng quát
Hệ phương trình tổng quát:

 Y0 = f 0  X 0 , X1 ,..., X n 

 Y1 = f1  X 0 , X1 ,..., X n 

 ⋮
 Ym = f m  X 0 , X1 ,..., X n 

Trang 4


Trang 5

Phân tích mạch logic tổ hợp (1)
Phân tích mạch logic tổ hợp là từ sơ đồ cho trước xác định
chức năng, dạng sóng, tính năng kỹ thuật,... của mạch. Từ đó
có thể rút gọn, chuyển đổi dạng thực hiện của mạch điện để có
được lời giải tối ưu.
Phương pháp:
– Với mạch đơn giản: tiến hành lập bảng trạng thái, viết biểu
thức, rút gọn, tối ưu (nếu cần) và vẽ lại mạch điện.
– Với mạch phức tạp: tiến hành phân đoạn mạch để viết biểu
thức, sau đó rút gọn, tối ưu (nếu cần) và vẽ lại mạch điện.

Trang 6
2
Phân tích mạch logic tổ hợp (2) – Ví dụ
Phân tích mạch điện sau, nêu chức năng của mạch:
A
B
C
A
B
C
A f
B
C
A
B
C

Trang 7

Phân tích mạch logic tổ hợp (3) - VD
Bước 1: Lập Bảng trạng thái: A
B
C
A B C f A
B
C
0 0 0 0
A f
0 0 1 0 B
C
0 1 0 0 A
0 1 1 1 B
C
1 0 0 0
Bước 2: Viết biểu thức:
1 0 1 1
1 1 0 1 f  A,B,C     3,5,6,7 
1 1 1 1

Trang 8

Bước 3: Rút gọn: f  A,B,C     3,5,6,7 
BC f = AB + BC + AC
00 01 11 10
A
0 0 0 1 0
f3 = BC
1 0 1 1 1
f2 = AB
f1 = AC
Bước 4: Tối ưu về dạng toàn NAND:

f  AB  BC  AC
f  AB  BC  AC
f  AB.BC.AC
Trang 9
3
Bước 5: Vẽ mạch điện dạng tối ưu:
A
B A
C
A B
B A
C
A f C f
B B
C
A C
B
C

Trang 10
Ví dụ 2-1

Trang 11
Ví dụ 2-2

Trang 12
4
Ví dụ 2-2

Trang 13
Ví dụ 2-3
Bảng trạng thái

Trang 14
Bảng trạng thái

Trang 15
5

Trang 16

Thiết kế mạch logic tổ hợp
Thiết kế mạch logic tổ hợp là bài toán từ yêu cầu (chức năng,
dạng sóng, tính năng kỹ thuật, ...) xây dựng sơ đồ mạch thực
hiện (ngược với bài toán phân tích).
Phương pháp:

Trang 17


Trang 18
6
3.4.1. Mạch mã hóa – Khái niệm
 Mã hóa: là dùng văn tự, ký hiệu (hay mã) để biểu thị một đối
tượng nào đó (tin tức).
 Mục đích: để tin tức truyền đi tốt hơn, cải thiện một số đặc tính
như: độ tin cậy, tốc độ truyền tin, dung lượng kênh, tính bảo
mật, …
 Bộ mã hóa: thực hiện nhiệm vụ mã hóa. Một số bộ mã hóa:
- Bộ mã hóa nhị phân
- Bộ mã hóa BCD
- Bộ mã hóa ưu tiên
…

Trang 19

3.4.1. Mạch mã hóa: Mã hóa thập phân – nhị phân (1)
 Chức năng: mã hóa từ dạng thập phân đầu vào thành dạng
nhị phân đầu ra.
 Bộ mã hóa N tín hiệu thập phân đầu vào có số bit đầu ra n
thỏa mãn: N  2n
 Sơ đồ khối tổng quát:
A0
D0 Mạch
2n D1 mã hóa A1 n
lối vào thập lối ra
phân –
D2n- 1 nhị phân An-1

Trang 20

 Bài toán: Thiết kế mạch mã

hóa thập phân – nhị phân 2 bit.
D0
 Sơ đồ khối: A1
D1
CODER
D2
D3 A0
 Bảng trạng thái: D0 D1 D2 D3 A1 A0

1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1

Trang 21
7
 Biểu thức hàm ra:
A 0  D 0 .D1 .D2 .D 3  D 0 .D1 .D 2 .D3 A 0  D1  D3


A1  D0 .D1 .D 2 .D3  D0 .D1 .D 2 .D3 A1  D2  D3
 Mạch điện: D0
D1
D2
D3
A1 A0

Trang 22

3.4.1. Mạch mã hóa: Mã hóa thập phân – NBCD (1)
 Chức năng: Mã hóa 10 ký hiệu thập Vào Ra BCD
phân bằng 4 bit nhị phân. thập 8 4 2 1
phân AB C D
 Sơ đồ khối: 1 0 0 0 1
1 8 A
2 2 0 0 1 0
Vào Mạch 4 Ra
Thập B 3 0 0 1 1
... mã hoá 2 BCD
phân C 8421
9 1 4 0 1 0 0
D
5 0 1 0 1
Bảng trạng thái:
Biểu thức hàm ra: 6 0 1 1 0
A = 8 +9 =  (8,9) 7 0 1 1 1
B=4+5+6+7 =  ( 4,5,6,7) 8 1 0 0 0
C=2+3+6+7 =  (2,3,6,7)
9 1 0 0 1
D=1+3+5+7+9 =  (1,3,5,7,9)

Trang 23

3.4.1. Mạch mã hóa: Mã hóa thập phân – NBCD (2)
Mạch điện (dạng ma trận OR): Mạch điện (dạng ma trận AND):
A B C D +5V
1 R4 R3 R2 R1
3 1
4 2
5 3
4
6
5
7
6
8
7
9
8
9
A B C D

Trang 24
8
3.4.1. Mạch mã hóa: Mã hóa ưu tiên TP – NBCD (1)
Khi có nhiều đầu vào tác động Vào thập phân Ra BCD
đồng thời, chỉ mã hoá tín hiệu vào 1 2 3 4 5 6 7 8 9 A B C D
có mức ưu tiên cao nhất. Mức ưu
tiên do người thiết kế mạch xác 0 0 0 0 0 0 0 0 0 0 0 0 0
định. 1 0 0 0 0 0 0 0 0 0 0 0 1
Sơ đồ khối: x 1 0 0 0 0 0 0 0 0 0 1 0
L1 8 x x 1 0 0 0 1 1
A
... Mạch 4 1 0 1 0 0
Vào B
mã hoá 2 Ra
C 1 0 1 0 1
L9 ưu tiên 1
D 1 0 1 1 0
mức ưu tiên
tăng
1 0 1 1 1
1 1 0 0 0
1 1 0 0 1

Trang 25

3.4.1. Mạch mã hóa: Mã hóa ưu tiên TP – NBCD (2)
Biểu thức:
L9=“1”
L7=“1” và L8 bằng “0”
D = “1” nếu L5=“1” và L6,8 bằng “0”
L3=“1” và L4,6,8 bằng “0”
L1=“1” và L2,4,6,8 bằng “0”
 D = 1.2.4.6.8 + 3.4.6.8 + 5.6.8 + 7.8 + 9
C = 2.4.5.8.9 + 3.4.5.8.9 + 6.8.9 + 7.8.9

B = 4.8.9 + 5.8.9 + 6.8.9 + 7.8.9
A = 8+9

Trang 26

3.4.2. Mạch biến mã (1)
Bài toán: Thiết kế mạch biến
mã từ nhị phân 3 bit sang Gray. B2 B1 B0 G2 G1 G0
Sơ đồ khối: 0 0 0 0 0 0
B2 G2 0 0 1 0 0 1
Vào Mạch G1 Ra 0 1 0 0 1 1
nhị B1
biến mã Gray
phân 0 1 1 0 1 0
B0 G0
1 0 0 1 1 0
Bảng trạng thái: 1 0 1 1 1 1
Biểu thức: 1 1 0 1 0 1
G 0   1, 2,5,6 
1 1 1 1 0 0
G1    2,3, 4,5
G 2    4,5,6,7 

Trang 27
9
3.4.2. Mạch biến mã (2)
 Rút gọn: G 0   1,2,5,6  ; G1    2,3, 4,5  ; G 2    4,5,6,7 
G0 B1B0 G1 B1B0
00 01 11 10 00 01 11 10
B2 B2
0 0 1 0 1 0 0 0 1 1
1 0 1 0 1 1 1 1 0 0
G 0  B1 .B0  B1 .B0 G1  B2 .B1  B2 .B1
G2 B1B0 B2 G2
00 01 11 10
B2
0 B1 G1
0 0 0 0
1 1 1 1 1 G 2  B2 B0 G0

Trang 28

3.4.3. Mạch giải mã – Khái niệm
 Giải mã: là quá trình ngược lại của mã hóa, chuyển từ dạng mã
sang tin tức.
Bộ giải mã: thực hiện nhiệm vụ giải mã.
Một số bộ giải mã:
- Mạch giải mã BCD - 7 đoạn
- Mạch giải mã nhị phân
…

Trang 29

3.4.3. Mạch giải mã: BCD -> LED 7 đoạn (1)
Dụng cụ 7 đoạn:
- Dùng để hiển thị chữ số của một hệ đếm bất kỳ.
- Cấu tạo: gồm 7 đoạn làm bằng vật liệu có khả năng phát sáng
(LED, LCD,...).
- Có hai loại LED 7 đoạn: Anode chung và Kathode chung.
a
f g b
e c
d
K chung
A chung

Trang 30
10
Sơ đồ khối: a
A B C D a b c d e f g
A b 0 0 0 0 0 0 0 0 0 0 0 1
B Mạch c
d 1 0 0 0 1 1 0 0 1 1 1 1
C giải mã e
7 đoạn 2 0 0 1 0 0 0 1 0 0 1 0
D f
g 3 0 0 1 1 0 0 0 0 1 1 0
Bảng trạng thái: (A chung) 4 0 1 0 0 1 0 0 1 1 0 0
Biểu thức: 5 0 1 0 1 0 1 0 0 1 0 0
a =  (1,4)
b =  (5,6) 6 0 1 1 0 0 1 0 0 0 0 0
c =  (2) 7 0 1 1 1 0 0 0 1 1 1 1
d =  (1,4,7)
e =  (1,3,4,5,7,9) 8 1 0 0 0 0 0 0 0 0 0 0
f =  (1,2,3,7) 9 1 0 0 1 0 0 0 0 1 0 0
g =  (0,1,7)

Trang 31

IC giải mã 7 đoạn: Vcc
TTL: A chung: 7447, 74247 (đầu ra

a
ở mức tích cực thấp)
f b
K chung: 7448 (đầu ra ở mức g
c
tích cực cao) e
d
CMOS: 4511
Rp
...
a g
LT 7447 RBO
RBI
A B C D

Trang 32

3.4.3. Mạch giải mã: Mạch giải mã nhị phân (1)
 Chức năng: giải mã từ dạng nhị phân đầu vào thành dạng
thập phân đầu ra.
 Lựa chọn duy nhất một đầu ra ứng với một tổ hợp nhị phân
đầu vào.
- Mức tích cực cao: đầu ra được chọn bằng ‘1’, các đầu ra còn
lại bằng ‘0’.
- Mức tích cực thấp: đầu ra được chọn bằng ‘0’, các đầu ra còn
lại bằng ‘1’.
 Bộ giải mã nhị phân n đầu vào có số đầu ra: N  2
n

Trang 33
11
 Bài toán 1: Thiết kế mạch
giải mã nhị phân 2 vào – 4 ra. D0
A0 Bộ giải
D1
Sơ đồ khối: mã nhị
phân D2
A1 D3
 Bảng trạng thái:
A1 A0 D0 D1 D2 D3
Biểu thức:
0 0 1 0 0 0
D 0  A1.A 0
0 1 0 1 0 0
D1  A1.A 0 1 0 0 0 1 0
D 2  A1.A 0 1 1 0 0 0 1
D 3  A1.A 0

Trang 34

Mạch điện: A1
A0
IC thực tế: 74154
A0 D0
A1 D1
A2 D0 D1 D2 D3
A3 74154
E1
E2 D15

Trang 35

 Mở rộng dung lượng mạch giải mã nhị phân: Sử dụng IC

74154 thực hiện bộ giải mã nhị phân 5 lối vào địa chỉ.
Sơ đồ khối: A0 D0
A1 D1
A2 74154
A3
A4 E1
E2 D15
A0 D16
A1 D17
A2 74154
A3
E1
E2 D31

Trang 36
12
 Bài toán 2: Cho mạch điện có
E A1 A0 Y0 Y1 Y2 Y3
BTT sau, nêu chức năng của
mạch: 1 x x 1 1 1 1
- Sơ đồ khối: 0 0 0 0 1 1 1
E Y3
0 0 1 1 0 1 1
DECODER Y2
A1 0 1 0 1 1 0 1
Y1
A0 Y0 0 1 1 1 1 1 0
- Biểu thức hàm ra: Y0  E.A1 .A 0

Y1  E.A1 .A 0
- Chức năng: Y2  E.A1 .A 0
Y3  E.A1 .A 0

Trang 37


Trang 38

Mạch hợp kênh – phân kênh – Khái niệm
 Hợp kênh (ghép kênh): ghép nhiều kênh dữ liệu ở đầu vào thành một
kênh duy nhất ở đầu ra.
 Mỗi kênh dữ liệu đầu vào có một địa chỉ xác định.
 Việc lựa chọn ghép kênh dữ liệu nào tới đầu ra phụ thuộc vào địa chỉ
được chọn.
 Phân kênh (tách kênh): tách từ một kênh dữ liệu đầu vào thành nhiều
kênh ở đầu ra (ngược của quá trình hợp kênh).
X0 Y0
X1 Y1
Y X
Xj Yj
X2n-1 Y2n-1
(a). Bộ hợp kênh (MUX) (b). Bộ phân kênh (DEMUX)

Trang 39
13
3.5.1. Mạch hợp kênh – MUX (1)
Chức năng: lựa chọn nối một
đầu vào dữ liệu tới đầu ra. En
D0
 Sơ đồ khối: D1 MUX
2n lối
2n  1 Y- Lối ra
vào dữ
- Gồm: 2n lối vào dữ liệu, n lối vào địa chỉ, liệu D2n-1
1 lối vào chọn mạch E và 1 lối ra.
- Tuỳ theo giá trị của n lối vào địa chỉ mà An-1 An-2 A0
lối ra sẽ bằng một trong những giá trị ở lối n lối vào địa chỉ
vào (Dj).
- Nếu giá trị thập phân của n lối vào địa
chỉ bằng j thì Y = Dj.

Trang 40

 Bài toán: Thiết kế MUX 2 lối vào địa chỉ, một lối vào điều khiển
mức tích cực cao.
Sơ đồ khối: D0 E A1 A0 Y
D1
MUX Y 0 x x 0
D2
D3 1 0 0 D0
E 1 0 1 D1
A1 A0 1 1 0 D2
Bảng trạng thái: 1 1 1 D3
Biểu thức:
Y  E.(A1.A0 .D0  A1.A 0 .D1  A1.A 0 .D 2  A1.A 0 .D3 )

Trang 41

Mạch điện: D0 D1 D2 D3
A1 E
IC thực tế: 74151 A0
E
D0
.. MUX Y
.
D7 74151
W
EN
C B A Y

Trang 42
14
 Mở rộng dung lượng bộ hợp kênh: Sử dụng IC 74151 thực hiện
MUX 16 vào – 1 ra.
D0  D 7
74151
A0 A Y1
A1 B
A2 C
A3 EN
Y
D8  D15
74151 Y
2
A
B
C
EN

Trang 43

 Mở rộng dung lượng bộ hợp kênh: Sử dụng IC 74151 thực hiện

MUX 64 vào – 1 ra.
D0 D7 D8 D15 D56 D 63
... ... ...
A0
A1 MUX1 MUX 2 ... MUX8
A2
Y1 Y2 Y8
...
A3
A4 MUX 9
A5

Trang 44

3.5.2. Mạch phân kênh – DEMUX (1)
Chức năng: lựa chọn nối một Chọn mạch En Y0
DEMUX Y1
đầu ra với đầu vào dữ liệu. 12n 2n lối ra
Lối vào D
dữ liệu Y2n-1
 Sơ đồ khối:
- Gồm: 1 lối vào dữ liệu D, n lối vào địa
An-1 A0
chỉ, 1 lối vào chọn mạch E và 2n lối ra. n lối vào địa chỉ
- Tuỳ theo giá trị của n lối vào địa chỉ mà
một trong số các lối ra sẽ bằng giá trị ở lối
vào (D).
- Nếu giá trị thập phân của n lối vào địa
chỉ bằng j thì Yj = D.

Trang 45
15
Bài toán: Thiết kế DEMUX hai lối vào địa chỉ, một lối vào điều
khiển mức tích cực cao.
Sơ đồ khối: Bảng trạng thái:
Y3
D E A1 A0 Y0 Y1 Y2 Y3
Y2
DEMUX 0 x x 0 0 0 0
Y1
E
Y0 1 0 0 D 0 0 0
1 0 1 0 D 0 0
A1 A0
1 1 0 0 0 D 0
Biểu thức: Y0  E.A1 .A 0 .D
1 1 1 0 0 0 D
Y1  E.A1.A 0 .D
Y2  E.A1 .A 0 .D
Y3  E.A1 .A 0 .D
Trang 46

Mạch điện: D
A1
A0
E
IC thực tế: 74138
G1 Y7 Y1
Y0 Y2 Y3
G2A DEMUX ..
G2B 74138 .
C
Y1
B
A Y0

Trang 47

 Mở rộng dung lượng bộ phân kênh: Sử dụng IC 74138

thực hiện DEMUX 1 vào – 16 ra.
D G1 Y15
G2A ..
A3 G2B 74138 .
A2 C
A1 Y9
B
A0 A Y8
G1 Y7
G2A ..
G2B 74138 .
C Y1
B
A Y0

Trang 48
16
3.5.3. Mạch hợp kênh - phân kênh hỗn hợp
A1 A0
Sơ đồ:
D D0
Vào/Ra
D1
Ra/Vào
D2
D3
Bộ giải mã địa chỉ 4066

Trang 49

3.5.4. Một số ứng dụng của bộ hợp kênh – phân kênh (1)
 Chuyển đổi luồng dữ liệu từ nối tiếp sang song song và
ngược lại.
- Từ nối tiếp sang song song: 1 đầu vào – nhiều đầu ra, sử
dụng IC phân kênh.
- Từ song song sang nối tiếp: nhiều đầu vào – 1 đầu ra, sử
dụng IC hợp kênh.

Trang 50

 Tạo dãy nhị phân tuần

hoàn: sử dụng MUX để tạo 1 D0
0
dãy nhị phân tuần hoàn. MUX
... Y
 Thay đổi tính chất của D 2 1
n
dãy:
A0 . . . An-1
- Thay đổi giá trị đầu vào Clock Bộ đếm
dữ liệu MUX. n bit
- Thay đổi tần số bộ đếm.

Trang 51
17
 Tạo hàm logic: sử dụng bộ hợp kênh hoặc bộ giải mã địa

chỉ có thể thực hiện được các hàm logic.
 Ví dụ: Thực hiện hàm logic sau f  A,B,C     2,3,5,6 
sử dụng:
a. Bộ giải mã địa chỉ (Decoder)
b. Bộ hợp kênh 3 lối vào địa chỉ (Mux 8 – 1)
c. Bộ hợp kênh 2 lối vào địa chỉ (Mux 4 – 1)

Trang 52

3.5.4. (4) – Ví dụ: Tạo hàm logic
 Bảng trạng thái hàm f: f  A, B,C     2,3,5,6 
A B C f
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 0

Trang 53

3.5.4. (5) – Ví dụ: a. Sử dụng Decoder
 A, B, C là 3 Decoder
đầu vào của A B C f
3-8
Decoder. 0 0 0 0 D0 = 1
 Bảng trạng thái: 0 0 1 0 D1 = 1
0 1 0 1 D2 = 1
0 1 1 1 D3 = 1
1 0 0 0 D4 = 1
1 0 1 1 D5 = 1
1 1 0 1 D6 = 1
1 1 1 0 D7 = 1
 f  A, B,C   D 2  D 3  D 5  D 6

Trang 54
18
3.5.4. (6) – Ví dụ: a. Sử dụng Decoder
f  A, B,C   D2  D3  D5  D6
D7
A D6
A2 D5
DECODER D4
B A1 3 - 8 f
D3
D2
C D1
A0 D0

Trang 55

3.5.4. (7) – Ví dụ: b. Sử dụng Mux 8 - 1
 A, B, C là 3 đầu
A B C f=Y Mux 8 - 1
vào địa chỉ của
Mux.
0 0 0 0 Y = D0
 Bảng trạng thái:
0 0 1 0 Y = D1
0 1 0 1 Y = D2
0 1 1 1 Y = D3
1 0 0 0 Y = D4
1 0 1 1 Y = D5
1 1 0 1 Y = D6
1 1 1 0 Y = D7

Trang 56

3.5.4. (8) – Ví dụ: b. Sử dụng Mux 8 - 1
D0 = 0 0 D7
1 D6
D1 = 0
1 D5
D2 = 1 0 D4 MUX
D3 = 1 8-1 Y=f
1 D3
D4 = 0 1 D2
D5 = 1 0 D1
’ ’
D6 = 1 0 D0
D7 = 0
A B C

Trang 57
19
3.5.4. (9) – Ví dụ: c. Sử dụng Mux 4 - 1
 Chọn A, B là 2
A B C f=Y Mux 4 - 1
đầu vào địa chỉ của
Mux.
0 0 0 0
 C là đầu vào dữ Y = D0
liệu. 0 0 1 0
 Bảng trạng thái: 0 1 0 1
Y = D1
0 1 1 1
1 0 0 0
Y = D2
1 0 1 1
1 1 0 1
Y = D3
1 1 1 0

Trang 58

3.5.4. (10) – Ví dụ: c. Sử dụng Mux 4 - 1
D0  0 0 D0
D1 1 1 D1 MUX
Y=f
D2  C C D2 4 - 1
’
D3  C C D3
A1 A0
A B

Trang 59


Trang 60
20
3.6.1. Mạch tổng (1) – Mạch bán tổng
Sơ đồ khối:
a0 S0
HA
b0 C0
Bảng trạng thái: a0 b0 S0 C0

0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1

Trang 61

3.6.1. Mạch tổng (2) – Mạch bán tổng
 Biểu thức:
S0  a 0  b 0
C0  a 0 .b0
 Mạch điện:
a0
S0
b0
C0

Trang 62

3.6.1. Mạch tổng (3) – Mạch tổng toàn phần
Sơ đồ khối: ai Si
bi FA
Cin Cout
Cin ai bi Si Cout
Bảng trạng thái: 0 0 0 0 0

0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1

Trang 63
21
3.6.1. Mạch tổng (4) – Mạch tổng toàn phần
Biểu thức:
Si  a i bi Cin  a i bi Cin  a i bi Cin  a i b iCin  a i  bi  Cin
Cout  a i bi Cin  a i bi Cin  a i bi Cin  a i bi Cin  a i bi   a i  bi  Cin
Mạch điện:
HA1 HA2
bi a i  bi
ai Si
Cin
a i bi
Cout

Trang 64

3.6.1. Mạch tổng (5) – Mạch cộng nhị phân song song
Sơ đồ khối: S0 S1 Si
Cin 0 Cout 0 Cin1 C out1 C in C out
FA 0 FA1 ... i
FA i i
a0 b0 a1 b1 ai bi
IC thực tế: 7483, 7483A

S3 S2 S1 S0 S3 S2 S1 S0
C3 C0 C3 C0
7483A 7483
... ... ... ...
B3  B0 A3  A0 B3  B0 A3  A0

Trang 65

3.6.1. Mạch tổng (6) – Mạch cộng nhớ nhanh
Bộ cộng FA một bit:
Ci   A i  Bi  Ci 1  A i Bi ; Si  A i  Bi  Ci1
Đặt: A i  Bi  Pi và Ai .Bi  G i
Ta có: Ci  PiCi 1  G i ; Si  Pi  Ci1
Bộ cộng FA 4 bit:

C0  P0 C1  G 0 S0  P0  C 1
C1  P1C0  G1  P1P0 C1  P1G 0  G1 S1  P1  C0
;
C2  P2 C1  G 2  P2 P1P0 C1  P2 P1G 0  P2 G1  G 2 S2  P2  C1
C3  P3 C2  G 3  P3 P2 P1P0 C1  P3 P2 P1G 0  P3 P2 G1  P3G 2  G 3 S3  P3  C 2

Trang 66
22
3.6.1. Mạch tổng (7) – Mạch cộng nhớ nhanh

Trang 67

3.6.2. Mạch hiệu (1) – Mạch bán hiệu
a0 D0
HS
b0 B0

a0 b0 D0 B0
0 0 0 0
0 1 1 1
1 0 1 0
1 1 0 0

Trang 68

3.6.2. Mạch hiệu (2) – Mạch bán hiệu
Biểu thức:
a0
D0  a 0  b0 D0
b0
B0  a 0 b 0
B0
Mạch điện:
a0 S0/D0
b0
C0/B0
M (điều khiển)

Trang 69
23
3.6.2. Mạch hiệu (3) – Mạch hiệu toàn phần
ai
Di
bi FS
Bin Bout Bin
ai bi Di Bout
0 0 0 0 0
0 0 1 1 1
0 1 1 0 1
1 0 0 1 0
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1

Trang 70

3.6.2. Mạch hiệu (4) – Mạch hiệu toàn phần
Biểu thức:
D i  a i  bi  Bin
Bout  a i bi   a i  b i Bin
Mạch điện:
HS1 HS2
ai a i  bi
bi Di
Bin a i bi
Bout

Trang 71

3.6.3. Mạch cộng trừ theo phương pháp bù (1) – bù 1
Sơ đồ: B3
..
.. .
A3  A 0 .
B0
... ...
C out a 3  a 0 b3  b 0 C
in
7483A M: Điều khiển

Thực/Bù
Hoạt động:
S3 S2 S1 S0

Trang 72
24
3.6.3. Mạch cộng trừ theo phương pháp bù (2) – bù 2
Sơ đồ: Thực/Bù
B3
..
.. .
A3 A0 .
B0
... ...
a3  a 0 b3  b0 Cin
C out
Hoạt động: 7483A
M: Điều khiển
S3 S2 S1 S0

Trang 73

3.6.4. Mạch cộng số NBCD (1)
 Trường hợp không phải hiệu chỉnh: Khi kết quả của nhóm đề
các tương ứng S  9 thì kết quả này là chuẩn BCD.
 Hai trường hợp phải hiệu chỉnh: Khi kết quả của nhóm đề các
cùng cấp vượt quá giá trị của số NBCD.
- Khi 9 < S  15: không có nhớ sang cột tiếp theo.
Hiệu chỉnh bằng cách lấy kết quả trừ đi 10 thập phân (1010)
hay cộng với bù 2 của 10 (0110), được kết quả đúng và nhớ 1
lên đề các kế tiếp.
- Khi 15 < S <19: có nhớ lên cột tiếp theo.
Hiệu chỉnh bằng cách trừ đi 10 hay cộng với bù 2 của 10 (0110)
và nhớ 1 lên đề các kế tiếp.

Trang 74

S1S0
 Tìm hàm hiệu chỉnh: 00 01 11 10
S3S2
- Khi 9 < S  15: 00 0 0 0 0
01 0 0 0 0
F = S3S2 + S3S1
11
1 1 1 1 S3S2
- Khi 15 < S <19: có nhớ.
10 0 0 1 1 S3S1
- Hàm hiệu chỉnh chung:
F = Cout + S3S2 + S3S1

Trang 75
25

Trang 76

3.6.5. Mạch nhân số nhị phân (1) – Dùng mạch tổ hợp
A3A2A1A0 x B1B0 = (A3A2A1A0 x B0) +(A3A2A1A0 x B1 x 2)

Trang 77

3.6.5. Mạch nhân số nhị phân (2) – Dùng mạch tuần tự
 Gồm có các thanh ghi dịch.
- Thanh ghi chính: ghi cố định số bị nhân.
- Thanh ghi phụ: chứa các kết quả trung gian trong quá trình
thực hiện phép nhân.
Tại thời điểm ban đầu tất cả các thanh ghi dịch đều bị xóa về 0.
 Sử dụng bộ cộng nhị phân 4 bit và một mạch điều khiển quá
trình dịch, cộng.
 Quá trình nhân sẽ dừng lại ở số lần dịch là (n+1) với n là số bit
của số nhân.
 Khi kết thúc quá trình nhân thì các thanh ghi làm bộ chứa sẽ
chứa kết quả phép nhân.

Trang 78
26
3.6.5. Mạch nhân số nhị phân (3) – Dùng mạch tuần tự

Trang 79


Trang 80

3.7.1. Bộ so sánh bằng nhau
Bộ so sánh bằng nhau 1 bit: ai bi gi
-Bảng trạng thái: 0 0 1
0 1 0
-Biểu thức: 1 0 0
gi  a i bi  a i b i  a i  bi 1 1 1
ai
gi
-Mạch điện: bi
a 3  b 3
Bộ so sánh bằng nhau 4 bit: a  b

A = a3a2a1a0 với B = b3b2b1b0 AB 2 2
a1  b1
a 0  b0
Trang 81
27
3.7.2. Bộ so sánh 1 bit
Sơ đồ khối: ai ai bi f< f= f>
Bộ so f
sánh f 0 0 0 1 0
bi
1 bit f
0 1 1 0 0
Biểu thức: 1 1 0 1 0
f   a i . bi ai
f<
f   a i  bi bi
f   a i . bi f=
Mạch điện:
f>

Trang 82

3.7.3. Bộ so sánh 4 bit (1)
So sánh hai số nhị phân 4 bit A = a3a2a1a0 với B = b3b2b1b0.

A>B khi:
– hoặc a3 > b3,
– hoặc a3 = b3, và a2 > b2,
– hoặc a3 = b3, và a2 = b2, và a1 > b1,
– hoặc a3 = b3, và a2 = b2, và a1 = b1, và a0 > b0.
f   a 3 .b 3  a 3  b3 .a 2 .b 2 
a 3  b3 .a 2  b 2 .a1.b1 
a 3  b3 .a 2  b 2 .a1  b1 .a 0 .b 0

Trang 83

3.7.3. Bộ so sánh 4 bit (2)
IC so sánh: 7485 a3  a0 ..
.
f
> 7485
= f
< f
..
b3  b0 .
 Mở rộng phạm vi so sánh:
a3  a0 .. a7  a4 ..
. f .
> > f
= 7485 f = 7485 f
< <
.. f .. f
b3  b0 . b7  b 4 .

Trang 84
28

Trang 85

3.8.1. Mã chẵn lẻ
Mã chẵn lẻ: là loại mã BCD BCD BCD
phát hiện lỗi thông dụng 8421 8421chẵn 8421 lẻ
nhất. PC PL
Thiết lập mã chẵn lẻ: 0000 0000 0 0000 1
thêm một bit chẵn/lẻ (parity 0001 0001 1 0001 0
bit) vào tổ hợp mã, sao 0010 0010 1 0010 0
cho:
0011 0011 0 0011 1
-Tổng số bit ‘1’ là chẵn (mã
0100 0100 1 0100 0
chẵn hay tính chẵn)
-Tổng số bit ‘1’ là lẻ (mã lẻ 0101 0101 0 0101 1
hay tính lẻ) 0110 0110 0 0110 1
0111 0111 1 0111 0
1000 1000 1 1000 0
1001 1001 0 1001 1

Trang 86

3.8.2. Mạch tạo bit chẵn lẻ
Pe Vào Ra
Tạo bit d3 d2 d1 pe po
n bit dữ chẵn/lẻ
liệu Po 0 0 0 0 1
0 0 1 1 0
0 1 1 0 1
1 0 0 1 0
Biểu thức: 1 0 1 0 1
1 1 0 0 1
pe  d1  d 2  d 3 1 1 1 1 0
po  p e  d1  d 2  d 3

Trang 87
29
3.8.3. Mạch kiểm tra chẵn lẻ
n bit dữ d3 d2 d1 P fe fo
liệu 0 0 0 0 1 0
fe 0 0 0 1 0 1
Kiểm tra
hệ 0 0 1 0 0 1
Bit chẵn lẻ fo 0 0 1 1 1 0
chẵn/lẻ
 Pe ,Po  0 1 0 0 0 1
0 1 0 1 1 0
0 1 1 0 1 0
0 1 1 1 0 1
Biểu thức: 1 0 0 0 0 1
1 0 0 1 1 0
f o  d 3  d 2  d1  p 1 0 1 0 1 0
1 0 1 1 0 1
f e  f o  d 3  d 2  d1  p 1 1 0 0 1 0
1 1 0 1 0 1
1 1 1 0 0 1
1 1 1 1 1 0

Trang 88


Trang 89

3.9.1. Mã Hamming
- Mã Hamming: ghép thêm một số bit kiểm tra P vào thông tin để đảm bảo tính
chẵn/lẻ của hệ thống.
- Mã Hamming có khả năng sửa sai một lỗi, có sơ đồ tạo mã và giải mã đơn giản.
- Số bit kiểm tra P và số bit tin tức D phải thỏa mãn biểu thức:
D  P  1  2P
- Vị trí các bit P: là các bit có thứ tự 2i tính từ bit có trọng số nhỏ nhất.
- Ví dụ: với số bit tin tức D = 5, số bit kiểm tra chẵn/lẻ P = 4. Cách sắp xếp vị trí các
bit như sau:
9 8 7 6 5 4 3 2 1
D5 P3 D4 D3 D2 P2 D1 P1 P0 (*)
- Bit chẵn lẻ P có nhiệm vụ kiểm tra tính chẵn lẻ của các bit ở các vị trí mà nó chiếm
giữ có giá trị 1 tương ứng theo bảng nhị phân (kể cả nó).

Trang 90
30
3.9.2. Mạch tạo mã Hamming (1)
Vị trí Hệ nhị phân
Bit P0 kiểm tra tính chẵn/lẻ tại các vị trí : P3P2P1P0
1 0001
1, 3, 5, 7, 9, 11,13,15 2 0010
3 0011
Bit P1 kiểm tra tính chẵn/lẻ tại các vị trí : 4 0100
5 0101
2, 3, 6, 7, 10, 11,14,15 6 0110
7 0111
Bit P2 kiểm tra tính chẵn/lẻ tại các vị trí :
8 1000
4, 5, 6, 7, 12,13,14,15 9 1001
10 1010
Bit P3 kiểm tra tính chẵn/lẻ tại các vị trí : 11 1011
12 1100
8, 9, 10, 11,12,13,14,15 13 1101
14 1110
15 1111

Trang 91

3.9.2. Mạch tạo mã Hamming (2) – VD: D = 5, P = 4
9 8 7 6 5 4 3 2 1
D5 P3 D4 D3 D2 P2 D1 P1 P0 (*)
* Tạo mã Hamming chẵn:
P0  vị trí 3  vị trí 5  vị trí 7  vị trí 9 = 0
P0  D1  D2 D4  D5 = 0 P0 = D1  D2 D4  D5
P1  D1  D3  D4 =0  P1 = D1  D3  D4
P2  D2  D3 D4 =0 P2 = D2  D3 D4
P3  D5 =0 P3 = D5

Trang 92

3.9.2. Mạch tạo mã Hamming (3) – VD: D = 5, P = 4
9 8 7 6 5 4 3 2 1
D5 P3 D4 D3 D2 P2 D1 P1 P0 (*)
* Tạo mã Hamming lẻ:
P0  D1  D2 D4  D5 = 1 P0  D1  D 2  D 4  D5
P1  D1  D3  D4 =1 P1  D1  D3  D 4

P2  D2  D3 D4 =1 P2  D 2  D3  D 4
P3  D5 =1 P3  D5

Trang 93
31
3.9.3. Mạch kiểm tra mã Hamming
Khi nhận được từ mã, tiến hành kiểm tra tính chẵn lẻ trong nhóm bit tại các vị trí:
S0 : 1, 3, 5, 7, 9, 11,13,15
S1 : 2, 3, 6, 7, 10, 11,14,15
S2 : 4, 5, 6, 7, 12,13,14,15
S3 : 8, 9, 10, 11,12,13,14,15
* Kiểm tra mã Hamming: (ví dụ số bit thông tin D = 5, số bit kiểm tra P = 4)
S0 = vị trí 1  vị trí 3  vị trí 5  vị trí 7  vị trí 9 = 0 (chẵn) (= 1 (lẻ))
S1 = vị trí 2  vị trí 3  vị trí 6  vị trí 7 = 0 (chẵn) (= 1 (lẻ))
S2 = vị trí 4  vị trí 5  vị trí 6  vị trí 7 = 0 (chẵn) (= 1 (lẻ))
S3 = vị trí 8  vị trí 9 = 0 (chẵn) (= 1 (lẻ))

- Nếu kết quả thu được khác 0 (chẵn) thì tổ hợp S3S2S1S0 (nhị phân) là vị trí bit lỗi.
- Nếu kết quả thu được khác 1 (lẻ) thì bù 1 của S3S2S1S0 là vị trí bit lỗi.
Trang 94

3.9.4. Ví dụ (1):
Cho từ mã thông tin là 10110, hãy xây dựng từ mã Hamming chẵn.
Giả sử phía thu nhận được chuỗi thông tin là: 110010010.
Kiểm tra lỗi và sửa lỗi (nếu có).
Giải:
-Số bit thông tin: D = 5, suy ra số bit kiểm tra: P = 4
- Vị trí các bit P:
9 8 7 6 5 4 3 2 1
D5 P3 D4 D3 D2 P2 D1 P1 P0 (*)

Trang 95

3.9.4. Ví dụ (2) – Xây dựng từ mã Hamming chẵn
 Tìm P: 9 8 7 6 5 4 3 2 1
D5 P3 D4 D3 D2 P2 D1 P1 P0
1 P3 0 1 1 P2 0 P1 P0
P0  D1  D2 D4  D5 = 0 P0 = D1  D2 D4  D5 = 0  1 0 1= 0
P1  D1  D3  D4 =0 P1 = D1  D3  D4 = 0  1 0 =1
P2  D2  D3 D4 =0 P2 = D2  D3 D4 = 1  1 0 =0
P3  D5 =0 P3 = D5 =1
 Từ mã Hamming chẵn phát đi:

D5 P3 D4 D3 D2 P2 D1 P1 P0
1 1 0 1 1 0 0 1 0

Trang 96
32
3.9.4. Ví dụ (3) – Kiểm tra và sửa lỗi
 Từ mã nhận được: b9 b8 b7 b6 b5 b4 b3 b2 b1
1 1 0 0 1 0 0 1 0
 Kiểm tra các S:
S0 = b1  b3  b5  b7  b9 = 0  0  1  0  1= 0
S1 = b2  b3  b6  b7 = 1  0 0  0 =1
S2 = b4  b5  b6  b7 = 0  1 0  0 =1
S3 = b8  b9 =11 =0
 Lỗi ở vị trí 0110 (vị trí 6). Sửa lỗi:
b9 b8 b7 b6 b5 b4 b3 b2 b1
1 1 0 1 1 0 0 1 0

Trang 97


Trang 98

Đơn vị số học và logic ALU – Arithmetic Logic Unit
ALU là một thành phần cơ
bản không thể thiếu được 4 4
trong các máy tính. Nó bao Thanh ghi A Thanh ghi B
gồm 2 khối chính là khối
4 4
logic và khối số học và một
Cin
khối ghép kênh. ALU M
F0
- Khối logic: Thực hiện các F1
phép tính logic: AND, OR, 4
4
NOT, XOR… Ghi trạng thái
- Khối số học: Thực hiện các
phép tính số học: cộng, trừ,
tăng 1, giảm 1.
Sơ đồ khối ALU 4 bit:

Trang 99
33

Trang 100

Hazard trong mạch tổ hợp
 Là hiện tượng hoạt động lúc được lúc không của mạch (còn gọi là sự
sai nhầm)
 Bản chất của Hazard: do sự chạy đua của các tín hiệu vào.
 Phân loại:
- Hazard tĩnh
- Hazard động
- Hazard hàm số
- Hazard logic
 Biện pháp khắc phục:
- Không để có hiện tượng chạy đua của tín hiệu vào
- Chọn linh kiện hay IC có thời gian trễ nhỏ
- Sử dụng xung đồng bộ làm xung khóa hoặc xung mở
- Dùng tụ lọc
- Thay đổi chức năng điều khiển

Trang 101

Câu hỏi

Trang 102
34

BG - DTSo 2018 DTVT-C3

Uploaded by

Document Information

Original Title

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

BG - DTSo 2018 DTVT-C3

Uploaded by

Copyright:

Available Formats

BÀI GIẢNG ĐIỆN TỬ SỐ

NỘI DUNG MÔN HỌC

Chương 2: Hàm Boole và cổng logic

Chương 3: Mạch logic tổ hợp

Chương 4: Mạch logic tuần tự

Chương 5: Bộ nhớ bán dẫn

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

BÀI GIẢNG ĐIỆN TỬ SỐ

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

BÀI GIẢNG ĐIỆN TỬ SỐ

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

Hệ phương trình tổng quát:

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

BÀI GIẢNG ĐIỆN TỬ SỐ

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

BÀI GIẢNG ĐIỆN TỬ SỐ

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

BÀI GIẢNG ĐIỆN TỬ SỐ

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

BÀI GIẢNG ĐIỆN TỬ SỐ

Bước 4: Tối ưu về dạng toàn NAND:

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

BÀI GIẢNG ĐIỆN TỬ SỐ

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

BÀI GIẢNG ĐIỆN TỬ SỐ

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

BÀI GIẢNG ĐIỆN TỬ SỐ

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

BÀI GIẢNG ĐIỆN TỬ SỐ

Bảng trạng thái

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

BÀI GIẢNG ĐIỆN TỬ SỐ

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

BÀI GIẢNG ĐIỆN TỬ SỐ

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

BÀI GIẢNG ĐIỆN TỬ SỐ

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

BÀI GIẢNG ĐIỆN TỬ SỐ

 Bài toán: Thiết kế mạch mã

 Bảng trạng thái: D0 D1 D2 D3 A1 A0

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

A 0  D 0 .D1 .D2 .D 3  D 0 .D1 .D 2 .D3 A 0  D1  D3

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

BÀI GIẢNG ĐIỆN TỬ SỐ

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

BÀI GIẢNG ĐIỆN TỬ SỐ

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

BÀI GIẢNG ĐIỆN TỬ SỐ

 D = 1.2.4.6.8 + 3.4.6.8 + 5.6.8 + 7.8 + 9

C = 2.4.5.8.9 + 3.4.5.8.9 + 6.8.9 + 7.8.9

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

BÀI GIẢNG ĐIỆN TỬ SỐ

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

G 0  B1 .B0  B1 .B0 G1  B2 .B1  B2 .B1

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

BÀI GIẢNG ĐIỆN TỬ SỐ

www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu

BÀI GIẢNG ĐIỆN TỬ SỐ