Professional Documents
Culture Documents
BÀI GIẢNG
Central Main
Processing Memory
Unit
Computer
Systems
Interconnection
Input
Output
Communication
lines
Computer Arithmetic
Registers and
I/O Login Unit
System CPU
Bus
Internal CPU
Memory Interconnection
Control
Unit
BUS HỆ THỐNG
Registers Instruction
Instruction
Control bus :
Data
CU ALU :
Data Data
Data bus
𝐴= 𝑎𝑖 ∗ 10𝑖 trong đó 𝑎𝑖 = 0. . 9
𝑖=−𝑚
VD 123,45
Phần nguyên 123 :10 = 12 dư 3
12 :10 = 1 dư 2 123
1 :10 = 0 dư 1 123,45
Phần phân 0,45 * 10 = 4,5
0,5 *10 = 5 45
𝐴= 𝑎𝑖 ∗ 2𝑖 𝑎𝑖 = 0,1
𝑖=−𝑚
VD : 11011,0112 = 24 + 23 + 21 + 20 + 2−2 + 2−3 =27,375
𝐴= 𝑎𝑖 ∗ 16𝑖 𝑎𝑖 = 0. . 9, A. . F
𝑖=−𝑚
VD : 89A𝐵𝐻 = 1000 1001 1010 1011𝐵
𝐴= 𝑎𝑖 ∗ 𝐵 𝑖 𝑎𝑖 = 0, . . B − 1
𝑖=−𝑚
– Với n = 8 bit
0000 0000 = 0
0000 0001 = 1
0000 0010 = 2
0000 0011 = 3
...
1111 1111 = 255 Biểu diễn được các giá trị từ 0 đến 255
– Chú ý:
1111 1111
+ 0000 0001
1 0000 0000 Vậy: 255 + 1 = 0 ?
do tràn nhớ ra ngoài
– Cần chú ý khi sử dụng và so sánh số thực vì độ chính xác bị giới hạn.
– Ví dụ lưu số 123,456,789,012 bằng số thực 32 bit chỉ bảo đảm chính
xác 7 ký số có nghĩa đầu tiên, các ký số còn lại không chính xác
Ghi chú:
Bảng trình bày theo
số thập lục phân
C dùng ký tự NUL
Pascal dùng 1
byte chiều dài
o Các cổng cơ bản này lại được lắp ghép thành các phần tử chức
năng lớn hơn như mạch cộng 1 bit, nhớ 1 bit, v.v… từ đó tạo
thành 1 máy tính hoàn chỉnh
K{ hiệu
• Đối với các cổng nhiều ngõ vào, ngõ ra X=1 khi:
• AND : mọi ngõ vào bằng 1
• OR: ít nhất 1 ngõ vào bằng 1
• NAND : ít nhất 1 ngõ vào bằng 0
• NOR : mọi ngõ vào bằng 0
ThS Nguyễn Phan Trung Kiến Trúc Máy Tính
Bảng chân trị OR và AND 3 ngõ vào
M=ABC+ABC+ABC+ABC
Chú ý:
• Mạch thiết kế theo cách này
chưa tối ưu.
• Có 3 cách biểu diễn 1 hàm logic
ThS Nguyễn Phan Trung Kiến Trúc Máy Tính
…
• Ví dụ 2: Xác định hàm logic từ mạch cho trước
B
F
S2 S1 F
0 0 D0
0 1 D1
1 0 D2
1 1 D3
A B A XOR B
0 0 0
0 1 1
1 0 1
1 1 0
K{ hiệu
A Sum
HA
B Carry
HA HA
K{ hiệu
A Sum
B
Carry
FA Carry
in out
FA FA FA FA
F0F1 Functions
00 A AND B
01 A OR B
10
11 A + B
Điều kiện
bình thường
ENA=1
ENB=1
INVA=0
Write:
CS=1, RD=0, OE=0
Read:
CS=1, RD=1, OE=1
Ghi chú:
RAS:Row Address Strobe
CAS:Column Address Strobe
CS:Chip select
WE:Write enable
OE:Output enable
D:Data
A:Address
Addressing modes 4 22 11 3 1
Chu kz 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
Pipeline Lệnh 1 I D F E W
Lệnh 2 I D F E W
Mỗi chu kỳ Lệnh 3 I D F E W
máy thực hiện Lệnh 4 I D F E W
Lệnh 5 I D F E W
xong 1 lệnh Lệnh 6 I D F E W
Lệnh 7 I D F E W
Lệnh 8 I D F E W
Lệnh 9 I D F E W
Lệnh 10 I D F E W
Lệnh 11 I D F E W
Lệnh 2 I1 I2 D1 D2 F1 F2 E1 E2 W1 W2
Lệnh 3 I1 I2 D1 D2 F1 F2 E1 E2 W1 W2
Lệnh 4 I1 I2 D1 D2 F1 F2 E1 E2 W1 W2
Lệnh 5 I1 I2 D1 D2 F1 F2 E1 E2 W1 W2
Chu kỳ 1 2 3 4 5 6 7 8 9
Superscalar Lệnh 1
Lệnh 2
I
I
D
D
F
F
E
E
W
W
Lệnh 3 I D F E W
Lệnh 4 I D F E W
Lệnh 5 I D F E W
Lệnh 6 I D F E W
Lệnh 7 I D F E W
Lệnh 8 I D F E W
Lệnh 9 I D F E W
Lệnh 10 I D F E W
(a) On-chip parallelism (b) Coprocessor (c) Multiprocessor (d) Multicomputer (e) Grid
72 CPU Dual-core
UltraSPARC IV+
1.95GHz
32MB Cache L3
1.15 TB RAM
250TB HDD
500 TFLOPS
(teraFLOPS)
2 core
PowerPC 440
700 MHz
4MB L3
o Tổng quát
• Bj chỉ có thể nạp vào L(j mod m)
• m là số Line của cache.
o Write-through:
• Ghi cả cache và cả bộ nhớ chính
• Tốc độ chậm
• Cho phép CPU khác hoặc IO truy cập dữ liệu đã ghi từ BN
o Write-back:
• Chỉ ghi ra cache
• Tốc độ nhanh
• CPU khác hoặc IO không đọc được dữ liệu mới trong BN
• Khi Block trong cache bị thay thế cần phải ghi Block này về bộ nhớ
chính