ESCUELA DE PREPARACION DE OPOSITORES: E. P.O. C/, La Merced, 8 — Bajo A Telf.: 968 24 85 54 30001 MURCIA INF9 — SAIS Légica de circuitos. Circuitos combinacionales y secuenciales. Esquema. 1 INTRODUCCION... 2. SISTEMAS DIGITALES.... 3 ALGEBRA DE BOOLE.. 31 PosTuLao0s DEL ALGEBRA DE BOOLE. 3.2. THOREMAS DEL ALGEBRA DE BOOLE, 4 FUNCIONES LOGICAS. 2 3 3 41 AvorbRA DecONMUTACION : 4 42. MINIMIZACIONDEFUNGIONES. nen 5 42.1 Formas caniicas © minteras > masterms 3 $2.2 Teorema de Shanon _ 7 “ecena Se Sano (primara fra 7 “Teorema de Sec esd fom) 2 423 Método grifco de Kaman 7 ‘Adjuenc. 4 Mapas de Kamau 424 Algorimo de Quine McCluskey. i ‘5. SISTEMAS COMBINACIONALES. 5.1. PUBRTAS COMBISACIONALES COMBINADAS, 52. SUMADORAMNARID. a 53 Copmcanones. 514 DECODIFCADORES/DEMULTIALEXORES 53 MuLmpLexones. 6 SISTEMAS SECUENCIALES. vn a mia 5 16 6.1 Exmenros De venous i 16 62 REGISTROS DE DESPLAZADAIENTO. = ‘ 19 63. CoNzaboREs ee 21 Ta 2 2 64 _DiseRo De sistas SECUENCIALES. a ‘64.1 Elenplo I. Diseho de cireuttos secuonciaies con biestables JK 2 {642 Elemplo 2 Deo de circuit sscwonciles com biestabes D. 1643 Estados no ws. ci 7 CONCLUSIONES., 1 Introduecién. En este tema pretendemos dar una visin global del objetivo del disefo logico y de los elementos constructivos con los que se realiza cualquier sistema digital, entre los ue se encuentran los computadores. Para ello, realizamos una introduecion al disco deEscuela de Preparucin de Opostors EPO. v0S INF9-SAI9 gina 2 sistemas digitales, presentando en primer lugar el dlgebra de conmutacién, los mapas de ‘Kamaugh y el algoritmo de Quine- McCluskey como herramientas itiles en el proceso de disefio. A continuacién, analizamos diferentes blogues combinacionales, como son los codificadores, decodificadores, multiplexores, etc. Posteriormente describimos los diferentes elementos de memoria, asi como los registros de desplazamiento y contadores mais usuales. Por itimo, concluimos nuestro estudio con un anélisis de los sistemas secuenciales, y una visidn general sobre el disefio de los mismos. 2. Sistemas digitales. Un sistema digital es cualquier dispositive destinado al tratamiento de informacién, en el que dicha informacion esti representada por magnitudes fisicas Timitadas a tomar s6lo unos determinados valores diseretos. Un sistema digital en el que élo se utilicen dos valores diseretos se conoce como sistema binario; usualmente estos dos valores discretos se representan como cero y uno (0 y I). Cualquier sistema digital se puede representar como un bloque con unas entradas ¥ unas salidas, de manera que la accién del sistema consiste en asociar una determinada ombinacién de salidas para cada combinacién de entradas. Como ejemplo podemos considerar un sistema con tres entradas y dos salidas; cl funcionamiento de este sistema puede especificarse de una forma completa mediante la tabla de la figura nan | 4a o| om [oo 1] on | o1 2] oo [it 3] on -pooo 4] to fo s] im jor 6] uo | oo 7] 1m | oo ado que las entradas s6lo pueden tomar los valores 0 y 1, para tres entradas hay ‘ocho combinaciones diferentes de entradas, que aparecen numeradas de 0 a 7. A cada ‘una de las combinaciones de entradas le corresponde una combinacion de salidas. A este tipo de tablas se les denomina tables verdad. 3. Algebra de Boole. El algebra de Boole esté formado por variables légicas, operadores l6gicos y un ‘conjunto de leyes que rigen cierlas combinaciones de los elementos anteriores, 4.1 Postulados del élgebra de Boole. Los axiomas o postulades del algebra de Boole que vamos a utilizar son los jguientes: 1. Conjunto de elementos. Existe un conjunto de elementos, B, en el que al ‘menos hay dos elementos diferentes: 3B |x,yEB, x ysenela de Prepuraciin de Opesitores P.O. v0 INF9-SAI9. Pigina3 Leyes de composicién imera. En B se definen dos leyes de composicién interna, que se representan de la forma y +, y se denominan Y y O respectivamente: Wx, yEB, x-yEB, x+yEB 3. Elementos neutrostnicos + BOEB|WrEB, x+0=04x=% + BIGB| Wes, v-lel-xex + onl 4. Conmutatividad de las leyes de composicin interna WspEB, x+yayty, eyeyee 5. Distributividad de las leyes de composicidn interna Wa,y.2€B, x+(y2)= (r+ 9) (rez), 0 +2)20-) 40-2) 6. Asociatvidad de las leyes de composicién intern Wr,y,2EB, xt('t2)=(ty)teextyts ee -da(eyEery 7. Elemento opuesto (complemento) inico, WiER, SrEB|x+x-1, 7-0 3.2 Teoremas del élgebra de Boole. A continuacién, vamos 2 enunciar un conjunto de teoremas, seleccionados por la aplicacién que tienen o por los hechos fundamentales que establecen, + Idempotencia: VaEB, a+a=a, a-a=a + Blemento neutro, WaB, a+1=1, a-0=0 + Complementacién, beath bea + Ley de Morgan, Wa,bEB, a+ b=a-b, + Absorcion. Wa,bEB, ata-bea, aa + Involucion. WaEB, @=a + Wa,bEB, ata-b=a+b, a(a+b)=a-b 4° Funciones logicas. Definimos como variable légica a un simbolo que en un instante determinado slo puede tomar uno de los valores 0 6 1. Dado el conjunto C={0,1}, una funcién Tégica de variables, flxi,...), eS una aplicacién del conjunto producto cartesiano 40,1)" en el conjunto {0,1} ‘Una funcién légica se puede dar de varias formas; las dos mis usuales son las siguientes ) En forma de tabla verdad. b) Mediante una igualdad, como: fix, y,2)=(*2)4vz“Excucla de Preperacién de Oposiores EPO. 0S INF9-SAI9. Pina 4 La expresion de la forma b) significa que, para cada combinacién de valores de las entradas, el valor 0 6 1 que fx », 2) asigna, se determina evaluando la expresién a la a 1[Fecela de Preparaciin de Opositores BPO. vs INFO-SAIDPigina 9 En el caso de tres variables, las columnas se han asignado de forma que cada ccolumna sea adyacente a sus dos vecinas, entendiendo que la primera y la cltima son vecinas. Por ejemplo, la columna 11 es adyacente Ol y 10, la 10 es adyacente a IL y (00, y asf sucesivamente, Esto mismo se ha hecho para las filas y columnas del mapa de cuairo variables. De forma similar se construyen mapas de Kamaugh para mas variables. En la siguiente figura se tienen las representaciones en forma de mapa de Kamaugh de las funciones fy fs anteriores (Gnicamente se han especificado los valores 1; las casillas en blanco corresponden a los ceros) Roojorjst}10 — XGoojo14114 10) oh teh he | ft 7 tthe I principal interés de Tos mapas de Karmaugh reside en su posible utilizacion en la minimizacién de funciones booleanas. Cada celda de un mapa de Kamaugh de variables puede earacterizarse con n coordenadas. Por ejemplo, la celda 5 del mapa de ‘Kamaugh de tres variables tiene como coordenadas 101 (™=1,)=0, =D) eorresponde al minterm xyz. Dos eeldas (0 cubos de orden cero o adyacencias de orden cero) dé un ‘mapa de Kamaugh son adyacentes y forman un cubo de orden uno, si las coordenadas de ambas celdas son idénticas salvo una, que en un cubo valdré cero y en otro valdré ‘uno. Un cubo de orden uno de n variables puede darse con (n-1) coordenadas binarias y tuna coordenada vacua, para la que se utilizari el simbolo -. Por ejemplo, los cubos de orden cero para cuatro variables 0011 y 0001 son adyacentes, y forman un cubo de orden tno de coordenadas 00-1. Un cubo de orden uno (0 adyacencia de primer orden) correspond a un producto de (7-1) variables, faltando la variable correspondiente a la ccoordenada vacua, Por ejemplo, al cubo 00-1 le corresponde el producto 2 En general, dos cubos de orden / son adyacentes y forman un cubo de orden #+1 si ambos tienen coordenadas vacuas en las mismas posiciones, y las coordenadas no vvacuas son todas iguales salvo una; el cubo de orden #1 resultamte tendré #1 coordenadas vacuas: las i de los cubos adyacentes y otra en la posicién en la que difieren las coordenadas de los cubos adyacentes. En este caso, se dice que el cubo de mayor orden cubre @ aquellos de los que procede. Dada una funcién de» variables, se dice que una adyacencia de cualquier orden de esas variables es un implicante de la funcién, si para aquellos valores de las variables para los que la adyacencia tom el valor uno, también la funcién foma el valor uno. Se dice que un implicante de una funcién es un implicante primo si las adyacencias que resultan del implicante eliminando una cualquiera de las variables ya ‘no son implicantes de la funcién. Una ver introducidos todos estos conceptos, es inmediato presentar un algoritmo para simplificar funciones Iogicas utilizando el mapa de Kamaugh. Una vez representada la funcién e simplificar en un mapa de Karmaugh, el algoritmo consta de los pasos siguientes: 18) Eseribir todos los cubos (y las adyacencias correspondientes) de cualquier orden, tales que cada uno cumpla las dos condiciones siguientes: * Todas las celdas del cubo corresponden a valores I de la funcién, ‘+ No esti eubierto por ningiin otro cubo que cumpla la condicién anterior.Esouela de Proparacion de Opecitoes EPO. vOS INE9-SAI9, Pagina 10 ) Con las adyacencias anteriores, construir una cobertura minima para todos Tos unos de la funcién. La forma de obtener esa cobertura minima va a ser intuitiva, aunque es facil sistematizara Las adyacencias obtenidas en a) son los implicantes primos de la funcién de que se trate, como se puede comprobar en cada caso, ‘Ejemplo: Simplificar la funcién F siguiente: F=ABCD +ABCD +ABCD + ABCD + ABCD + ABCD + ABCD + ABCD En la siguiente figura se representa F en un mapa de Kamaugh. En esta misma figura se indican las agrupaciones de celdas correspondientes a la aplicacion del algoritmo, Rlooiorr119 oorr1}10) —sFYooory14)10 a 0 oo fete od | od | of tp aL eiNs> of fh tek abs) eG id i aid the | a ite Cada uno de F se puede utilizar miltiples veces para construir adyacencias de ‘mayor orden, Por ejemplo, la celda 1111 se utiliza en cuatro ocasiones. Para realizar F hhay que cubrir todos sus unos. Teniendo en cuenta esto altimo, es inmediato obtener luna cobertura minima para F como suma de implicantes primos; basta fijarnos en que ‘cada una de las cuatro adyacencias, a, b,c, yd, incluye un uno no cubierto por ninguna ‘tra adyacencia, con lo que es impreseindible incluir las cuatro adyacencias en la realizacién de F, y con las cuatro queda cubierta F; es decir: Featb+etd=CD+BD+AD+ABC El mapa de Kamaugh se puede utilizar de forma similar para la realizacion en forma de producto de sumas, 42.4 Algoritmo de Quine-McCluskey. Cuando ta funcién 2 minimizar contiene més de cinco © seis variables cmpleamos el algoritmo de Quine-MeCluskey, el cual vamos a presentar mediante la minimizacién de Ia funcion: A’-B'-C'-D + A'B'CD'+ AYB'C-D + A-B-C-D'+ A BCD+AB-C'D +A BCD +AB'CD+ ABCD, 1, Enumerar en una tabla todos Tos minterm en forma binaria, organizados segin el, mnimero de unos que contenga. Mintems [A[B[C|D] Grupo 1 [ofololt | Gruporele de Preparacin de Opositres EPO. INFO-SAI9 gina 1 2_oyopi fo = [1 fofofo 3 ololi [1] Grpo2 «fot trto 3 [i fofoft if fol fo 7 fon Tit 1 Grupos is__[i 1 [11] Grupo 2. Entre los grupos adyacentes buscar los minterm que slo difieren en un bit en la misma posicién, para hallar Ios primeros implicantes primos, comparando para ello cada minterm con el resto de los términos del siguiente grupo. Los minterm utilizados se marcan para ir diferenciando los términos utilizados, y 1a variable sapareada en el proceso se reemplaza con un guién para denotar Is eliminacién de la variable. Los términos no marcados en la tabla son los primeros implicantes primos (PIx). Minter [AB] C[D[Mintem[A[B[C[D | P| Mintem [ATB[C]D [Pix WW fofofofit 13 Tofol- [rt [ra] 26-37 Tol -Ti]- [rn 2v_fofofifol 19 [-fololt [pst 23-67 fol- (if - 3v_[1fofolo| 23v [olor - 3sv_fofofi fi} 26v fof. (fo ov_[oli{1 fol 2-10 [-fo[1]o] ra a ov [ifololit s9 |ifofol- [rs toy [rol fo] #10 [i fof. folris 7 _foli titi} s7v fol. att isv iti ev fof fit 7s_[- [1 Pr 3. Construir una tabla que enumere los implicantes primos y los minterm ccontenides por cada implicante primo, La letra X en la tabla indica el minterm contenido en cada implicado por fila Tmplicante Primo | 1] 2 | 3 7] os PL = PI x PIS x x aa rm Pia x pe PIS x PIG x x * PIT x x 4, En la tabla se seleccionan las columnas de los minterms que contengan solamente una cruz (6 y 15 en nuestro ejemplo). Es decir, la seleccion del primer implicado PIL (A"C) garantiza que el témino minimo 6 esti incluido en la funcién. De la misma forma, el término minimo 7 esté cubierto por el primer implicado P17 (A’-B:C:D). Los primeros implicados que cubren los mintérminos ccon una sola cruz, se Haman primeros implicados esenciales (marcados con un asterisco) y son indispensables en la construccién de la funcién. 5. Seleccionar en cada columna los mintenms que estén cubiertos por los primeros implicados esenciales. Por ejemplo, el primer implicado esencial * PII (A’-C)Escuela de Peparacin de Opositors EP. 0s. INF9-SAID. Pog 12 cubre los minterms 2, 3,6 y 7, y #PI7 (A"B-C:D) cubre 7 y 15. Los mintermns 1 8, 9 y 10 doben ser seleccionados por medio de otros primeros implicados esenciales. Tmplicante Primo | 1 [8 [9 | 10 PI at °Ps x] [x f Pi os f PIS x] x] (= x Tx] La funcién simplificada se obtiene de la suma de los primeros implicados hallados: Fel, +Phy+Ple+ Ply Fe (O-1-) + (001) + (10-0) + (111) F=A-C+B'C-D+AB'D'+BCD 5 Sistemas combinacionales. Un circuit o dispositive digital es combinacional si las salidas en un instante ‘cualquiera estin determinadas exclusivamente por las entradas en ese instante, es decir HOI AD) E= Agony ‘Normalmente no se explicitard la variable r,escribiéndose ~My oye FA Drom En esta definicion se esté suponiendo que el tiempo de propagacién de las sefiales a través del circuito 0 dispositivo es suficientemente pequefio, de manera que ‘cualquier variacién on el valor de las entradas afecta instanténeamente a las salidas. S.1 Puertas combinacionales combinadas. La tecnologia de fabricacién de circuitos légicos permite integrar muchos cirouitos en un mismo chip. Por esta razén, y dado que las puertas fundamentales se utilizan en gran mimero incluso en los sistemas digitales mas sencillos, no se construyen, ‘por separado, sino que se incluyen varias puertas dentro de un mismo chip. Las puertas NO-Y (0 NAND en inglés) y las NO-O (0 NOR) son importantes como elementos de disefio, pues tanto Ia funcién NAND como la funcién NOR constituyen un conjunto suficiente de conectores. Esto quiere decir que para sintetizar cualquier funcién combinacional basta utilizar s6lo puertas NAND (0 s6lo puertas NOR), en vez de utilizar tes tipos de puertas (Y, O y NO), 5.2 Sumador binario. Supongamos que tenemos, utilizando notacién posicional, los mimeros binarios den bits = rrtq2-2180 € Y= Yoiyna-yyo. Nuestro objetivo es disefar un sistema combinacional, al que lamaremos sumador binario, que nos permita sumar los bits x, € 4, del mismo orden, de manera que asociando adecuadamente n sumadores binarios 5¢ pueda realizar la suma X+¥, Este bloque combinacional para sumar cada bit tendré tres entradas (los bits x, e ) mas el acarreo precedente, C) y dos sali (la suma S, y el acarreo para la etapa siguiente, Cx)ela de Preparacion de Opoitores EPO. v0. INF9.SAIB.Pigina 13, La tabla verdad correspondiente a este sistema combinacional es: ron G1 S| Go. oo olo| © oor} o o1olilo orrfolt reolilo poulol 1 110} 4 qt eyes Begeescennio 99 Ge ex fora te erate Kaccumyitne cy lay expresiones de amas en forma de sum de productos es SBC BC+ AIG +206, Cpe SHC FHA IC, ) El circuit comeepondirae cx de a siguiente igus, ea la que, par simpiiar el dingo, las cfecries extadas& cada pert se han represented median wa sola finn Cou mpl cuesionc (una fo cade entra) eRe Ee ars sua ls alba. Xe ¥ de nits ata conetr sumadoresbnrios en a forma representa ola siguiente ison este cas ov acames Se ponagan ex Cesena tvs los nomads Tee eer rey = ae ES 5.3 Codificadores. Un codificador es un dispositive combinacional con n entradas y m salidas, tal que en un instante cualquiera, solo una de las entradas puede tomar el valor 1. EL codificador genera como salida uns combinacién de m bits que es dniea para cada entrada al valor 1, conociéndose esta combinacién como cédigo de ese carécter de entrada. Los codificadores més usuales son los binarios, que tienen 2° entradas y salidas. En cada instante generan como salida el eédigo binario comespondiente a la entrada activa. Por ejemplo, un codificadorbinario con 4 entradas y 2saldas raliza la codificacién dada en la siguiente figura:[Escuela de Peparaciinde Opesitores EPO. v0S Pgina 14 aise 54 Decodificadores/demuliplexores. ‘Un decodificador es un dispositive combinacional con n entradas y m salidas y funciona de manera que cada combinacion de valores en las entradas pone a ] una y s6lo una de las salidas, permaneciendo las restantes salidas al valor cero (0). Es decir, tun decodificador realiza la operacién inversa de un codificador. En realidad, lo importante en Ia actuacién de un decodificador es que diferencia una y sélo una de sus salidas de entre todas las demas, ponigndola al valor 1 mientras las restantes ppermanecen al valor 0, 0 también poniéndola al valor 0 mientras las otras salidas estén al valor 1 Dado que todos los decotificadores se diseitan_utilizando el_mismo procedimiento, vamos a considerar inicamente los decodificadores binarios. Un ecovificador binaro tiene » entradas y 2" salidas, ue podemos considerar numeradas desde 0 hasta 2", de manera gue cada combinacidn de entradas excita (pone a | si las K. En la siguiente figura representamos su realizacidn, la tabla del biestable y su representacion ‘tifica 6.2 Registros de desplazamiento, Un registro de desplazamiento de p bits es un sistema secuencial sincrono con ‘una entrada extema, formado por p biestables conectados en cascada y cuyas salidas en el instante m1, Oye, cumplen la siguiente relacién: Hay diferentes tipos de registros de desplazamiento, con varios grados de ‘complejidad. En To que sigue vamos a referimos a un regisito de desplazamiento de ‘complejided media, que esti representado en I siguiente figura — FR NS NG Ke Ne or see aN eape ed pee ota Esie registro de desplazamiento esti constituido por cinco biestables D conectados en cascada y con entradas asfncronas. Las entradas Cl se activan conjuntamente mientras que las Pr pueden actuar por separado, con una sefial comin de control. Hay una entrada seri, x, y todas las salidas Q estan disponibles externamente. ‘Vamos a suponer que por lz linea x entra la informacién serie O1OL1, que se quiere escribir en el registro. (EI convenio que se sigue usualmente en la transmision serie es ‘que el primer bit en llegar es el menos significativo.) Aplicando a la entrada de reloj ‘cinco pulsos al mismo tiempo que por la entrada x se introducen los cinco bits 01011, en 1 orden I, 1,0, 1, 0, se escribe la informacién en el registro. En efecto, cuando Hlegue el primer pulso seri x=1, de manera que ésta informacion se eseribira en el biestable 4, resultando Q, =I. En 2 es de nuevo x=1 (segundo bit a escribir), y Ia entrada delEscuela de Preparacin de Opesitorss E.O. _v05 INF9-SAID.Pigina 20 biestable 3 es también 1, resultando Qs2=I1 y Os=1. Y asi sucesivamente, hasta el quinto pulso de reloj, en el que quedaran Q. 0250, Ois=1, Ops=1. Es decir, cada vez que llega un pulso, la informacion almacenada en el registro se desplaza una posicién hacia Ta derecha; por ello este dispositive se denomina registro de desplazamiento hacia la derecha, Una vez escrita esta informacién serie, si se quiere que ppermanezca en el registro, hay gue detencr la legada de pulsos de reo}. La informacién contenida en el registro es totalmente accesible en cualquier stante, pues todas las salidas son accesibles externamente; esto quiere decir que la informacion contenida en el regisito, que se habia escrilo en serie, se puede leer en paralelo. En otras palabras, este registro de desplazamiento transforma una informacién serie en informacion en paralelo: pasa de un c6digo temporal (cada bit aparece en un instante diferente) a un cédigo espacial (cada bit ocupa una posicion diferente). La informacién almacenada en el registro también se puede leet en serie, a través de la salida Qp. Para esto, basta introducir cinco pulsos por la entrada de reloj Esta operacion de lectura en serie se podria simultanear con la escritura en serie. Si la seflal de reloj no se detiene, el registro de desplazamiento con entrada serie y salida serie actia como un retardo de m pulsos de rele Utilizando as entradas asineronas, también se puede esctibir en paralelo cualquier informacién que se desce. Esta operacién de escritura se realiza en dos fases: en Ia primera, con la entrada de Cl, se ponen todos los biestables a cero; en la segunda, con las entradas de Pr, que se activan individualmente, se ponen a 1 aquellos biestables que deban almacenar este valor. Esta informacién eserita en paralelo puede, a continuacién, leerse en serie o en paralelo. En resumen, hay cuatro modos de ulilizaciGn del registro de desplazamiento: entrada serie-salida serie; entrada serie-salida paralelo (conversor serie-paralelo); entrada paralelo-salida serie (conversor paralelo-serie); y entrada paralelo-salida paralelo. En este itimo modo, el registro actia como un simple dispositive de ‘almacenamiento formado por cinco biestables independientes' 63 Contadores. Un contador es un sistema secuencial con una entrada de reloj y unas salidas, tal que las salidas presentan una serie de configuraciones preestablecidas y en un € no han de cambiar, ey» ha de pasar de 0 a 1 (ha de cambiar). Repitiendo este mistno razonamiento para las diferentes filas obtenemos Tas fumeiones Ts, T; y To dadas en Ta siguiente figura gq Ent A nnwis nein ntl oo ofoo1lfoo01]t ooifo1rolorifs oroloiiloot Ocant | oa lua 4 i@efio ile if roe ta) eters (eae reli vila oif fat |e 0 | Fe 11 Utilizando este resultado obtenemos el siguiente cireuito: oT 64 Diseno de sistemas secuenciales Pariiendo de una especificacion en la que se indica el comportamiento deseado ppara el sistema y se fijan los elementos a uiilizar en el disefio, la primera etapa del ‘mismo consiste en obtener un diagrama de estados que responda a esa especificacion. Consiste en una tepresentacion grifica que indica la secuencia de los estados que se presentan en un circuito secuencial, teniendo en cuenta las entradas y salidas. Se forma con citculos y lineas. Los circulos representan los estados del circuito secuencial y cada tuno de ellos contiene un niimero que identifica su estado. Las lineas indican las transiciones entre estados y se marcan con dos niimeros separados por un (/), estos dos _mimeros corresponden a Ia entrada y salida presentes antes de la transiciOn. A continuacién se construye la tabla de estados que contiene la secuencia de los estados de entradas, estados intemos y salidas del sistema, considerando fodas las posibles combinaciones de estados actuales y entradas. Las tablas de estado por lo ‘general se dividen en tres partes: estados actuales, estados siguientes y salidas. Una vez construida Ia tabla de estados, Ia siguiente etapa es la minimizacién del ‘nimero de estados. El interés en minimizar reside en que lo esperable es que una tabla de estados mas simple se taduzea en un citcuito mis simple. Hay procedimientos sisteméticos para cubrir esta tarea, procedimientos que no vamos a considerar en esta breve incursién en los sistemas digitales. Como resultado de la minimizacién se produce ‘otra tabla de estados, usualmente con menos estados que la originalEscuela de Pepamncién de Opositores P.O. v05 INF9-SAI9.Pigina 2 A continuacién, se trata de encontrar el circuito que materializa la tabla de estados. Si en ésta hay m estados, siendo m=2" , hacen falta m variables de estado para codificarlos. La siguiente etapa, conacida como asignacién de estados, consiste en asignar a cada estado una combinacién especifica de las variables de estado. Diferentes asignaciones pueden llevar a circuitos finales diferentes, particularmente con costes diferentes. Hay procedimientos orientativos de cémo hacer la asignacion de estados, que no siempre generan indicaciones suficientes como para decidir 1a asignacién; en cualquier caso, estos procedimientes tampoco vamos a considerarios. Una vez asignados los estados y decidido el tipo de biestables a utilizar, 1o siguiente es obtener las excitaciones de los biestables y generar las salidas, con lo que se tienen todos los datos necesarios para sintetizar el circuito, 64.1 Bjemplo 1. Disefo de circuitos secuenciales con biestables JK. Supongamos, a modo de ejemplo, que queremos disefiar el circuito secuencial del proceso que se cumple de acuerdo al diagrama de estados de la figura: Este proceso tiene cuatro estados, una entrada y no tiene salidas (se pueden considerar como salidas las de los biestables). Para representar los cuatro estados se usarin dos biestables JK identificados como A y B, y la entrada se identificaré como X. La figura corresponde al diagrama de transicién. Analizando este diagrama se ‘observa que el estado 10 se mantiene mientras X=0 y en el momento que X=/ pasa al estado 1/, después al estado 00 y finalmente al estado 0/, hasta el momento que rmuevamente X=0, volviendo de esta forma al estado AB=10. Adicionalmente observe que los estados 00, 10 y 17, se mantienen cuando X=0 y el estado OF se mantiene ‘cuando X=1 AA partir del diagrama de estados y de Ia tabla de transicion del biestable JK, ta tabla de estados es: Entrada | Estado Actual | Estado Siguiente | Exeitaciones Xx [als | A | B [JA[KATIB[KB (gaa So fe Os OD o [ol xfolx i o | 0 | o Tea a0 ex |e | sei eo oa 1 Otis et [=a pas fa a 1_jolx[xto 0 ona Os 0 [x}o[oTx 1 Leu en eae ea ps eye Pay 0 [ea lenpea a lise | ae ROM IEKe 0: 1 cee arene) pues oo etalEscuela de Preparacin de Opostores 0s INF9.SAID_Pigina ‘A continuacién se obtienen las fnciones logicas para las entradas de los biestables (Js, Ku, Jo y Ka) y el objetivo es deducit Ia W6gica combinatoria de estado siguiente, mediante el uso de Mapas de Kamaugh. El titimo paso del disefio consiste en implementar Ia I6gica combinacional a partir de las ecuaciones légicas obtenidas en el paso anterior para las entradas J'y K de los biestables. En la siguiente figura se muestra el diseio final del circuito légico. 64.2. Ejemplo 2. Disefo de circuitos sccuenciales con biestables D. En esta ocasién queremos disefar el circuito secuencial del proceso que se cumple de acuerdo al diagrama de estados de la figura (es la misma del ejemplo anterior, pero con una salida): Este proceso tiene cuatro estados de dos bis (4B), una entrada (X) y una sida (Y), Para representar los cuatro estados se usardn dos biestables D identificados como A y B. En cuanto a la tabla de estados, esta queda como:0s INF9.SAIB. Pain (Bntrada | Estado actual | Estado siguiente | Salide | x [a [ B [aqa)| pipe) | ¥ oa owe more Len o | o 1 o | o | 0 1 1 Qin [sw wes fee o | 0 1 oe es iiese) 250) 0 re axes eT o [0 1 Ten ee ee 1 1 0 Tie sien a coin ESO i sere Oise Sa A. continuacién obtenemos las funciones I6gicas para las entradas de tos biestables (D4, DB) y la sada (¥). Finalmente, el diseio del circuito es: 643 Estados no usados. Durante el diseo de los circuitos secuenciales es conveniente emplear los estados no usados como variables que pueden valer0 6 1 indistintamente (estos estados se identfican con una Xen los mapas de Kamaugh). Esto implica una reduccién en las expresiones logicas y por consiguiente en el tamafo del circuito, que en otros términos representaré obviaments un menor tempo de desarrollo y costo de implementaciénEscuela de Prepamacién de Opostores P.O. WS ENF9-SAI9.Pipina 28 7 Conclusiones. En este tema hemos dado una vision general, pero al mismo tiempo suficientemente rigurosa, del disefio de sistemas digitales @ nivel de puertas légicas, enseflando a disefar sistemas sencills, tanto combinacionales como secuenciales.