ogee eae es ae CAPITULO 4 cuemasaseseel eh Circuitos L6gicos Combinacionais ~LS_ tL. mSUMARIO TATA S 1 set rorma te Soma-de-Produtos 4-9, Garacteri UL. 4-2. Simplificagao de Circuitos Légicos vee 4-3. Simpliticacao Algébrica ne Digitais 4-4 Projetando Cireultos Légicos Combinacionais as Basicas de Cls de Falhas em mas 4-41 Palhas Intern s Cis Digitais 45. Método do Mapa de Karnaugh el eed ae Cais aoe one 4-13 Batudo de um Caso de Pesquisa de Exclusive-NOR 4-7 Circuitos Gerador e Verificador de Paridade 4-14 Logica Pr 4-8. Circuitos para Habilitar/ Des64 Sistemas Digita Is Principlos e Aplicagé Ao completar este capitulo, vocé deverd estar apto a: 1 Converter uma expre tipo soma-de- BW Reallzar os pi fos para obter uma expres- ‘so do tipo soma-de-produtos com 0 objetivo de projetar um circulto légico correspondente na sua forma mais simples. 10 l6gica na forma padriio do 1 Utilizar a Algebra booleana ¢ 0 mapa de Karnaugh como ferramentas para simplificagao e projeto de cireuitos légteos. 1 Explicar 0 funclonamento dos circultos Exelusive-OR & Exclusive-NOR 1 Projetar circuitos légicos simples sem o auxilio da labela-verdade. I Implementar circuitos de habilitacao. W Citar as caracteristicas basieas de Cls digiats. @ Compreender as diferencas de operacao existentes entre circuitos TTL ¢ CMOS, 1 Utilizar regras basicas para pesquisa de falhas em sistemas digitais. ssultados de medidas, as falhas de funcionamento em circuitos légicos combinacionais. B® Descrever o prin programével io fundamental da logica @ INTRODUCAO No Cap. 3. estudamas a operacdo de todas as portas Kégl- cas basicas ¢ utilizamos a algebra booleana para desere- ver e analisar clreultos que foram fettos a partir da combi- nagao de portas lgicas. Estes cireuitos podem ser classifi caidos como circuitos ligicos combinacionais porque, em qualquer instante de tempo, o nivel légico da saida do ci ccuito depende da combinagdo dos niveis Kigicos presentes nas entradas. Um circuito combinacional nao possul memé- ria, ¢ portanto sua saida depende apenas dos valores atu- als das entradas. Neste capitulo continuaremos nosso estudo de circuitos combinacionais, comecando por um aprotundamento na ssimplificagao de circuitos I6gicos. Dols métodos serao usa- dos: o primero utilizaré os teoremas da éigebra booteana, € 0 segundo utilizard uma técnica de mapeamento. Além disso, iremos estar tenicas simples para projetar circu tos logicos que satisfacam um dado conjunto de requisitos. Um estudo completo sobre o projeto de circuitos t6gicos nao 6 um dos nossos objetivos, mas os métodos que estudare- a introducao a este assunto, a alo trata da pesquisa de falhas em circuitos combinaclonals. Esta primeira exposieao s0- bre pesquisa de falhias deve ajudé-lo a desenvolver a capa- Cidade de andilise necessdria para ser bem-sucedido nesta atividade. De modo a tornar este material o mais prético possivel, primeiro introduziremos algumas caracteristicas dsicas de circultos integrados de portas légicas das fam lias TTL e CMOS, juntamente com uma descrigdo dos tipos de falhias mais freqiientemente encontrados em circultos digita 4-1 FORMA DE SOMA-DE-PRODUTOS Os métodos de simplificagio € projeto de circuitos logicos que estudaremos exigem que a expressio esteja na forma de soma-de-produtos. Alguns exemplos de expresses des: te tipo podem ser vistos a seguir: 1. ABC + ABT 2. AB+ ABC + TD + D 3.AB4 CD + EFA GK+ HE Cada uma destas expresses do tipo soma-e-produtos consiste em dois ou mais termos AND (produtos) que por sua vez s0 conectados a uma porta OR, Cada termo AND consiste em uma ou mais varidveis que aparecem individu- almente na sua forma complementada ou nao, Por exem 0 ABC + ABC. o primeiro produto AND iveis 4, Be Cna sua forma nao-complemen- tada (nao-invertida). © segundo produto comtém Ae Gna sua forma complementada (invertida). Observe que em uma expressio do tipo soma-de-produtos, um sinal de inversio nao pode cobrir mais do que uma varidvel em um termo (por exemplo, nio poderiamos ter ABC ou RST). plo, na expres Produto-de-Somas Uma outra forma geral para expressbes logicas as vezes € utilizada no projeto de circuitos l6gicos, Ela é chamada de Forma de produto-de-somas, ¢ consiste em dois ou mais te ‘mos OR (somas) que por sua vez so conectadlos 3s entrad: de uma porta AND. Cada termo OR contém uma ou mais v rveis na sua forma complementaca ou mio. A seguir, pod mos ver algumas expressoes do tipo produto-de-soms L(+ B+ aro 2.(A+ BC + DF 3. (A+ CXB+ DXB + OXA+ D+ BD (Os métodos de simplificagao e projeto que serio usados 0 baseadlos em expressdes do tipo somide-produtos, € por tanto nao utilizaremos muito a forma produto-de-somas. Ela, entretanto, aparecera em alguns citcuitos que tm uma es trutura particular. Questes de Revisio 1. Quais das expressies a seguir estao na forma de soma- de-produtos? (a) AB+ CD+E (b) AKC + D)(a) Circuitos Légicos Combinacionais 65 Rese x= ABR +80) ) Fig. 41 Geralmente ¢ possivel simplificar um circuito légico, como 0 que aparece em (a), e produzie uma implementagio n cente, mostrada em (). 4+ C+ DEF | (@) TIN + PO | 2. Repita a Questo 1 para produto-de 4-2 SIMPLIFICAGAO DE CIRCUITOS LOGICOS Uma vez obtida a expressio de um cirenito logic, pode- mos ser capazes de reduzi-la a uma forma mais simples, quue Contenha um menor nimero de termos ou variéveis em um (ou mais termos cla expresso, Esta nova expressio pode ser uusada para implementar um circuito que ¢ equivalente 20 Circuito original, mas que contém um menor ntimero de portas € conexdes. Para exemplificar, © circuito da Fig. 4-1(a) pode ser sim- plificado para produzir 0 circuito da Fig, 4-1(b). Uma vez que 0s circuitos implementam a mesma logica, é Sbvio que uum circuito mais simples & mais cesejavel porque contém lum menor ntimero de portas e portanto seri menor e mais barato do que o circuito original. Além disso, a confiabili- dade seri melhorada porque existe um menor mtimero de ligacdes, climinuindo assim uma das causas potenciais de falhas no circuito. Nas seces subseqtientes, estudaremos dois métodos util zados para simplifcar circuitos logicos. Um dos métodos faz Uso los teoremas da algebra booleana e, como veremos, € bastante clependente da inspiragio e da experiéncia, O outro método (o mapa de Kamaugh) tem uma abordagem mais tematica, com insirugdes passo a passo, Alguns professores podem querer omitir este método porque ele é bastante me- Ginico e provavelmente nao contsibui para uma melhor com- preensio da djgebra booleana, Isto pode ser feito sem alterar a continuidade ou clareza do restante do texto. 4-3 SIMPLIFICACGAO ALGEBRICA Podemos usar os teoremas da algebra booleana, que estu- clamos no Cap. 3, para nos ajudar a simplificar expresses para um circuito logico, Infelizmente, nem sempre & bvio qual tcorema deve ser aplicado de modo a produzir 0 re- sultado mais simples. Além disso, nao existe um modo Ficil de consiatar Se a expressio obtida esta em sua forma mais simples ou se poderia ser ainda mais simplificada, Portanto, a simpliicacao algébrica freqientemente se toma um proceso de tentativa e erro. Com a experiencia, no entanto, pode-se ficar perito e obter resultados razoavelmente bons. Os exemplos que se seguem ilustram muitas maneiras plas quais 0s teoremas booleanos podem ser aplicados na tentativa de simplificar uma expressao. Vocé deve notar que estes exemplos contém dois passos essenciais: 1. A expresso original € colocada sob a forma de soma- de-produtos pela aplicacio repetitiva dos teoremas de DeMorgan e pela multiplicacao de termos 2, Uma vez que a expressio original esteja nesta forma, os termos produto S20 verificados quanto a fatores comuns, realizando-se a fatoragio Sempre que possivel. Com sorte, a fatoragio resulta na eliminacio de um ou mais termes. EXEMPLO 4-1 Simplifique 0 circuito logico mostrado na Fig. 4-2(a), Solugao primeiro passo € determinar a expresso para a saida usando 0 método apresentado na Secio 3-6. O resultado é ABC + AB. A) J4 coma expressio determinada, usualmente € uma boa idia quebrar todos os grandes sinais de inversio usando os teoremas cle DeMorgan e ento multiplicar todos os termos z= ABC+ ABG + @) = ABC + ABCA + ©) [eancela inversdes duplas} = ABC + ABA + ABC [multiplica} = ABC} AB} ABC) [A- A= Al [teorema (17)] ‘Com a expressio agora sob a forma de soma-de-produ- tos, devemos procurar por variaveis comuns dentre os vari- 05 tetmos coma intencao de fatorar. O primeiro e terceito termos tém AC em comum, que pode ser fatorado:Digitais Principlos e Aplicacdes <4 z {a8 Ne 2 A Hoe poll ‘ABC + AB(AC) oH { \_aso i @) z= AB +0) oe 6) Fig. 4.2 Exemplo 4-1 ACUB + B) + AB que B+ B = 1,entio == ACO) + AB = 4C + AB Podemos agora fatorar A, 0 que resulta em. AC + B Este resultado nal pode mais ser simplificado. A imple- -mentagio do circuito € mostrada na Fig. 4-2(b). E Obvio que © circuito em (b) é bem mais simples do que 6 circuito ori ginal em (a), BXEMPLO 4-2 Simplifique 02 = ABC+ ABT + ABC. expre: Solucao ‘Vamos ver dois modos diferentes cle chegar ao mesmo resul- tado, Método 1: Os primeiros dois termos na expressio tm 0 produto AB em comum. Logo, = AB(C + 2) + ABC = ABQ) + ABC AB + ABC Podemos fatorar a varidvel A de ambos os termos: = AB + BO Aplicando 0 teorema (15), z= ABO Método 2 & expressiooriginalé == ABC + ABT + ABC Os primeiros dois termos tém AB/em comum, O primeiro € & titimo termo tém AC em comum. Como saber se devemos fatorar AB dos primeiros dois termos ou AC dos dois termos extremos? Na verdad, podemos fazer amhos usando o tee mo ABC duas vezes. Em outeas palavias, podemos reescrever ‘1 expressio como = ABC+ ABC + ABC + ABC onde somamos um termo extra ABC. Isto € vilido e nao aera o valor da expressio, tendo em vista que ABC + ABC = ABC lteorema (7). Agora podemos fatorar AB dos dois primei- ros termos e AC dos dois tiltimos termos ABC + 7) + ACB +B) AB-L+AC-1 AB + AC~ AB+ ©) Este é, naturalmente, 0 mesmo resultado obtido com © método 1. Esse artificio de usar © mesmo temo duas vezes sempre pode ser usado, De fato, o mesmo termo pode ser uusado mais de duas vezes se for necessitio, EXEMPLO 4-3 Simplifique z= AC (ABD) + ABCD + ABc Solugao Inicialmente, use 0 teorem de DeMorgan no primeiro terme: 2=ACA+ B+ D)+ ABCD + ABC (passol) Multiplicando-se obtemos + ACB + AcD + ABCD + aBc 2) Visto que A - 4 = 0, 0 primeiro termo € eliminado: 8) D+ ABCD + ABsta é a forma de soma-de-produtos desejada, Agora deve- mos procurar por fatores comuns dentre os wirios termos produto, A idéia é investigar o maior fator comum entre quaisquer dois ou mais termos produto. Por exemplo. 0 primeiro € 0 tiltimo termo tém o ator comum BC, ¢ 0 se- undo e o terceiro temo companiham o fator comm AD Podemos fatoriclos como se segue: z= BAA+ A+ ADC + BC) cy Agora, sabendo que H+ 4= le C+ BC = C+ B leo rema (15)], emos z= BC+ ADB+ OC 3) Este mesmo resultado teria sido alcangado com outras ¢: colhas para fatorago. Por exemplo, poderiamos ter fatora- do C do primeiro, segundo e quarto termos produto, no 1ss0 3, para. obter z= CGB + AD + AB) + ABCD essilo entre parénteses pode ser fatorada ainda = CBIA + Al + AB) + Visto que A+ A= 1, ela se toma z= Ot Multiplicando obtém-se z= BC+ ACD + ABCD Agora podemos fatorar AD do segundo e terceiro termos para obter B+ ABC + BC) Usando 0 teorema (15), a expressto entre pat B+ C. Assim, finalmente temos énteses se toma z= BC+ ADB+ 0 Este é 0 mesmo resultado que obtivemos antes, mas exigiu muito mais passos, Isto ilustra por que devemos procurar pelos maiores fatores comuns: geralmente levard até a ex- press’o final em menos passos. EXEMPLO 4-4 Simplifique a expre (T+ BKA+ B+ DDD. Solugao A expresso pode ser colocada sob a forma de soma- de-produtos multiplicando-se todos os termos, O resul- tado € x= AAD + ABD + ADD + BAD + BED + BDD © primeio termo pode ser eliminado, ja que ZA = 0. Do mesmo modo, 0 terceiro e o sexto termo podem ser elimi- nados, visto que DD = 0. 0 quinto termo pode ser simpli- ficado para BD, ji que BB = B. Isto resulta em Circultos Lgicos Combinacionais 67 ABD + ABD + BD Podemos fatorar_ BB de cada termo para obter x= BDA + a+ D E claro que o termo entre parémteses € sempre 1, portanto, Finalmente temos 5D EXEMPLO 4-5 Simplifique 0 circuito da Fig. 4-3¢a), Solucao A expresso para a suida = é A+ BYA+ B) Muhiplicando para conseguir a forma de soma-de-proc- tos, obtemos 2594+ AB + Bat BB Podemos eliminar AA = 0 e BB = 0 para tem Esta expressio esté implementada na Fig, 43(b), € se for comparada com 0 circuito original vemos que ambos os circuitos contém © mesmo niimero de portas © conexoes Neste €as0 0 processo de simplificagito produ um circu to equivalente, mas nao um circuto mais simples EXEMPLO 4-6 ABC+ Aap + Simplifique x Solucdo Vocé pode tentar, mas nao seri capaz de simplificar ainda ais esta expressao. Questies de Revisio 1. Indique quais das seguintes expresses ndo.stto sob a forma de soma-de-produtos: | @ RT + RST +T (b) ADE + ve © ANP + + NP @ 48+ ABC + ABTD 2. Simplifique o circuito na Fig, 41(a) para chegar ao cir- cuito da Fig. 4-10b) 3, Troque cada porta AND na Fig. 4-1(a) por uma porta NAND. Determine a nova expressio de .’e simplifique-a68 ‘Sistemas Digitais Prinefpios ¢ Aplicagoes @) ee! 4 LS ©) Fig. 43 Fremplo 45, 4 PROJETANDO CIRCUITOS LOGICOS COMBINACIONAIS Quando o nivel de saida desejado de um circuito légico € dado para todas as condigdes de entrada possiveis, os re- sultadlos podem ser convenientemente apresentados em uma tabela-verdade. A expresso booleana para o circuito pode ser derivada da tabela-verdade, Por exemplo, considere Fig. 4-4(), onde uma tabela-verdade € mostrada para um Gircuito que tem duas entradas, Ae B, e uma safda x A tae bela mostra que a saida x est no nivel 1 somente para 0 caso em que A= 0. B= 1, Agora, resta determinar que Circuito logico produz esta operagio. Deveria estar claro que uma solucao possivel € apresentada na Fig. 4~4(b). Nela, uma porta AND € usada com entradas A e B, de modo que x= sacle [oe @ © Fig. 44 Circuito que produz nivel 1 na saida somente para a con- digo A= 0, B= 1 Fig. 4-5 Uma pona AND, com entradas apropriad niveis de entrada, Hi = B Obviamente, xserd 1 somente se ambas as entradas da porta AND forem I, isto é A = 1 (0 que significa A= 0) € B= 1, Pata todos os outros valores de 4 e # a saida x deve ser 0 ‘Uma abordagem similar pode ser usada para outras con- digdes de entrada, Por exemplo, se x tivesse que estar em alto somente para a condigio A = 1, B= 0, 0 circuito resul- tante deveria ser uma porta AND com entradas Ae B. Em ‘outras palavras, para qualquer uma das quatro possiveis condigoes de entrada podemos gerar uma saida alta x uili- zando uma porta AND, com entradas apropriadas, para gerar © produto AND requerido, Os quatro casos distintos so rmostrados na Fig, 45, Cada porta AND gera uma saida que € 1 somente para uma cena condigio de entrada, e a said € 0 para todas as outtas condigdes, Deve-se nolar que as entradas da AND sio invertidas ou nao, dependendo dos valores que as variéveis tém para a condigao dada, Se a varidvel € 0 para a condicao dada, ela € invertida antes de entrar na porta AND. ‘Vamos agora considerar 0 caso mostrado na Fig. 46(a), conde temos uma tabela-verdade indicando que a saida a deve ser 1 para dois casos distintos: A= 0, B= 1e A= 1 B= 0, Como isto pode ser implementado? Sabemos que 6 termo AND A» B gera 1 somente para a condigio B= 1,cotermo AND A~ B gera 1 para a condigio A= 1 B= 0. Como x deve set ALTO para uma ow outra condicao, deve ficar claro que estes termos devem ser unicdos com OR para produzirem a saida desejada x. Esta implementagio € RB {ALTO somente quando A = 0, B= 0) {ALTO somente quando A: AB {ALTO somenta quando A= . B=0} AB {ALTO somente quando A= 1, B= 1} pode ser usida para produzir uma saida em 1 para um conjunto especifico de69 Circultos L6gicos Combinacionals =a cobs @ ©) Fig. 46 Cada conjunto de condigdes de entrada que produz uma saida em ALTO é implementado por uma porta AND em separad, As saidas das ports AND sto unidas com OR para produzir a saida final ‘mostrada na Fig. 4-6(b), onde a expressio resultante para a saida €x= AB+ AB Neste exemplo, um termo AND € gerado para cada caso na tabela onde a saida deve ser 1. As saidas das portas AND S20 centio unicas com OR para produzir a saida x, que serd 1 quando tum dos termos AND for 1. Este mesmo procedimento pode ser estendido para exemplas com mais de duas entradas. Con- sidere a tabela-verdade pars um circuito de trés entradas (Ta. bela 4-1). Nela existem ts casos onde a saitla deve ser 1.0 termo AND para cada caso est indicado. Novamente, obser vve que para cada caso onde varidvel é 0 ela aparece comple- mentada no temo AND, A expressio de soma-de-produtos para x°é obtida unindo com OR os trés termos AND. x = ABC + ABC + ABC ‘TABELA 4-1 4B cle o 0 ofo Cote ie) ea o 1 oft + a8 oot ada sa8e 1 0 ofo Teena tela 1 1 ofa roa ada sase Procedimento Completo de Projeto Uma vez que a expresso da sada tenha sido determinada da tahela-verdade sob a forma de soma-de-produtos, ela pode ser facilmente implementada usando portas AND, OR € INVERSORes. Usualmente, entretanto, a expressio pode ser simplificada, resultando num circuito mais eficiente. O exem- plo seguinte ilustra o procedimento completo de projeto, EXEMPLO 4-7, Projete um circuito I6gico que tem tés entradas, 4, Be Ce ccuja saida vai para ALTO somente quando a maioria das en- tradas esta em ALTO. Solucao Passo 1. Monte a tabela-verdade. Com base no enunciado do problema, a saida x deve ser 1 sempre que duas ou mais entradas forem 1, Para todos os outros casos, a sida deve ser 0 (Tabela 4-2) TABELA 4-2 3 ABe 3 ABC > aBe Passo 2. Escreva 0 termo AND para cada caso onde a saida é 1 Existem quatro destes casos. Os termos AND esto mostra dos préximos 3 tabela (Tabela 4-2). Note mais uma vez que cada termo AND contém cada varidvel de entrada, inverti- da ou nao, Passo 3. Escreva a expresso da soma-de-produtos para a sai = ABC + ABC + ABC + ABC Passo 4. Simplifique a expressio de saida Esta expressio pode ser simplificada de muitos modos. Talvez 0 modo mais rapido sefa reparar que o ultimo termo ABC tem duas varidveis em comum com cada um dos ou- {ros termos. Logo, podlemos usar o termo ABC para fatorar com cada um dos outros. A expressdo € reescrita com 070 Sistemas Digitais Principlos e Aplicagdes termo ABC aparecendo trés vezes (lembre-se do Exemplo 4-2 que isto € permitido em algebra boolean): ABC = ABC + ABC + } ABC + ABC + ABC Fatorando os pares de termos apropriaclos, temos x= BCA + A) + ACB + B) + ABT + ©) Visto que cada termo entre parénteses é igual a 1, temos X= BC+ AC + AB Passo 5. Implemente 0 circuito para a expressao final Esta expressio estd implementada na Fig. 47. Como a expres so esti sob a forma de soma-de-procutos, 0 circuito consiste em um grupo de portas AND ligadas em uma tinica porta OR, bateria em degraus de 1 V, sendo 4 0 MSB. As safcas bin rias do conversor sto ligadlas em um circuito digital que deve produzir uma saida em ALTO sempre que o valor binirio For maior do que 0110, = 6,» ou seja, quando a tensio da bateria For maior do que 6 V. Projete este circuito légico, Solucao A tabela-verdade € mostrada na Fig, 4-8(b), Para cada linha da tabela-verdade indicamos o equivalente decimal do nti mero representado pela combinacao ABCD. ‘A saida 2€ igual a 1 para todos os casos onde © néimero bindrio € maior do que 0110, Para todos os outros casos, € igual a 0. Esta tabela-verdade fornece a seguinte expres- sao de soma-de-produtos. == ABCD + ABTD + ABCD + ABCD + ABCD + ABCD + ABCD + ABCD + ABCD Simplificar esta expressdo é uma tarefa tremenda, mas com tlae| a tum pouco de cuidado ela pode ser feita. © processo passo Gee] a passo envolve fatorar¢ eliminartermos da forma A+ a CD + ABCD + D) + ABCD + D+ ABCD + D) + ABCD + D) [rb roe = FBCD + ABC + ABC + ABE + ABC = ABCD + ABE +c) + ABE + Ls ee ABCD + AB + B = fnco +A Fig. 4:7 Exempio 4 Iso pode ainda ser reduzido aplicando-se 0 teorema (15), que & x4 3) = x+y, Neste caso w= Ae y= BCD. Logo, z= ABCD + A= BCD + A EXEMPLO 4-8 Veja a Fig. 4-8(a), onde um conversor analégico-digital esta monitorando a tensao de uma bateria de 12 V de uma espaconave em drbita. A said do conversor é um ntimero bindrio de quatro bits, ABCD, que corresponde a Esta expressio final esti implementada na Fig. 4-8(0), Como esse exemplo demonstra, o método da simplifien- «io algébrica pode ser macante quando a expresso origi- nal contém um grande nmero de termos. Esta € uma limi tacio que nao € partilhada pelo método do mapa de Kamaugh, como veremos posteriormente. ABS OTe wee ) 0 0 0 Offo comvuce F—————F 14 crane |? 1) 00 0 i {lo sy mages Fe ew Fo 0 oll Ve -—s__ 0 @ oo 1 1if/fo {) o-oo} ° 0 1 0 i/o 0 1 3 affe 9 44 411 tsA800 (9) Too Of a8 (1 0 0 +|| +2a8co 10 3 of] sa80 (i) 10 1 || 15 aBco (2) 110 3) 110 1 || B60 (14) 101 4 0} } 14ABCD @3) 1444 [] toaaco © 7 Fig. 48 Exemplo 4-8,Implementando 0 Projeto Final Nos exemplos de projetos apresentados, o circuito final foi implementado usando-se portas AND e OR. De fato, a forma ce soma-de-produtos sempre produz um circuito que contém luna ou mais portas AND acionando uma porta OR, Uma das razdes para a utilizagio da forma dle soma-cle-produtos é que ela pode ser implementada usindo-se apenas portas NAND com pouco, ou nenhum, aumento de complexidade em rela- 804 implementagio AND/OR, Tendo em vista que as portas NAND sio as portas logicas mais disponiveis na familia l6gi- ca TTL, esta € uma caracteristica importante. Para ilustrar, a Fig. 4-9 mostra as implementagoes equi- valentes com portas NAND para os circuitos das Figs. 4-7 e 4-8(¢). Voce pode fazer essas converses como revisao do procedimento apresentado no Cap. 3, Comparando a implementacao NAND com o citcuito origi- nal na Fig. 4-9(a), observa-se que eles slo idénticos na estru- tur, isto €, cada porta do circuito original foi substtuida por luna Gnica porta NAND. Esta caracteristca & verdadeira somente Se 0 Circuito original esta soly a forma de soma-cle-produtos. A Unica excegao € quando a forma de soma-dle-produtos con- tem um termo de uma varidvel tal como z= A+ BCD na Fig. 4-940), Neste caso a implementago NAND requer uma porta NAND extra usacla como INVERSOR na entrada A, Podemos resumir © proceso de conversio de um cir- cuito sob a forma de soma-de-produtos com portas AND, OR para portas NAND como se segue: 1. Substitua eacla porta AND, porta OR ¢ INVERSOR por uma sinica porta NAND, 2. Utilize uma porta NAND para inverter qualquer varidvel simples que aciona a porta OR final aa ae | Da 7 @) A z=As BCD 8 c D ® Fig. 4.9 (a) Conver C+ AC + AB = iu Cireuitos Léaicos Combinacionais EXEMPLO 4-9 Veja a Fig. 410(a). Numa maquina copiadora simples, um sinal de parada, §, deve ser gerado para interromper a operagio da miquina € energizar uma luz indicadora, sempre que uma das seguintes condigdes existit: (1) a ban deja de alimentacao de papel estiver vazia; ou (2) as duas chaves na trajet6ria do papel estiverem ativadas, indicando tum congestionamento no caminho do papel. A presenga de papel na bandeja de alimentacao ¢ indicada por um sinal l6gico P em ALTO. Cada chave produz um sinal logico (Qe R) que vai para ALTO sempre que o papel passa sobre a chave para ativé-la, Projete circuito I6gi- Co para produzir um nivel ALTO no sinal de saida S para as Condigdes estabelecidas, e implemente-o usando 0 chip TALS00 (Fig. 3-30) Solueao izaremos o proceso de cinco passos usado no Exem- plo 4-7. ta na Tabela 4-3. A saida Sassume 0 valor l6gico 1 sempre que P= 0, j4 que isto indica que nao ha papel na bandeja de alimentacao, Stambém é 1 para os dois casos em que Qe Rio ambos 1, indicando um con- gestionamento de papel, Conforme a tabela mostra, exis- tem cinco diferentes condligdes de entrada que produzem uma safda em ALTO. (Passo 1) ‘Os termos AND para cada um dos casos e: (Passo 2) ‘A expresso da soma-de-produtos se toma, io indicados. S= POR + POR + POR + POR + POR (Passo 3) 10 do circuito da Fig. 4-7 para NANDs; (b) conversdo do cireuito da Fig. 4-8(€) para NANDs,72 Sistemas Digitals Principios e Aplicagies Podemos comecara simplifcacio fatorando PO dos termos Le 2e fatorando PQ dos termos 3 e 4: S=PUR4 D+ POR+ 2 +POR — (Passo 4) Agora poxlemos eliminar os tennos R + & ji que S=PO+ PQ+ PoR guaisa 1 Fatorar P dos termos le 2 pem tes termos =P + POR Aplicando 0 teorema (15) (x + Ry ») obtemos, S=P + oR Sensar da bande de aimentagao ean ay ‘ego t Q |. Chaves fe 1k re— sensoras. ce rat ° ke (a) rel> © 45 7aLsoo 741500 © Fig. 4-10 Procedimento completo de projeto (Exemplo 4-9) implementado usando um chip NAND 74LS00. oe D> oy na Do — ‘TaBELA 4-3, Po Ris o 9 of 1 POR oo 4 fa POR o 1 0 | 1 PoR o 1 1] 1 Por ro ofo 1 0 1fo 1 1 ofo eee ©) @ Nota: As outras duas Portas no chip nao 580 conectadas.A implementagao AND/OR para este circuito est ilustrada na Fig, 4-10(b). (Passo 5) Tendo em vista que 0 cireuito deve ser implementado com © chip 74LS00, que tem quatro portas NAND de dua entradas, 0 citcuito da Fig, 4-10(b) deve ser convertido para utilizar apenas portas NAND, Substitui-se cada porta OR € [AND por uma porta NAND e troca-se 0 INVERSOR pela porta NAND INVERSORa lidentificada com 1 na Fig. 4-10(0)1. Além disso, como a entrada superior da porta OR € uma variavel, simples (P), uma porta NAND INVERSORa (identificaca com 2) deve ser colocada nessa entrada. Obviamente, os dois INVERSORes podem ser eliminados para obter 0 circuito com NANDs da Fig. 4-10(€). A Fig. 4-10{e) 6 a versio final do circuito mostrando a pinagem do Cl, incluindo os pinos de alimentagao (+5 Ve TERRA) ¢ 0 transistor de acionamento de saida com 0 LED indicador para o sinal S. Questies de Revisio 1. Escreva a expresso de soma-de-produtos para um cir- ‘cuito com quatro entradas e uma saida que deve estar em ALTO somente quando a entrada 4 esti em BAI- XO, ao mesmo tempo em que exatamente duas ou- ras entradas estio em BAIXO. 2, Implemente a expresso da Questio 1 usando ape- | ras portas NAND de quatro entradas. Quantas so ne- cessirias? 4-5 METODO DO MAPA DE KARNAUGH (O mapa de Karnaugh é um método grifico usado para sim- plificar uma equacao logica ow para converter uma tabela- verdacle no seu circuito l6gico correspondente, de um modo, simples ¢ ordenado, Embort um mapa de Kamaugh (daqui pana a frente abreviado como mapa K) possa ser usado em problemas que envolvem qualquer nimero de variiveis de entrada, sua utilidade pritica esta limitada a seis varidveis. A apresentagio que se segue est restrita a problemas com até quatro entradas, pois mesmo os problemas com cinco ou seis centraclas sto demasiadamente complicados, sendo mais bem, resolvidos por um programa de computador Formato do Mapa de Karnaugh (© mapa K, como uma tabela-verdade, é um meio de mos- trar a relagao entre as entradas logicas e a saida desejada, A Fig. 4-11 apresenta tres exemplos de mapas K, para duas, para trés e para quatro variaveis, em conjunto com as tabe- las-verdade correspondentes. Estes exemplos ilustram os Seguintes pontos importantes: 1. A tabela-verdade fomece o valor da saida X para cada combinacao de valores da entrada. O mapa K forece a ‘mesma informa¢io num formato diferente. Cada linha na tabela-verdade corresponde a um quadrado no mapa K. Por exemplo, na Fig. 4-L1(@),a condigio A= tabela-verdade, coresponde ao quadrado 7B no mapa K. Como a tabela-verdade mostra X'= 1 para este c1s0, 1 Cireuitos Légicos Combinacionats 73 ‘olocado no quadrado 4B no mapa K. Do mesmo modo, acondigio A= 1, B= 1 na tabeli-verdade comesponde 80 quadrado AB no mapa K. Como X= 1 para este caso, 1 € colocado no quadrado AB. Todos os outros quadra: dos sio preenchidos com 0s, Esta mesma idéia € usada nos mapas de trés e quatro varidveis mostrados na figura, 2. Os quadidos do mapa K sio identificados de modo que «quadrados adjacentes horizontalmentediferem apenas enn im \arkivel. Porexemplo, 0 quadrad do canto superior esquerdo ‘no mapa de quatro varkiveis € ABCD, enquanto 0 quadra- do imediatamente & sua dlieita € ABCD (apenas a varivel Dé diferente). Do mesmo modo, quadirados adacentes ver- ticalmente diferem apenas em uma variivel. Por exemplo, 0 quadrado do, canto superior esquerdo no mapa de quatro Variaveis € ABCD, enquanto o quacrado diretamente abai- xo dele € ABCD (apenas a variivel Bé diferente) Note que caida quuidrado na linha superior & considera- do adjacente ao quadrado correspondente na linha inferior. Porexemplo, o quadido ABCD na linha superior éadjacen- te a0 quadrido ABCD na linha inferior, pois diferem ape- nas na varidvel 4, Vocé pode imaginar que a parte superior cdo mapa foi dobrada para tocar a parte inferior. Analoga- mente, as quadracos da coluna mais a esquerda sto adjacen- tes aos quaclrados comespondentes da cohuna mais a digeta 3. Para que os quadrados adjacentes, tanto na horizontal quanto na vertical, difiram em apenas uma varivel, a identficacao de cima para baixo deve ser feita na ordem moxtrada: AB, AB, AB, AB. O mesmo se aplica a iden- tifieagao da esquerda para a direita 4, Lima vez que um mapa K foi preenchido com se Is, a expres ‘So da soma- +0 || x! care ; ae so tifa rot offs - e toaafia ap] x | a8 @ ° Fig. 4-18 Condicoes don ¥ care podem er substtuidas por 0 ow 1 para produzir © grupo que resulta na expresso mais simples,80 Aout ‘ tof 8 7 oo 1fit | — . pl : 7 © © Fig. 4.19 (a) Tabela-verdade ¢ circuito exclusixe-OR; (b)simbolo tradicional da porta EX-OR; () simbolo IEEE/ANSI para a porta EX-OR A tabela-verdade apresentada mostra que x = 1 para dois casos: A= 0, B= 1 (temo AB)e A= 1, B= 0(otermo AB). Em outras palavras’ Este circuito produz uma saida em ALTO sempre que as duas entradas esto em niveis opostos. Exe € 0 circuto exelusive-OR, que daqui para a frente sera abreviado como EX-OR Essa combinaglo especial de portas I6gicas ocorre fre qientemente e € muito util em certas aplicacdes, Na ver- dade, 0 citcuito EX-OR tem um simbolo préprio, que é mos- trado na Fig, 419(b), Supde-se que este simbolo cont todas as portas I6gicas de um cifcuito EX-OR e portanto tem a mesma expressao logica e a mesma tabela-verdade. Esse circuito EX-OR ¢ nommialmente mencionado como uma porta EX-OR, que € considerada um outro tipo de porta logica. O simbolo IEEE/ANSI para uma porta EX-OR € mostrado na Fig. 4-19(0). A notagio de dependéncia 1) dentro do bloco indica que a saida esta ativa-ALTO so- ‘mente quando uma Gnica entrada esti em ALTO. ‘Uma porta EX-OR tem apenas das entradas. Nao exis- tem portas EX-OR de t#@s ou quatro entradas. As duas en- ttadas si0 combinadas de modo que x= AB + AB. Um mado abreviado que algumas vezes € usado para indicar uma expresso de saida EX-OR € =4@B onde o simbolo @ representa a operagto da porta EX-OR, As caracteristicas de uma porta EX-OR podem ser resu- midas como se segue 1. Tem apenas duas entradas e sua saida & -AB+ AB=A@B 2, Sua saida est em ALTO somente quando as duas entra- das estio em niveis diferentes Diversos Cls que contém portas EX-OR estao disponiveis, Os chips relacionados a seguir so EX-OR quddruplos, que contém quatro portas EX-OR, 741886 EX-OR quadruplo (familia TTL) 9 74C86__EX-OR quidruplo (familia CMOS) WT4HC86_EX-OR quadruplo (familia HCMOS — High- speed CMOS — CMOS de alta velocidade) Exclusive-NOR circuito exelusive-NOR (abreviado como EX-NOR) opera a0 contrario do circuito EX-OR. A Fig. 4-20(a) mostra um Circuito EX-NOR e sua respectiva tabela-verdade. A expres So de saida € x= AB+ AB que indica juntamente com a tabela-verdade que 2é 1 para dois casos: A= B= 1 (0 termo AB)e A= B= 0(0termo IB). Em outras palavras: Este circuito produz uma saida em ALTO sempre que as duas entradas esto no mesmo nivel. Deve estar claro que a safda de um circuito EX-NOR é exatamente o inverso da saida de um circuito EX-OR, O simbolo tradicional de uma porta EX-NOR € obtido simples- mente adicionando-se um pequeno citculo a saida do sim- bolo do EX-OR [Fig, 4-20(b)], O simbolo IEEE/ANSI adicio- ra um pequeno triingulo & saida do simbolo EX-OR. Am- }bos os simbolos indicam uma saida que vai para o estado ativo em BAIXO quando somente uma entrada esti em ALTO. ‘A porta EX-NOR também tem apenas duas entradas, € is combina de modo que sua saida € x= AB+ ABCGircuttos Lagicos Combinacionals Bt A ce A_ Bix Es ma oO Olyt B 7 o 180 , . , A x=KB Ls q ©) Fig, 4.20 (a) Circuito exclusive-NOR, (b) simbolo Um modo abreviado de indicar uma expressio de saida de um EX-NOR € x= AOB que é simplesmente o inverso da operagao EX-OR. A porta ‘OR € resumida como se segue: 1. Tem apenas duas entradas ¢ sua saida AOB 2, Sua said estd em ALTO somente quando as duas entra- das esto no mesmo nivel. = 4B Diversos Cis que contém portas EX-NOR estao disponi- veis. Os chips relacionados a seguir sio EX-NOR quidru- plos, que contém quatro portas EX-NOR, 74LS266 —EX-NOR qudruplo (familia TTL) 1 74C266 —_EX-NOR qudruplo (familia CMOS) i 7411C266 idruplo (familia HCMOS) © twadicional da porta EX-NOR; (c) sfmbolo IEEE/ANSI Cada um desses chips EX-NOR, entretanto, tem um cir- cuito especial de saida que limita seu uso a certos tipos de aplicagdes. Muito freqiientemente, um projetista obtém a fungio EX-NOR simplesmente conectando a saida de um EX-OR a um INVERSOR, EXEMPLO 4-| Determine a forma de onda da saida para as formas de onda de entrada na Fig. 421. Solugao A forma de onda da saida € obtida sabendo que a sada EX- OR vai para ALTO somente quando suas entradas tém ni veis diferentes. A forma de onda resultante revela virios pontos interessantes: l aS Fig. 4-21 Exemplo 41582 Sistemas Digitals Prinefpios e Aplicacdes 1. A forma de onda de wsexue a forma de onda da entrada A durante os intervalos de tempo em que B= 0. Isto ocorte dante os intervalos de tempo 4, f,€ fa 2. A forma de onda de wé 0 inverso da forma de onda da entrada A durante os intervalos de tempo em que B= 1 Isto ocorre durante 0 intervalo ff 3, Essas observacdes mostram que uma porta EX-OR pode ser usicha como Um IVVERSOR controfado, isto €, uma dle suas entradas pode ser utilizada pa sinal presente na outra entrada deve ou nao ser inverti- do. Esta propriedacle € muito ttl em certas aplicagoes. a controlar se 0 EXEMPLO 4-16 4,44 fepresenta um ndmero bindrio de dois bits que pode ter qualquer valor (00, 01, 10 ou 11); por exemplo, quando x, = 1€ x, = 0, ontimero bindrio € 10, € assim por diante. Analogamente, y, representa um outro atimero binitio de dois bits. Projete um circuito logico, usando as entradas 2, 2,3 € Jn Cuja saida vai para ALTO somente quando os dois numeros bindrios xx, € y43, SA0 fgwas, primeiro passo € constsuir a tabela condigde’s dle entrada (Tabela 4-4). A ALTO sempre que os valores de 3.x, € Ji3), Coincidirem, isto €, sempre que X, = J € = Jy A labela mostra que existem quatro casos. Poderiamos continuar com 0 procedimento formal ¢ obtermos a expressiio de soma-de-produtos de 2, tentarmos simplifici-la e entao implementarmos o resultado, Entretanto, a natureza desse problema torna-o ideal para implementacao com portas EX-NOR, & um pouco de rel Xo produz uma solucao simples com um minimo esforco, erdade para as 16 la zdeve estar em, TABELA 4 Si Xo 1 Ye | F Gata) OseerOaaeOseaeO ' oo Oo 4 0 OaceeQaeuaaeD) 0 boo 14 a » 1 0° 0 Occeoaa 1 iy o (pee 0 iaeerO seas: 0 Tee oseetocal ° ee) 1 ea o i aeeeiy 0 edeeaig ° Tees ee o Tea eeeteaediee| sea ol wa >—L- Fig, 4-22 Circuito pari detectar 4 igualdade de dois nuimeros bi nirios de dois bits No diagrama l6gico da Fig. 422, «; ¢ 9; estao ligados a uma das portas EX-NOR, e x, € yj, est20 ligadlos 2 outra porta EX- NOR. A saicla de cada EX-NOR esti em ALTO somente quando as suas entradas sio iguais. Assim, para vex = Ji ambas as saidas das portas EX-NOR estio em ALTO. Esta é4 condicao procurada porque significa que os dois ntimeros de dois bits s20 iguais, A saida da porta AND esti em ALTO somente neste caso, realizando assim a said desejada. EXEMPLO 4-17 Quando se simplifica a expresso para a saida de um cit Cuito l6gico combinacional, pode-se encontrar operacoes EX-OR ou EX-NOR durante a fatoracao. Isto fregiientemen- te conduz ao uso de portas EX-OR ou EX-NOR na impl mentagio do circuito final. Para ilustrar, simplifique © cis cuito da Fig. 4-234). Solueao A expresso nao-simplificada part o circuito é z= ABCD + ABTD + AD Podems fatorar AD dos dois primeiros termos: z= ABC + BC) + AD A primeim visi, podese pensar que a expressio ene par ses poxlesersbsttuia por 1. It9 somente ser poss tivéssemos BC + BC, Vocé deveria reconhecer a ex- 0 entre parenteses como uma combinagao EX-NOR de Be C. Este fato pode ser usado para implementar novamente 6 citcuto, conforme mostrado a Fig Pate ict bem mais simples do que o original pos ele usa porta com renos entndis,e dois INVERSORes foram elim Questies de Revisio 1. Utilize a algebra booleana para provar que a expres sto de saida para EX-NOR € exatamente 0 inverso da expresso de saida para EX-OR, 2. Qual é a saida de uma porta nal logico e seu inverso est tradas? 3. Um projetista necessita de um INVERSOR € tudo de que ele dispoe & uma porta EX-OR de um chip 74HC36, Ele precisa de outro chip? NOR quando um conectados as suaA Be Cireultos Légicos Combinacionats 83 De @) } 4-7 CIRCUITOS GERADOR E VERIFICADOR DE PARIDADE No Cap. 2 vimos que um transmissor pode anexar um bit dle paridade a um conjunto de bits antes de transmiti-lo para © receptor. Também foi visto como 0 receptor detecta qual- {quer erro simples em apenas um bit que possa ter ocorrido durante a transmiss0. A Fig, 4-24 mostra um exemplo de Circuito lgico que & usado para geragao de paridade c verificacaio de paridade. Este exemplo em particular usa tum grupo dle quatro bits como sendo os daclos t serem trans- mitidos e utiliza um bit de paridade par. Ele pode ser facil mente adaptado para utilizagao de paridade impar e para qualquer ntimero de bits fa Fig, 4-24(a), os dados a serem transmitidos sio apli- cados ao circuito gerador de paridade que produz o bit de paridace par, P, como sua saida. Este bit de paridade é trans- mmitido para 0 receptor junto com os bits do dado original, formando um total de cinco bits. Na Fig. 4-24(b), estes cine co bits (dado + paridade) chegam no circuito verificador de paridade do receptor, que procuz. uma saida de erro, E, que indica se ocorreu um erro simples em um bit Nio deve causar surpresa a utilizacio de portas EX-OR nesses circuitos, quando consideramos que uma porta EX: OR opera de modo a produzir uma sai mero impar de suas entradas esti em 1, € uma saicla em 0 se um ntimeso par de suas entradas esti em 1 aem 1 se um nti ‘ABCD AD(BEC) ig. 4-23 0 Exemplo +17 mostra como uma porta EX-NOR pode ser usa para simplificar a implementacio de eircuitos, EXEMPLO 4-18 Determine a saida do gerador de paridade para cada um dos seguintes dados de entrada, D.D:D,Dj: (a) 01115 (b) 1001; (©) 0000; (€) 0100. Vide Fig, 4-24¢a) ‘olugao Para cada caso, aplique os dadlos de entrada no gerador de paridade ¢ acompanhe a saida de cada porta até a saida P. Os resultaclos si0: (a) 1; (b) 0: (€) 0; e (d) 1. Note que PE 1 somente quando o dado original contém um numero impar de 1s. Assim, 0 ntimero total de 1s enviados ao receptor (dado + paridade) € p: EXEMPLO 4-19 Determine a sada do verifcador de paridace [vide Fig, 4240b)] para cada um dos seguintes dados enviados pelo transmissor: P Ds Dr DD Cee Oo Ott @1i 0 0 0 084 Sistemas Digitals Prineiplos e Aplicagoes Ds: Lo. LL __ Sani OPT he | ae oe > : 2.) Do) transmissor De) Voriicador de paridade par Ero (€) © Fig. 424 Portas EX-OR utilizadas para implementar o gerador de paridade e o verifcador de paridade para um sistema de paridade pa 1s0, aplique esses niveis as entradas do veri- ficador de paridade e siga os sinais até a saida E. Os resul- tados sio: (a) 0; (b) 0; (©) 1; (A) 1. Note que 1 € produzido em £somente quando um ntimero impar de 1s aparece nas entradas do verificador de paridade, Isto indica que ocor reu um erro, pois paridade par esti sendo usada, EXEMPLO 4-20 circuito verificador de paridade tem como saber” qual bit esta errado? Solucao Nao. O verificador de paridade nao sabe que estado cada bit de entrada deveria ter; ele sabe apenas que um niimero par de 1s deve estar presente, Independentemente de qual bit esteja erado, um erro simples em um bit muda o nime- ro total de Is, de par para impar (ou removendo ou incl indo um bit 1), e acarreta que £ va para ALTO. 4-8 CIRCUITOS PARA HABILITAR/ DESABILITAR Cada uma das portas ligicas basicas pode ser usida para controlar a passagem de um sinal lgico da entrada para a sada, Isto é detalhado na Fig. 4-25, onde um sinal I6gico, A, € aplicado a uma entrada de cada uma das portas l6gicas Insicas, A outra entrada de cada porta é a entrada de contto- le, BO nivel lgico desta entracla de controle determina se 0 sinal de entrada esti habilitado a alcangar a saida ou impe- dido (desabilitado) de alcangi-la. Esta aio de controle € 0 motivo pelo qual esses circuitos sto chamados de portas, Examine a Fig. 4-25 e observe que quando portas nao-in- versoras (AND, OR) estao habiltadas, a saida segue o sinal A, Ao conttirio, quando portas inversoras (NAND, NOR) sio habilitadas, a saida é exatamente o complemento do sinal A Repare também que portas AND e NOR produzem uma saida constante em BAIXO quando estao desabilitadas. Ao contririo, portas NAND e OR produzem uma saida cons- tante em ALTO na condi¢io desabilitada, Existem muitas situagdes no projeto de circuitos digitais ‘em que a passagem de um sinal logico deve ser habilitada ‘ou nao, dependendo de condicoes presentes em uma ou mais entradas de controle. Muitas de: mostradas nos exemplos a seguir. as sifuagdes Sto. EXEMPLO 4-21 Projete um circuito l6gico que permita um sinal passar para a 2 somente quando as entradas dle controle Be Cestiverem, ambas em ALTO, senio a saida deve ficar em nivel BAIXO. Solugao Uma porta AND pode ser usada porque o sinal deve ser passado sem inversao e ela produz um nivel BAIXO naCircuitos Légicos Combin: HABILITAR lbesnatraR| ay a-1e a-0e—4 tonais, 85 Lf Fig. 4-25 As quatro portas bisicas podem habilitar ou desabilitar a passagem de um sinal de entruda, 4, dependenclo do aivel légico da entrada de conuole B, 3) Fig. 4-26 Exemplos 4-21 ¢ 4-22, saida quando esta desabilitada. Como a condicao de ha- das de controle esti em ALTO, caso contritio a sada fica bilitagdo deve ocorrer quando B = C= 1, uma porta em ALTO. AND de trés entradas € usada, conforme ilustra a Fig, Solugio CO resultado € apresentado na Fig. 4-260b). Uma porta OR € usada mos que a sada esteja em ALTO quando a porta biltada e nao desejamos inverter o sinal. As entra- is de controle Be C sto combinadas numa porta EX-NOR. Quando Be Csto diferentes, a porta EX-NOR envia um nivel BAIXO para habilitar a porta OR. Quando Be C'sio iguais, © EX-NOK envia um nivel ALTO para desabiltar a porta OR BXEMPLO 4-22 Projete um circuito logico que permite um sinal passar para 4 stida somente quando uma, mas nio ambas, das entra-86 Sistemas Digitals Principios © Aplicacdes EXEMPLO 4-23 Projete um citcuito Jégico com um sinal de entrada 4, uma entrada de controle Be saidas Ye Yque opera do seguinte ‘modo, 1. Quando B= 1,4 €0. 2. Quando B= 0, saida X€0, ea saida Ysegue a entra- da A lida X segue a entrada A, e a saida Y Solucao As duas saidas so 0 quando desabilitadas ¢ seguem o sinal de entrada quando habilitadas. Assim, uma porta AND deve ser usc para cada saida. Como X deve ser habilitado quan- do B= 1, sua porta AND deve ser controkida por B, como mostra a Fig. 4-27. Tendo em vista que Ydeve ser habilitado quando B = 0, sua porta AND deve ser controkada por B. F SEB ° [foe Fig. 4.27 Exemplo 4-25, hantro ‘© chip pode ter um pequeno Ponto proxime do pine 1 e circuito é denominado circuito direcionador de put- sos porque direciona o pulso de entrada para uma ou outra saida, dependendo de B. Questées de Revisio 1, Projete um circuito légico com trés entradas 4, Be C esti ALTO enquanto Be Csio diferentes. 2, Quais portas ldgicas produzem uma sada em 1 quan- do esto desabilitadas? 3. Quais portas l6gicas passam o inverso do sinal de en- tada quando estao habilitadas? ida que vai para BAIXO somente quando A | | 4-9 CARACTERISTICAS BASICAS DE Cis DIGITAIS Cis digitais sto uma colegio de resistores, diodos e transis- tores fabricados em uma tinica peca de material semicon- dutor (geralmente silicio), chamado de substrato, que comumente conhecido pela denominacio de ebip. Este € encapsulado em uma embalagem protetora de pkistico ou de cerimica, a partic da qual saem pinos para tomar possi- vel a ligacdo do Cl com outros dispositivos. Um dos tipos de encapsulamento mais comum ¢ 0 dualin-line package (DIP), mostrado na Fig. 4-28(a), Este encapsulamento tem esse nome porque contém duas linhas dle pinos em paral lo. Os pinos 840 numerados no sentido anti-horitio, a pa tir da marca de identificacio, quando visto de cima do encapsulamento Iveja Fig. 4-28(b)]. O DIP mostrado € de 1419121710 9 © Fig. 4-28 (a) Encapsulamento dual-in-tine (DIP); (b) vista superior, () 0 chip de licio & muito menor que o encapsulamento,14 pinos e mede, aproximadamente, 19 mm por 6 mm, DIPS de 16, 20, 24, 28, 40 e 64 pinos também sio usados, Aig, 4280) mostra que o chip é, na verdade, muito menor que seu DIP. Ele pode ser to pequeno quanto um quadrado de 1,2 mm. O chip de silicio € conectado aos pinos do DIP através de fios bastante finos (0,025 mm de diimetr). O DIP € provavelmente 0 encapsulamento para CIs mats co- mum de ser encontrado em equipamentos digitais, embora ‘outros tipos estejam se tomando cada vez mais populares, Ve- mos alguns clesses outros tipos de encapsulamento no Cap. 8. Cis digitais s20 muitas vezes classificacdos de acorclo com a complexidade de seus circuitos, que é medida pelo ntimero de portas ligicas equivalentes no seu substrato. Existem atualmente seis niveis de complexidade, definidos na Tabela 4-5, Todlos os Cls especificados no Cap. 3, ¢ também neste capitulo, So chips SSI, que comtém um pequeno ntimero de portas. Nos sistemas digitais modernos, dispositivos com, _grau médio de integracio (MSD) e com alto grau de intege Go (LSI, VLSI, ULSI e GSD realizar a maior parce das fun, ges que antes eram implementadas por varias placas de Circuito impresso cheias de chips SSI, Entretanto, eles ainda so usados como interface, ou também como Logica adicio- nal de chips mais complexos. Geralmente, pequenas com: binacdes de portas discretas so ussidas para conectar CIs maiores entre si ou a dispositives externos. Portanto, € necessirio siber como analisar, projetas, testar e consertar circuitos combinacionais simples. TABELA 4-5 ‘Complexidade Niimero de Portas Small-scale integration (88D Medium-scale integration (MSD) Large-scale integration (LSD) Very large-scale integration CVLSD) Ultea large-scale integration (ULSD (Gigu-scale integration (GSD) Menor do que 12 12499) 1002.9.999 10.000 2 99.999) 100.000 a 999,999 1.006,000 ow mais 87 Cireultos L6gicos Combinacionals Digitais Bipolares ¢ Unipolares (CIs digitais também podem ser classificados de acordo com © tipo de componente eletrdnico usido nos seus circuitos, Cis bipolares sao aqueles que so feitos utilizando o tran- sistor de jungao bipolar (NPN € PNP) como seu elemento principal. Cls wnipolaressao aqueles que usam transistores Por efeito-de-campo (MOSFETS canal P ¢ canal N) como seu elemento principal, A familia TTL (ransistor-Transistor Logie) & 3 prin- cipal familia de Cls digitais bipolares nos tiltimos 25 anos, A Fig, 4-29(a) mostra 0 circuito de um INVERSOR TTL da série 74 padno, Esta série foi a primeiza dos CIs TTL. Ela mio € mais utilizada em novos projetos, mas ainda € 6 par dio com o qual todas as outras Familias I6gicas so com- paradas. Observe que o circuito do INVERSOR TTL coatem varios transistores bipolares, logo este tipo de transistor € 0 elemento principal do circuito. 4 familia TTL € a lider nas ccategorias SSI e MSI hi muito tempo; entretanto, essa lideran- cavem sendo ameagaca pela familia CMOS (Complementary Metal-Oxide-Semiconductor), Esta perence a categoria de Cs digitais unipolares porque usa MOSFETs canal P © ca nal N como elemento principal do circuito. A Fig. 4-29h) mostra o circuito de um INVERSOR CMOS padrio. Os Cls TTL e CMOS dominam o segmento de dispositi- vos SSI e MSI, e portanto nos concentraremos nestas duas familias ao longo do texto. O Cap. 8 fornecera um estudo detalhado dos circuitos e das caracteristicas de Cls TTL & MOS. Por enquanto, precisaremos abordar apenas algu: mas caracteristicas basicas para que possimos falar sobre pesquisa de falhas em circuitos combinacionais simples, Familia TTL A familia TTL 6, na verdade, constituida de varias subfamilias ou séries. A Tabela 4-6 relaciona o nome de cada uma das séties com 0 prefixo usido para identificar 0 Cl como per Vp ec 0 cs) «s) ' sa a, ia Entrada A “ $—* saisa (2) o Oe aida Y Entrada 6 OP @ ono crenray on x © Numero do ino = GND (TERRA) @ o Fig. 4-29 (a) Circuito do INVERSOR TPL; (b) cicuitor do INVER- SOR CMOS. 4 aumerigio dos pinos aparece entre purgnteses,88 Sistemas Digitais Principios e Aplicagies encente a esta série, Por exemplo, Cis que fazem parte da érie TTL padrao tém um ntimero de identificacio que ini- ‘cia com 74, © 7402, 0 7438 e 0 74123 sa0 todos pertencen- tes a essa série, Do mesmo modo, Cis que pertencem & série TTL Schottky dle baixa poténcia (low-power Schottky) tem 0 seu niimero de identificacdo comecando por 71S. O 74LS02, 0 74L838 & 0 7415123 sdo exemplos de dispositivos da série TLS, TAMELA 46 Varias séries dentro de uma familia TTL Subfamilias TT. Prefixo _Exemplo de Cl TH pada 747404 INVERSOR sextuplo TT Schonky 7 48 74804 INVERSOR sextuplo TTL Schottky de baixa potencia TALS 74LS04 INVERSOR séxtuplo TTL Schottky avancada74AS_—_74AS04 INVERSOR séxtuplo TTL Schottky avancada cde baisa poténcia_74ALS__T4ALSO4 INVERSOR séxtuplo As diferencas entre as varias subfamilias TTL estio nas, suas caracteristicas elétricas, como: dissipagio de poténcia tempos de propagagao e velocicade de comutagao. EI diferem na disposicao dos pinos ou na operacio légica re- alizada pelos circuitos internos. Por exemplo, 0 7402, 0 74502, 0 741802 € 0 74AL802 Sio todos compostos de quii- tro portas NOR de dusts entradas, Vamos comparar as ca- ructeristicas elétricas das diferentes séries TTL no Cap. 8. Familia CMOS Viirias subfamilias CMOS disponiveis estio relacionadas na ‘Tabela 4-7. A série 4000 € a mais antiga das s€ries CMOS, Ela possui muitas das fungdes l6gicas da familia TTL, mas no foi projetada para ser compativel pino a pino com os dispositivos TTL. Por exemplo, o chip quadruplo NOR 4001 contém quatro portas NOR de duas entradas, como o chip ‘TTL 7402, mas as entradas e saidas das portas do chip CMOS ‘do tém a mesma pinagem que os sinais correspondentes ‘no chip TTL, As séries 74C, T4HC, 74HICT, 74C © T4ACT sao as mais novas da familia CMOS. As trés primeiras sto compativeis pino a pino com os dispositivos TTL de mesma numeragao. Por exemplo, 0 74C02, 74HC02 ¢ 74HCTO2 possuem a mesma pinagem que 0 7402, 741502, € assim por diante, AS séries T4HC e TAHCT operam a uma velocidace mais alta do que os dispositivas da 74C. A série 74HCT € projetada para ser eletricamente compativel com dispositivos TTL; isto significa que um circuito integrado 74HCT pode ser diret mente conectado a dispositivos TTL sem que seja necess rio nenhum cigcuito de interface. As séries 74AC e 74ACT so Cls de altissimo desempenho. Nenhum deles € compa- tivel pino a pino com TTL. Dispositives 74ACT so eletrica- mente compativeis com TTL, Exploraremos as v subfamiias TTL @ CMOS com bastante detalhes no Cap. 8, Alimentacao e Terra Para utilizar Cis digitais xGes apropriadas os pinos do CI. As conexdes mais portantes sto as de allimenntacdoe terra, Estas conexdes ara que o chip opere de moclo coreeto. Oser- vando a Fig. 4-29, podemos Ver que tanto os citcuitos TTL quanto os CMOS tém a fonte de alimentacio ligada a um pino © a terra conectada em outro, V, € 0 nome dado a0 pino no qual conectamos a alimentacao em circuitos TTL, Nos circuitos CMOS, este pino & chamado de V,,. Uma vez {que muitos crcuitos integrados CMOS sao projetados para serem compativeis com circuitos TTL, ¥,, também € usado para designar 0 pino da fonte de alimentacio. 0 a ligacao com a fonte de alimentacao ou com terra nao sea feita, as portas logicas no chip nao vao responder de modo correto ais entradas logicas, ¢ ele nao forec niveis logicos de saida esperados. Faixas de Tensao para os Niveis Logicos Para dlispositivos TTL, ¥,, deve ser de +5 V. Para dispositi- vos CMOS, V,, pode estar situado na faixa que vai de +3 +18 V, embora +5 V seja a tensao mais usada, principal- mente quando dispositivos CMOS sio usaclos em um mes ‘mo circuito em conjunto com dispositivos TTL. ‘TABELA 4-7 Virias séries dentro de uma familia CMOS Subfamilias CMOS Prefixo Exemplo de CI MOS de porta metalica 0 4001 portas NOR quidnuplas CMOS de porta metilicas pinagem compativel com TTL ac 74002 portas NOR quiidruplas CMOS de porta de silcio; alta velocidade; pinagem compativel com TTL Tyne ‘TaHICO2 pomtas NOR quiideuplas EMOS de porta de siici; alta velocidade; pinagem compativel com TTL eletricamente compativel com TTL. vant 74HCTO2 portas NOR quidruplas ‘CMOS avancada; pinagem incompativel ‘com TTL; eletricamente incompativel com TTL HAC ‘74ACD2 portas NOR quidruplas ‘CMOS avancada; pinagem incompativel com TTL; eletricamente compative com TT vaact TAACTO pontas NOR quideuplas