Designware IP 数据手册

ASIP Designer：
专用指令集处理器的设计工具

亮点
• 加速 ASIP 的设计、编程和验证
• 利用单一的 nML 模型来建模ASIP
• 利用独有的 Compiler-in-the-loop 技术，
实现快速架构探索
• 获得专利的自动软件开发套件（SDK）生成
技术，包括：
– 可重定向的 C/C ++ 编译器
概述
ASIP Designer 是面向专用指令集处理器（ASIP）的设计、验证和编程的工具套件。
ASIP 构成了许多现代多核 SoC 的基础，这些 SoC 必须集成数十项复杂的系统功
能，并且每个功能都需要在性能、灵活性、能耗、通信和设计时间等方面实现最
佳平衡。传统的模式是利用通用处理器结合许多固定硬件加速器的方式，但这
种方式已经不足以满足当今应用的需求。ASIP 作为第三种选择，适用于那些标准
处理器 IP 在功耗、性能和面积效率方面存在不足，且固定功能硬件加速器又不够
灵活的情况。

– 可重定向的指令集仿真器，支持周期精 ASIP Designer 支持 ASIP 设计过程中所有方面，包括架构探索和分析，硬件生成

确和指令精确 和验证等。此外，它还会生成一套完备的软件开发套件（SDK），这套 SDK 能够提
– 可重定向的链接器、汇编器和反汇编器 供高度优化的 C 和 C++ 编译器、指令集仿真器和调试器等。
• RTL 硬件代码自动生成
• 自动产生综合脚本，且支持 Synopsys 标准
User-defined
algorithm

参考流程 User-defined
architecture
Algorithm
C/C++

Processor mode l 1
nML Architectural optimization ASIP synthesis
and software development 3
RTL generator
Optimizing C/C++ compiler

4
FMT ALU OPD Asm Link
Instruction
FMT MPY OPD
set Synthesizable RT L
FMT OPD SH VHDL/Verilog
Binary

Refinement 2
Debugger Instruction Design
& pro le
r set simulator VCS
Compiler

1 SDK generation

2 Architectural optimization Verification

3 Hardware generation Test program generator

Virtual prototype
4 Verification
ASIC
FPGA

图 1：ASIP Designer 工具流程

synopsys.com/designware
ASIP Designer 支持广泛的处理器架构，包括小型微处理器、DSP 类型的处理器、VLIW 和向量处理器以及可编程数据通路。ASIP 的架构
采用 nML 语言建模，nML 语言是一种高级语言，它的抽象层级是程序员手册级。nML 语言可以描述处理器资源、指令集、指令流水线以
及处理器基本运算和 I/O 接口的位精确的行为。ASIP Designer 工具中的所有子工具都使用相同的 nML 模型，从而保证了硬件实现，SDK
以及不同抽象级别的仿真模型之间的完全一致性。

可重定向的 C/C++ 编译器

编译器提供以下功能：

• 一种独有的自动调整（重定向）编译器来适应处理器架构的技术，处理器架构是通过 nML 语言建模的

• 利用 Compiler-in-the-loop 技术进行架构探索，用户可以利用 nML 语言描述不同的处理器架构，并通过将基准 C/C ++ 程序编译到
每种架构上并评估结果来对比它们的性能
• 支持各类处理器架构，从通用处理器到高度定制化的专用指令集处理器
• 支持以下编程语言：
– C，可以选择使用 C++ 类、成员函数和函数重载等来扩展用户定义数据类型和运算符
– C++（利用并扩展了 LLVM 编译器前端技术，支持用户自定义数据类型、本地指针和多地址空间等）
– OpenCL C（OpenCL 内核语言）
• 高效的编译器优化，包括：
– 高级代码优化，其中包含别名分析，它可用于有效的软件流水和各种寻址方案的开发
– 代码选择，开发定制指令模式的使用（不限于树形模式）
– 寄存器分配，支持分布式的寄存器堆，这里指令级并行化需要依赖于寄存器选择。分离的寄存器分配和寄存器指派使其可与调
度程序进行有效交互
– 子函数的高效实现，包括过程间的上下文保存优化、用于快速上下文切换的多寄存器组、以及用于减小代码规模的反向内联
– 利用循环的软件流水技术进行调度，包括利用负依赖长度（侵略性调度）来处理深流水线中的长延迟
– 在向量处理器中，支持C程序的高级控制流结构，支持逐通道的预测执行和向量预测栈
– OpenCL C 程序的函数向量化和屏障同步
– 支持内建函数调用（intrinsic）和内联汇编代码
• 针对嵌入式应用优化的轻量级 C/C++ 库（libc ++ lite），以便在提供最多功能的同时避免过多代码
• 生成 Elf 目标文件格式的二进制机器码，其中包含 Dwarf 格式的源代码级调试信息
• 可集成在 ASIP Designer 的图形开发环境（IDE）中，工具也支持 Eclipse 的图形开发环境

2
 可重定向编译器支持的关键架构功能

算术运算 • 通用和专用的算术单元

数据类型 • 通用和自定义的数据类型（如分数、浮点、复数和向量数据类型）

• 从窄到深的指令流水线
• 外露或受保护的流水线
流水线
• 多周期和多字指令，延迟槽
• 通过编译器来消除流水线冲突

• 从正交到高度编码的指令格式
指令格式
• 支持变长指令和指令压缩

• 支持多存储器结构和多存储器端口
• 多种寻址模式，包括：索引、直接和间接寻址，同时支持后修改和循环缓冲等
存储器架构
• 支持最高 64 位寻址空间
• 支持小端（little-endian）和大端（big-endian）模式

• 从通用寄存器堆到专用寄存器
寄存器架构
• 支持耦合的操作数和目的寄存器

• 无论是否支持软件栈，子函数调用和中断机制都是支持的
控制流
• 支持硬件循环指令，残余控制（利用模式寄存器），预测执行（包括向量处理器的逐通道预测执行）等
• 支持多线程处理器
并行性
• 指令级并行性（如 VLIW）和数据级并行性（如 SIMD），也支持二者的结合

图 2：ASIP Designer IDE 中的开发界面，图中显示在 ASIP 上编译 MPEG4 运动估计函数

可重定向的指令集仿真器
• 基于nML 处理器建模语言的一种独有的指令集仿真器（ISS）重定向技术
• 利用 just-in-time 编译技术实现快速的周期精确仿真，以监控整个指令流水线
• 利用 just-in-time 编译技术实现快速的指令精确仿真
• 周期和指令精确仿真模型都生成自相同的nML描述，因此无需额外工作来保持这两个模型的同步
• 加载Elf可执行文件，可以选择包含 Dwarf 格式的源代码级调试信息
• 集成在 ASIP Designer 的图形开发环境（IDE）中，也支持集成到 Eclipse 中。此 IDE 还可以连接到处理器硬件进行片上调试（例如，
通过 JTAG 端口， 工具对常用的第三方调试电缆提供内置支持）
• 源代码级调试，可显示执行的指令和源代码语句之间以及寄存器或存储器位置与源代码变量之间的对应关系

3
 • 支持在指令和源代码语句上设置断点，以及在寄存器和存储器位置上插入监控点
• 对指令、存储、功能单元和流水线冲突进行分析
• 面向第三方仿真器和集成开发环境的应用编程接口，可用于 ASIP 及其环境的联合仿真
• 可生成 SystemC TLM2 接口，该功能允许使用虚拟原型（例如，使用 Synopsys Virtualizer 创建的原型）进行投产前的软件开发
• 多 ASIP 仿真和片上调试，支持断点导出和同步步进
• 本地仿真：针对目标 ASIP 架构编写的 C/C ++应用程序进行位精确执行，可在 32 位主机工作站上执行包含目标架构的数据类型和
运算符的程序

图 3：ASIP Designer IDE 中的调试界面，图中显示如何在 ASIP 上进行

MPEG4 运动估计函数的指令集仿真

可重定向的后端工具
• 可重定向的链接器，用于把单独编译的不同文件或函数的 Elf/Dwarf 目标文件链接到一起
• 可重定向的汇编器和反汇编器，用于将汇编程序中的机器代码转换为二进制格式，或将二进制文件转换成汇编程序。汇编语言的
语法可由用户定义，是处理器的 nML 模型的一部分

RTL生成工具
ASIP Designer 包含一个可重定向的 RTL 生成工具。使用可重定向的 C/C++ 编译器和指令集仿真器对 ASIP 进行优化后，RTL 硬件生成
工具便能够为新的 ASIP 快速高效的生成硬件代码，包括以下功能：

• 自动将处理器的 nML 描述转换为可综合的 VHDL 或 Verilog 代码

• 支持使用同步逻辑的结构化设计风格
• 生成的RTL代码可以被标准的商用 ASIC 或 FPGA 综合工具进行有效地综合
• 自动为 Design Compiler Graphical 生成综合脚本，包括对 IC Compiler 的物理指导方法的支持，该方法可加强时序、面积和功耗之
间的相关性，从而显著减少布线拥塞
• 为 ProtoCompiler 生成文件和脚本，从而为访问基于 HAPS® FPGA 的原型系统提供快速的实现方式，包括片上软件调试的支持
• 已有硬件模块可被集成到 ASIP 的 RTL 代码中
• 自动生成片上调试逻辑（例如，使用 JTAG），可与业界标准的第三方调试解决方案兼容
• 支持 ARM® CoreSight™ 系统，可对该系统中的 ASIP 进行调试
• 用户可以通过很多配置来控制RTL风格
• 支持低功耗设计优化，例如单个寄存器的选择性时钟门控和操作数隔离

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ASIP 验证
ASIP Designer 为 ASIP 设计的验证提供全面支持，包括：

• 生成的 RTL 和 ISS 实现之间自动保持一致，从而减少了验证工作（RTL 和 ISS 都来源于同一个 nML 描述）

• 自动支持本地执行，实现了 ISS 仿真和本地执行结果（已知良好目标）的对比验证（本地执行是指，通过标准编译器编译，在 32 位主
机工作站上针对目标 ASIP 架构编写的 C/C ++ 应用程序进行位精确执行）
• 自动创建测试程序，以分析和诊断自动生成的 ASIP 的 C/C++ 编译器
• 处理器属性的形式分析，如资源冲突、流水线冲突和指令编码的唯一性
• 用于基本 C/C ++ 代码兼容性测试的回归套件，可扩展测试套件以支持 ASIP 特定测试用例
• 回归测试自动化
• 基于处理器的 nML 模型，生成 SystemVerilog 类，可用于在 SystemVerilog 程序中生成随机指令序列，支持 UVM 验证方法
• 可生成受约束的随机测试程序来进行 ISS 与 RTL 对比和验证覆盖率分析

ASIP 模型示例
设计人员可以从以 nML 源代码形式提供的大量的 ASIP 模型示例库中进行选择。结合 ASIP Designer，这些模型可以作为探索架构和用
户特定产品设计的起点。

微控制器

Tmicro，Tnano • 紧凑型 16 位 RISC 微控制器

• Hennessy 和 Patterson 的 5 级受保护流水线的 32 位 RISC 微控制器及其变体 - 其他变体中，实现了硬件浮点

DLX 系列
单元、窄 SIMD 和不同形式的多线程

Tmcu • 32 位微处理器，支持 16/32 位可变长度指令

Tzscale • 32 位微处理器，支持 RISC-V 指令集架构

通用 DSP 和并行处理器

• 16/32 位 DSP，支持单个乘法/累加单元，支持间接寻址和后修改寻址的双加载/存储单元，支持 16/32 位可变

Tdsp
长度指令，支持 3 路指令级并行

• 各种 SIMD 处理器的变体，由预测寄存器或预测栈进行逐通道预测执行，支持 Gather/Scatter 向量寻址模式 -

Tvec系列
其中一款处理器支持 OpenCL C 代码的编译

Tvliw系列 • 各种类型的 4 槽 VLIW 处理器，支持 VLIW 槽的预测执行和指令压缩

特定领域的处理器

Tmotion • 通过自定义数据通路、SIMD 和指令级并行化来加速视频编码中运动估计的专用指令集处理器

Tcom8 • 用于加速通信算法的 IP，具有 8 通道 SIMD 和复数运算硬件

FFTcore • 用于加速标量复数FFT运算的 ASIP

MXcore • 用于通信算法中浮点矩阵处理的 ASIP

• 该 ASIP 支持自定义数据通路、SIMD 和指令集并行, 可用于加速基于素因子算法 FFT 和 DFT 运算（例如在 LTE

Primecore
调制解调器中）

JEMA，JEMB • 用于高分辨率 JPEG 编码的双 ASIP 架构，分别用于加速 DCT 和 VLC 算法

有关 Synopsys 的 ASIP Designer 工具的更多信息，请访问：synopsys.com/asip

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关于 DesignWare IP
新思科技是提供面向片上系统 (SoC) 设计的高质量硅验证IP核解决方案的领先供应商。广义上的 DesignWare IP 核组合包括
逻辑库、嵌入式存储器、嵌入式测试、模拟 IP、有线和无线接口 IP、安全 IP、嵌入式处理器和子系统。为了加速原型设计、软件
开发以及将 IP 整合进芯片，新思科技的“IP Accelerated 计划”提供 IP 原型设计套件、IP 软件开发套件和 IP 子系统。新思科技
在 IP 核质量方面的广泛投资、全面的技术支持以及强大的 IP 开发方法使设计人员能够降低整合风险，加快上市时间。

垂询 DesignWare IP 核详情，请访问 synopsys.com/designware .

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