02 Elementos de HW SW

FATEC-SP - DTI - ADS - Laboratório de AOC PÁG.
I) INTRODUÇÃO
AMBIENTES DE COMPUTAÇÃO:
AS FORMAS DE UTILIZAÇÃO DOS PROCESSADORES EM UM SISTEMA DE
COMPUTAÇÃO TÊM DIFERENTES CLASSIFICAÇÕES, SENDO MAIS CONHECIDA
A DE FLYNN (1972), QUE BASEIA-SE NA QUANTIDADE DE DADOS E
INSTRUÇÕES QUE O PROCESSADOR CONSEGUE TRATAR OU EXECUTAR
PARALELAMENTE:
SISD SIMD
Single Instruction Single Data Single Instruction Multiple Data
MISD MIMD
Multiple Instruction Single Data Multiple Instruction Multiple
Data
1. SISD – SINGLE INSTRUCTION SINGLE DATA (escalar).
CORRESPONDE À MÁQUINA TRADICIONAL DE VON NEUMANN (cisc), QUE

TEM APENAS UM FLUXO DE INSTRUÇÕES E DE DADOS, EXECUTADO POR UMA
ÚNICA CPU (Central Processing Unit) E UMA MEMÓRIA INTERLIGADAS. A
PRIMEIRA INSTRUÇÃO É BUSCADA NA MEMÓRIA E ENTÃO EXECUTADA, A
SEGUIR A SEGUNDA INSTRUÇÃO É BUSCADA E EXECUTADA.
A EXECUÇÃO DE INSTRUÇÕES PELO PROCESSADOR DECORRE DE AÇÕES

RECORRENTES DE BUSCA (na memória RAM) E EXECUÇÃO - fetch/execute.
PARA EXECUTAR AS INSTRUÇÕES O PROCESSADOR REALIZA

SEQUENCIALMENTE UMA SÉRIE DE AÇÕES OU ETAPAS, COMO POR EXEMPLO:
1) BUSCA DA INSTRUÇÃO NA MEMÓRIA.

2) DECODIFICAÇÃO – validação da instrução.
3) CÁLCULO DO ENDEREÇO DA PRÓXIMA INSTRUÇÃO.
4) ENDEREÇAMENTO DOS OPERANDOS.
5) EXECUÇÃO DA OPERAÇÃO.
6) VERIFICAÇÃO.
7) ARMAZENAMENTO DOS RESULTADOS.
PODE-SE OBTER ALGUM PARALELISMO NESSA ARQUITETURA, COM

MÁQUINAS PIPELINE, ONDE CADA ETAPA DA EXECUÇÃO DA INSTRUÇÃO É
TRATADA POR UM ESTÁGIO ESPECIALIZADO DA CPU, COMO EM UMA LINHA DE
MONTAGEM. ISSO RESULTA EM HAVER MAIS DE UMA INSTRUÇÃO SENDO
TRATADA PELA CPU (PARALELISMO A NÍVEL DE INSTRUÇÃO). ABAIXO O
DIAGRAMA DE UM PIPELINE DE CINCO ESTÁGIOS
___________________________________________________________ prof. Arnaldo / prof. Tiago_______

FATEC-SP - DTI - ADS - Laboratório de AOC PÁG. 2
Pipeline de 5 estágios
CADA ETAPA DA EXECUÇÃO, DAS DIFERENTES INSTRUÇÕES, É TRATADA EM

UM ESTÁGIO ESPECIALIZADO DO PROCESSADOR, SIMULTANEAMENTE.
QUANDO UMA ETAPA TERMINA, O ESTÁGIO CORRESPONDENTE É LIBERADO
PARA OCUPAR-SE COM A MESMA ETAPA DA INSTRUÇÃO SEGUINTE, NO
PRÓXIMO CICLO DE MÁQUINA.
ESSA ARQUITETURA CORRESPONDE A UMA MÁQUINA VON NEUMANN COM

CARACTERÍSTICA PIPELINE, COM A EXECUÇÃO DAS INSTRUÇÕES
DISTRIBUÍDA EM 5 ESTÁGIOS, E FOI UTILIZADA NO PC 486.
Execução de três instruções em modo sequencial e em um pipeline de 5 estágios:
Observa-se um ganho potencial de 8 unidades de tempo (ciclos de máquina) do modelo

pipeline sobre o modelo sequencial.

Essa arquitetura possui variações:
• Superpipeline - Executa cada etapa da instrução em menos de meio ciclo de clock.

Um ciclo de clock possui dois momentos distintos, um é a subida do ciclo e o outro é a
descida do ciclo de execução. O superpipeline otimiza o pipeline executando 2
instruções por ciclo de clock, uma instrução na subida e outra na descida do ciclo.
Usado a partir do Pentium.
• Superescalar – Executa mais de uma etapa por ciclo, utilizando linhas pipeline
diferentes (Replicação dos componentes internos da CPU → maior custo);
Diagrama da execução de instruções em um processador superescalar de grau 2:
As máquinas superescalares podem executar mais do que uma instrução por ciclo de máquina,
o que representa um ganho considerável em relação às pipeline escalares.
Essas arquiteturas são padrão para vários fabricantes de processadores. Elas geram algumas
dificuldades ocasionadas por:
a) Dependências de dados entre as instruções;
b) Dependências de controle (desvios condicionais), esta com penalidade crescente à
medida que aumentamos a quantidade de estágios do pipeline (grau do pipeline).
c) Conflitos de recursos como barramento, registradores, memória, unidade funcional,...
As dependências são tratadas pelos processadores por algoritmos sofisticados próprios,
utilizando por exemplo, modelos de previsão de desvios (execução especulativa).

As instruções são decodificadas e armazenadas em um buffer (janela de instruções) onde são

analisadas e, se não tiverem dependências, podem ser executadas mesmo fora da sequência de
execução do programa (implementado por HW ou SW - Compilador). Essas ações procuram
mascarar latências, como a latência de memória.
Essas arquiteturas possibilitam a execução de programas com paralelismo a nível de instrução,

em máquinas com um único processador.
Abaixo a representação do comportamento da execução de instruções sem e com

dependências de dados e de desvio (Instruções condicionais):

2) SIMD (SINGLE INSTRUCTION MULTIPLE DATA) - VETORIAL:
MÁQUINAS UTILIZADAS PARA PROCESSAMENTO QUE EXIGE MUITOS DADOS

DE ENTRADA E QUE SÃO TRATADOS SIMULTANEAMENTE POR UMA
INSTRUÇÃO. UTILIZADA EM APLICAÇÕES CIENTÍFICAS, COMO METEOROLOGIA
E SISMOLOGIA. O PROCESSADOR TRATA CADEIAS DE DADOS, COMO VETORES,
EM VEZ DE TRATAR DADOS ISOLADOS, COMO NA ARQUITETURA ESCALAR,
PARA ISSO POSSUI MÚLTIPLAS ULAs:

3. MISD - MULTIPLE INSTRUCTION SINGLE DATA
ARQUITETURA POUCO UTILIZADA, FORMADA POR VÁRIOS

PROCESSADORES QUE EXECUTAM DIFERENTES INSTRUÇÕES SOBRE UM
ÚNICO DADO. POR EXEMPLO VÁRIOS ALGORITMOS DECODIFICANDO UM
MENSAGEM CRIPTOGRAFADA.
4. MIMD – MULTIPLE INSTRUCTION MULTIPLE DATA (MULTIPROCESSADA)
ARQUITETURA QUE PERMITE A EXECUÇÃO EM PARALELO DE

DIFERENTES PROGRAMAS OU DE DIFERENTES INSTRUÇÕES DE UM MESMO
PROGRAMA SIMULTANEAMENTE (MULTIPROCESSAMENTO), MELHORANDO O
RENDIMENTO DO SISTEMA COMO UM TODO.
O MULTIPROCESSAMENTO PODE SER OBTIDO DE DIFERENTES FORMAS,

SENDO CLASSIFICADO, POR EXEMPLO, COMO SMP (SYMMETRIC
MULTIPROCESSING), ASMP (ASYMMETRIC MULTIPROCESSING) E CLUSTER DE
COMPUTADORES.
4.1 SMP:
FORMADO POR DOIS OU MAIS PROCESSADORES EQUIVALENTES
INTERLIGADOS A UMA MESMA MEMÓRIA POR UM BARRAMENTO
COMUM, PODENDO AINDA CADA PROCESSADOR CONTAR COM UMA
MEMÓRIA EXCLUSIVA. PROCESSADORES MULTINÚCLEO ENQUADRAM-
SE NESSE MODELO..
4.2 ASMP
FORMADO POR UM PROCESSADOR MESTRE DE MAIOR
CAPACIDADE QUE DISTRIBUI TAREFAS A PROCESSADORES DE MENOR
POTENCIA, CONTROLADO POR UM ESCALONADOR..

4.3 CLUSTER DE COMPUTADORES:

O MULTIPROCESSAMENTO É REALIZADO POR DOIS OU MAIS
COMPUTADORES COMPLETOS, INTERLIGADOS POR LINHAS SERIAIS OU
REDES DE ALTA VELOCIDADE.
II) ELEMENTOS DE HARDWARE:
Máquina de Von Neumann ou CISC - Complex Instruction Set Computer (Microcódigo,

instruções de tamanho variável, muitos ciclos para executar instruções, muitas instruções
acessam a RAM, poucos registradores, barramento compartilhado, memória comum para
dados e instruções).
DIAGRAMA DE BLOCOS SUPER SIMPLIFICADO DE UM COMPUTADOR:
1) CPU - UNIDADE CENTRAL DE PROCESSAMENTO
RESPONSÁVEL PELA EXECUÇÃO DAS INSTRUÇÕES DOS PROGRAMAS

ARMAZENADOS NA MEMÓRIA PRINCIPAL. CADA CPU RECONHECE UM
DETERMINADO CONJUNTO DE INSTRUÇÕES (INSTRUCTION SET), ONDE
CADA INSTRUÇÃO CORRESPONDE A UM CIRCUITO NA CPU.
A UCP TRABALHA EM DOIS ESTADOS DISTINTOS: ESTADO PROBLEMA
(aplicativos) E ESTADO SUPERVISOR (Sistema Operacional). NO ESTADO
PROBLEMA SÃO EXECUTADAS INSTRUÇÕES NÃO PRIVILEGIADAS (não
afetam outros usuários), ENQUANTO NO ESTADO SUPERVISOR PODEM SER
EXECUTADAS AS INSTRUÇÕES PRIVILEGIADAS E NÃO PRIVILEGIADAS.

1.1) COMPONENTES DA CPU:
ULA – UNIDADE DE LÓGICA E ARITMÉTICAS:

EXECUTA AS OPERAÇÕES ARITMÉTICAS E LÓGICAS. POSSUI CIRCUITOS
ESPECÍFICOS PARA EXECUÇÃO DAS INSTRUÇÕES DE MÁQUINA.
UNIDADE DE CONTROLE:
RESPONSÁVEL PELA BUSCA DAS INSTRUÇÕES NA MEMÓRIA, NA ORDEM
DE EXECUÇÃO ESPECIFICADA PELO PROGRAMADOR E PELA
DECODIFICAÇÃO DAS MESMAS.
RELÓGIO (CLOCK):
GERA PULSOS ELETRÔNICOS QUE IMPULSIONAM E SINCRONIZAM AS
ATIVIDADES DOS ELEMENTOS ATIVOS DA CPU. A FREQUÊNCIA DO CLOCK
DETERMINA A DURAÇÃO DO CICLO DE MÁQUINA, QUE CORRESPONDE
AO INVERSO DESSA FREQUÊNCIA.
O CICLO DE MÁQUINA DE UM PROCESSADOR CUJA FREQUÊNCIA DE
CLOCK É 500 MHZ CORRESPONDE A 1 / 500.000.000, OU 0,000000002
SEGUNDOS OU 2 NANOSEGUNDOS.
A FREQUÊNCIA DO CLOCK, POR SI SÓ, NÃO INDICA O DESEMPENHO DO

PROCESSADOR, PARA ISSO SÃO UTILIZADAS MEDIDAS DE DESEMPENHO
DA CPU OU DO SISTEMA COMO UM TODO:
MIPS: Milhões de Instruções por Segundo – Operações em ponto fixo (Comercial).

FLOPS: Floating Point Operations per Second – Oper em ponto flutuante (Científico).
Benchmarks: Executar determinado programa em diferentes máquinas.
Troughput: Quantidade de dados processados em um determinado tempo.
Tempo de Resposta: Tempo entre a solicitação do usuário e o resultado apresentado.
REGISTRADORES:
SÃO COMO PEQUENAS PORÇÕES DE RAM DE ALTA VELOCIDADE

(ACESSO MAIS RÁPIDO DO QUE À RAM). OS REGISTRADORES DO i8086
POSSUEM 16 BITS E SÃO UTILIZADOS, POR EXEMPLO, PARA:
- ARMAZENAR OPERANDOS DAS INSTRUÇÕES.

- COMUNICAÇÃO ENTRE CPU, APLICATIVOS E SISTEMA OPERACIONAL.
- ARMAZENAR ENDEREÇOS LÓGICOS DE MEMÓRIA.
........
2) BARRAMENTO (BUS):
O BARRAMENTO ISA (Industry Standard Architecture) É UTILIZADO DESDE OS

PRIMEIROS COMPUTADORES PESSOAIS E É FORMADO POR QUATRO TIPOS
DE LINHAS QUE INTERLIGAM OS COMPONENTES.

2.1) LINHAS DE TENSÃO:

UTILIZADAS PARA CONDUZIR ENERGIA AOS COMPONENTES.
2.2) LINHAS DE CONTROLE:

UTILIZADA PARA INDICAR A DIREÇÃO DA MOVIMENTAÇÃO DOS DADOS
EM RELAÇÃO À CPU, O MOMENTO DA TRANSFERÊNCIA, ETC.
2.3) LINHAS DE DADOS:

UTILIZADAS PARA TRÁFEGO DOS DADOS E INSTRUÇÕES ENTRE A CPU /
MEMÓRIA / CONTROLADORAS DE ENTRADA E SAÍDA.
O TAMANHO (QTDE. DE BITS) DA BARRA DE DADOS DETERMINA A

QUANTIDADE DE BITS QUE A CPU PODE LER OU GRAVAR COM UM ÚNICO
ACESSO À MEMÓRIA (TAMANHO DA PALAVRA DO PROCESSADOR).
QUANDO REFERENCIAMOS UMA MÁQUINA COMO “DE 8 BITS “, “DE 16
BITS”, ETC., ESTAMOS REFERENCIANDO O TAMANHO DE SUA PALAVRA,
QUE CORRESPONDE AO TAMANHO DA BARRA DE DADOS. O TAMANHO DA
PALAVRA DEVE SER CONSIDERADO NA DEFINIÇÃO DE VARIÁVEIS.
O BARRAMENTO DE DADOS DO PROCESSADOR i8086 POSSUI 16 BITS.
OS TAMANHOS MAIS COMUNS SÃO: 8 BITS, 16 BITS, 32 BITS, 64 BITS.
2.4) LINHAS DE ENDEREÇOS

UTILIZADAS PARA TRANSMITIR AO CHIP-SET O ENDEREÇO FÍSICO DE
MEMÓRIA RAM/ROM (OU DO DISPOSITIVO PERIFÉRICO) ONDE SERÁ
FEITA A LEITURA OU GRAVAÇÃO. SEU TAMANHO (QTDE. DE BITS) LIMITA
A QUANTIDADE MÁXIMA DE MEMÓRIA QUE A CPU PODE ENDEREÇAR.
O BARRAMENTO DE ENDEREÇOS DA CPU i8086 POSSUI 20 BITS.
20 bits → Endereçam 1 MiB 24 bits → Endereçam 16 MiB

32 bits → Endereçam 4 GiB 36 bits → Endereçam 64 GiB
Barramentos utilizados em alguns processadores da família x86

2.5) EXEMPLOS DE BARRAMENTOS:
ISA (Industry Standard Architecture),

EISA (Expanded ISA),
AGP (Accelerator Graphics Port),
PCI (Peripheral Component InterConnect),
PCI Express.
3) ENDEREÇOS DE MEMÓRIA:
3.1) ENDEREÇOS FÍSICOS DE MEMÓRIA:
OS ENDEREÇOS FÍSICOS DE MEMÓRIA SÃO OS NÚMEROS ATRIBUÍDOS A

CADA BYTE DA MEMÓRIA PRINCIPAL, E DETERMINAM A POSIÇÃO DE
CADA BYTE A SER LIDO OU GRAVADO PELO PROCESSADOR, QUANDO UM
DADO É TRANSMITIDO DE OU PARA A MEMÓRIA RAM.
O PRIMEIRO BYTE DE MEMÓRIA TEM ENDEREÇO FÍSICO 00000h.
3.2) ENDEREÇOS LÓGICOS DE MEMÓRIA:
PERMITEM DELIMITAR UMA ÁREA DA MEMÓRIA (SEGMENTO) A SER

UTILIZADA PARA ARMAZENAR AS INSTRUÇÕES E DADOS DE UM
PROGRAMA EM EXECUÇÃO. SÃO FORMADOS POR DOIS OU MAIS
VALORES, UM QUE REPRESENTA A BASE (POSIÇÃO INICIAL DO
SEGMENTO - que é determinada pelo sistema operacional no momento da carga do
programa na RAM). OS DEMAIS VALORES REPRESENTAM UM
DESLOCAMENTO A PARTIR DA BASE (Quantidade de Bytes à frente da BASE),
OS DESLOCAMENTOS QUE APONTAM DADOS NA RAM SÃO

DETERMINADOS NO MOMENTO DA TRADUÇÃO DO PROGRAMA (Substitui o
nome da variável por seu deslocamento), E OS DESLOCAMENTOS DAS
INSTRUÇÕES SÃO DETERMINADOS NO MOMENTO DA EXECUÇÃO DO
PROGRAMA (CISC - Soma o tamanho da instrução atual no registrador de
deslocamento – IP – Instruction Pointer).
SOMANDO A BASE COM O DESLOCAMENTO DO ENDEREÇO LÓGICO

(GERALMENTE) O PROCESSADOR OBTÉM O ENDEREÇO FÍSICO (OU
ENDEREÇO REAL) DE MEMÓRIA (BYTE INICIAL), ONDE ENCONTRA-SE
UMA INSTRUÇÃO A SER LIDA, OU UM DADO QUE DEVE SER LIDO OU
ARMAZENADO.
OBSERVE QUE A BASE DO ENDEREÇO LÓGICO É UM ENDEREÇO
FÍSICO.
O ESPAÇO DE MEMÓRIA ENTRE A BASE E A SOMA DA BASE COM O

DESLOCAMENTO MÁXIMO, FORMAM UM SEGMENTO MÁXIMO DE
MEMÓRIA (ENDEREÇAMENTO SEGMENTADO).

ASSIM, O TAMANHO DE UM SEGMENTO É LIMITADO AO VALOR MÁXIMO

DO REGISTRADOR DE DESLOCAMENTO + 1 (POSSÍVEIS VALORES DO
DESLOCAMENTO).
EXEMPLO:
PARA REGISTRADORES DE DESLOCAMENTO COM 16 BITS, O VALOR

MÁXIMO DO REGISTRADOR (FFFFh) + 1 DETERMINA O TAMANHO MÁXIMO
DE UM SEGMENTO DE MEMÓRIA: 10000H, OU 65.536D BYTES OU 64 KiB.
A QUANTIDADE, TAMANHO, E NOMENCLATURA DOS REGISTRADORES

SÃO ESPECÍFICOS A DETERMINADA FAMÍLIA DE PROCESSADORES.
ESQUEMA DE ALOCAÇÃO DA MEMÓRIA PARA PROGRAMAS NO i8086/8088

FLUXO PARA CODIFICAÇÃO, TRADUÇÃO LINKEDIÇÃO, CARGA E EXECUÇÃO

4) INSTRUÇÕES:
4.1) FORMATO DE UMA INSTRUÇÃO
COD OPER OPERANDOS
O CÓDIGO DA OPERAÇÃO IDENTIFICA A AÇÃO A SER REALIZADA PELA

CPU (SOMA, SUBTRAÇÃO, ETC.), E OUTRAS INFORMAÇÕES UTILIZADAS
PELO PROCESSADOR.
OS OPERANDOS, CUJA QUANTIDADE TÍPICA É 1 OU 2, SÃO OS DADOS
ENVOLVIDOS NA OPERAÇÃO A SER EXECUTADA PELA CPU.
Ex.: ADD AX,BX (AX= Operando Destino; BX= Operando Fonte)
CLASSIFICAÇÃO DOS OPERANDOS:
IMEDIATOS
EM MEMÓRIA,
EM REGISTRADOR

4.2) CLASSIFICAÇÃO DAS INSTRUÇÕES
EM FUNÇÃO DOS TIPOS DE OPERANDOS UTILIZADOS, AS INSTRUÇÕES

SÃO CLASSIFICADAS EM:
MEMÓRIA – MEMÓRIA:
OS DOIS OPERANDOS ESTÃO EM MEMÓRIA (USO RESTRITO).
Ex.: add x,y (i8086 não aceita).
MEMÓRIA – REGISTRADOR
UM OPERANDO EM MEMÓRIA E OUTRO EM REGISTRADOR
Ex.: add r1,y ; add y,r1
MEMÓRIA – IMEDIATO
UM OPERANDO EM MEMÓRIA E OUTRO IMEDIATO.
Ex.: add y,5
REGISTRADOR – REGISTRADOR
AMBOS OPERANDOS EM REGISTRADORES.
Ex.: add r1,r2
REGISTRADOR – IMEDIATO
UM OPERANDO EM REGISTRADOR E O OUTRO IMEDIATO.
EX.: add r1,4
INSTRUÇÕES DE MÁQUINA x86
As instruções do 8086 possuem diferentes tamanhos, que variam entre 1 e 15 bytes, embora a
maioria das instruções tenham o tamanho entre 1 e 4 bytes.
O estudo de instruções de máquina é interessante mas está fora do escopo de nosso curso,
maiores detalhes podem ser encontrados em:
http://www.c-jump.com/CIS77/CPU/x86/lecture.html ou em
https://en.wikibooks.org/wiki/X86_Assembly/Machine_Language_Conversion
5) TIPOS DE MEMÓRIA:
5.1) MEMÓRIA PRINCIPAL, REAL OU RAM (RANDOM ACCESS MEMORY)
MEMÓRIA VOLÁTIL UTILIZADA PARA ARMAZENAR PROGRAMAS EM

EXECUÇÃO E DADOS UTILIZADOS POR ESSES PROGRAMAS. A RAM DIVIDE-SE
EM 2 GRUPOS BÁSICOS: RAM DINÂMICA E RAM ESTÁTICA (MEMÓRIA CACHE).
O TAMANHO MÁXIMO É DETERMINADO PELO TAMANHO DO BARRAMENTO DE
ENDEREÇOS.
A UNIDADE BÁSICA DE MEMÓRIA É O BIT, QUE PODE CONTER OS VALORES

ZERO OU UM E QUE, AGRUPADOS DE 8 EM 8 FORMAM OS BYTES PARA A

REPRESENTAÇÃO DE 256 CARACTERES. O BYTE É A MENOR PORÇÃO DE

MEMÓRIA ENDEREÇÁVEL (CÉLULA). OS CARACTERES SÃO FORMADOS A
PARTIR DE TABELAS COMO: ASCII (American Standard Code for Information
Interchange); EBCDIC (Extended Binary Coded Decimal Interchange Code); UNICODE,
UTF-8 (Unicode Transformation Format – 8 bits) que usa de um a quatro bytes – em geral um
ou dois bytes; UTF-16; UTF-32. Os dois últimos com tamanho fixo.
TABELA ASCII:
A) LETRAS MAIÚSCULAS: B) LETRAS MINÚSCULAS:
A = 41H P = 50H a = 61H p = 70H

B = 42H Q = 51H b = 62H q = 71H
C = 43H . c = 63H
. . .
. . .
. . .
I = 49H Z = 5AH i = 69H z = 7AH
J = 4AH j = 6AH
.
. .
. .
O = 4FH o = 6FH
C) NÚMEROS:
0 = 30H
1 = 31H
2 = 32H
.
.
.
9 = 39H
BIT DE PARIDADE:
MEMÓRIAS CONFIÁVEIS POSSUEM NOVE BITS, DOS QUAIS OITO SÃO

UTILIZADOS PARA REPRESENTAR OS CARACTERES E O NONO BIT, CHAMADO
BIT DE PARIDADE, TEM COMO FUNÇÃO PERMITIR A VERIFICAÇÃO DA
INTEGRIDADE DO DADO QUANDO ESTE CHEGA AO DESTINO.
PARIDADE ÍMPAR:
O DADO É CONSIDERADO ÍNTEGRO QUANDO A QUANTIDADE DE BITS

LIGADOS (IGUAIS A 1) É ÍMPAR.

EX.: LETRA “A” = 0100 0001(2) NESTE CASO O BIT DE PARIDADE SERÁ
LIGADO PELO SISTEMA: 0100 00011
LETRA “C” = 0100 0011(2) NESTE CASO O BIT DE PARIDADE SERÁ

DESLIGADO PELO SISTEMA: 0100 00110
EMBORA MENOS UTILIZADA EXISTE TAMBÉM A PARIDADE PAR.
5.2) UNIDADES DE MEDIDA PARA ARMAZENAMENTO EM COMPUTADOR:

(padrão ISO – Organização Internacional para Padronização):
KILOBYTE = 1024 BYTES

MEGABYTE = 1024 KiB
GIGABYTE = 1024 MiB
TERABYTE = 1024 GiB
PETABYTE = 1024 TiB
EXABYTE = 1024 PiB
ZETTABYTE = 1024 EiB
YOTTABYTE= 1024 ZiB
5.3) ROM - READ ONLY MEMORY
MEMÓRIA APENAS PARA LEITURA, NÃO VOLÁTIL, TAMBÉM CONHECIDA

COMO FIRMWARE (HARDWARE PROGRAMADO).
NOS PCs, CONTÉM O BIOS (Basic Input Output System) ou UEFI (Unified Extensible
Firmware Interface - Interface de Firmware Unificada e Extensível). O BIOS É FORMADO
POR ROTINAS ESPECIALISTAS DE I/O ACIONADAS POR INTERRUPÇÕES
(MANIPULADORES DE INTERRUPÇÕES) E PROGRAMAS DE PARTIDA DO
COMPUTADOR (POST – Power on self test e ROMBOOTSTRAP) ENTRE OUTROS.
EVOLUÇÃO DAS MEMÓRIAS ROM :
ROM - FABRICADAS JÁ COM PROGRAMAÇÃO

PROM - PROGRAMMABLE ROM
EPROM - ERASEBLE PROM (RAIOS ULTRAVIOLETAS)
EEPROM - ELECTRONICALLY EPROM (Precursora da memória Flash)
5.3) CMOS - COMPLEMENTARY METAL OXIDE SEMICONDUCTOR:
CHIP COM MEMÓRIA RAM DE BAIXO CONSUMO DE ENERGIA, ALIMENTADA

POR BATERIA. CONTÉM A CONFIGURAÇÃO BÁSICA DO SISTEMA, A DATA, A
HORA, SENHA, SEQUÊNCIA DE BOOT, ETC.

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1. SISD – SINGLE INSTRUCTION SINGLE DATA (escalar).

CORRESPONDE À MÁQUINA TRADICIONAL DE VON NEUMANN (cisc), QUE

A EXECUÇÃO DE INSTRUÇÕES PELO PROCESSADOR DECORRE DE AÇÕES

PARA EXECUTAR AS INSTRUÇÕES O PROCESSADOR REALIZA

1) BUSCA DA INSTRUÇÃO NA MEMÓRIA.

PODE-SE OBTER ALGUM PARALELISMO NESSA ARQUITETURA, COM

___________________________________________________________ prof. Arnaldo / prof. Tiago_______

CADA ETAPA DA EXECUÇÃO, DAS DIFERENTES INSTRUÇÕES, É TRATADA EM

ESSA ARQUITETURA CORRESPONDE A UMA MÁQUINA VON NEUMANN COM

Execução de três instruções em modo sequencial e em um pipeline de 5 estágios:

Observa-se um ganho potencial de 8 unidades de tempo (ciclos de máquina) do modelo

___________________________________________________________ prof. Arnaldo / prof. Tiago_______

Essa arquitetura possui variações:

• Superpipeline - Executa cada etapa da instrução em menos de meio ciclo de clock.

___________________________________________________________ prof. Arnaldo / prof. Tiago_______

As instruções são decodificadas e armazenadas em um buffer (janela de instruções) onde são

Essas arquiteturas possibilitam a execução de programas com paralelismo a nível de instrução,

Abaixo a representação do comportamento da execução de instruções sem e com

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2) SIMD (SINGLE INSTRUCTION MULTIPLE DATA) - VETORIAL:

MÁQUINAS UTILIZADAS PARA PROCESSAMENTO QUE EXIGE MUITOS DADOS

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3. MISD - MULTIPLE INSTRUCTION SINGLE DATA

ARQUITETURA POUCO UTILIZADA, FORMADA POR VÁRIOS

4. MIMD – MULTIPLE INSTRUCTION MULTIPLE DATA (MULTIPROCESSADA)

ARQUITETURA QUE PERMITE A EXECUÇÃO EM PARALELO DE

O MULTIPROCESSAMENTO PODE SER OBTIDO DE DIFERENTES FORMAS,

___________________________________________________________ prof. Arnaldo / prof. Tiago_______

4.3 CLUSTER DE COMPUTADORES:

II) ELEMENTOS DE HARDWARE:

Máquina de Von Neumann ou CISC - Complex Instruction Set Computer (Microcódigo,

DIAGRAMA DE BLOCOS SUPER SIMPLIFICADO DE UM COMPUTADOR:

1) CPU - UNIDADE CENTRAL DE PROCESSAMENTO

RESPONSÁVEL PELA EXECUÇÃO DAS INSTRUÇÕES DOS PROGRAMAS

___________________________________________________________ prof. Arnaldo / prof. Tiago_______

1.1) COMPONENTES DA CPU:

ULA – UNIDADE DE LÓGICA E ARITMÉTICAS:

A FREQUÊNCIA DO CLOCK, POR SI SÓ, NÃO INDICA O DESEMPENHO DO

MIPS: Milhões de Instruções por Segundo – Operações em ponto fixo (Comercial).

SÃO COMO PEQUENAS PORÇÕES DE RAM DE ALTA VELOCIDADE

- ARMAZENAR OPERANDOS DAS INSTRUÇÕES.

O BARRAMENTO ISA (Industry Standard Architecture) É UTILIZADO DESDE OS

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2.1) LINHAS DE TENSÃO:

2.2) LINHAS DE CONTROLE:

2.3) LINHAS DE DADOS:

O TAMANHO (QTDE. DE BITS) DA BARRA DE DADOS DETERMINA A

OS TAMANHOS MAIS COMUNS SÃO: 8 BITS, 16 BITS, 32 BITS, 64 BITS.

2.4) LINHAS DE ENDEREÇOS

20 bits → Endereçam 1 MiB 24 bits → Endereçam 16 MiB

Barramentos utilizados em alguns processadores da família x86

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2.5) EXEMPLOS DE BARRAMENTOS:

ISA (Industry Standard Architecture),

3.1) ENDEREÇOS FÍSICOS DE MEMÓRIA:

OS ENDEREÇOS FÍSICOS DE MEMÓRIA SÃO OS NÚMEROS ATRIBUÍDOS A

3.2) ENDEREÇOS LÓGICOS DE MEMÓRIA:

PERMITEM DELIMITAR UMA ÁREA DA MEMÓRIA (SEGMENTO) A SER

OS DESLOCAMENTOS QUE APONTAM DADOS NA RAM SÃO

SOMANDO A BASE COM O DESLOCAMENTO DO ENDEREÇO LÓGICO

O ESPAÇO DE MEMÓRIA ENTRE A BASE E A SOMA DA BASE COM O

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