國立高雄科技大學

電子工程系(第一校區)

硬體描述語言
Lab. 2

指導教授：陳銘志
班 級：電子二甲
學生姓名：蔡孟哲
學 號：C110112150

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_Labx_version。
version 從第二版之後加上 EX: 第二版 _v2

Lab. 2: 4-bit Ripple Carry Adder

題目說明 : 請在 ISE14.7 使用 gate-level 語法完成以下兩題
1 在 1-bit Full Adder 內, 其 XOR 的 gate delay=5 ;
AND 的 gate delay=3。跑出波形並驗證其結果是否正確。
2 其 4-bit Ripple Carry Adder 計算 a=1011, b=1101,
產生結果輸出, 需經過多少時間 ?
(Hint: rise, fall, turn-off delay 皆相同於 gate delay)

( 內 容 包 含 : 題 目 、 程 式 、 RTL Schematic 、 Technology

Schematic、Behavioral 波形圖及 post-route 波形圖)

作業需檢附項目如下表所示

項目 說明

1 Vegilog code 包含 主程式 & 測試程式

2 RTL Schematic 需要每一層的示意圖

3 Technology Schematic 需要每一層的示意圖

請截圖清楚及解釋波型
4 Behavioral waveform
並附上 monitor 結果

Post&Route 請截圖清楚及解釋波型
5
waveform 並附上 monitor 結果
一 程式碼
主程式
請使用 notepad++ 匯出 PDF 並插入完成的檔案(插入 google 搜尋 PDF 整理)
 測試程式
請使用 notepad++ 匯出 PDF 並插入完成的檔案(插入 google 搜尋 PDF 整理)
二 RTL Schematic
外層

內層

三 Technolog Schematic
外層
內層

內層

四 Behavioral waveform

Sum 經過兩個 xor 閘所以延遲時間是 10ns

Cout 經過一個 and 閘跟一個 xor 閘所以延遲時間是 8ns

2 其 4-bit Ripple Carry Adder 計算 a=1011, b=1101,
產生結果輸出, 需經過多少時間 ?
(Hint: rise, fall, turn-off delay 皆相同於 gate delay)
( 內 容 包 含 : 題 目 、 程 式 、 RTL Schematic 、 Technology
Schematic、Behavioral 波形圖及 post-route 波形圖)

一 程式碼
主程式
請使用 notepad++ 匯出 PDF 並插入完成的檔案 (插入 google 搜尋 PDF 整理)
 測試程式
請使用 notepad++ 匯出 PDF 並插入完成的檔案(插入 google 搜尋 PDF 整理)
二 RTL Schematic
外層

中層
內層

三 Technolog Schematic
外層
內層
四 Behavioral waveform

波型說明