UniversIt federico ii di Napoli

Ingegneria informatica

Ricevitore Comunicazione seriale Sync-sync-start-7 byte

Corso di CALCOLATORI ELETTRONICI I Prof. FADINI B.

Allievo Troisi Giovanni Matr. 041/2440

ricevitore Comunicazione seriale Sync-sync-start-7 byte

Problema Progettare un sistema per gestire la ricezione seriale e la successiva conversione serie-parallelo di messaggi composti da esattamente 7 byte. A tale scopo si assuma un protocollo di trasmissione per il quale il primo byte del messaggio riconosciuto tale se preceduto da una sequenza di almeno tre byte, costituita da due o pi byte SYNC seguiti da un byte START. La macchina trasmette su un canale parallelo tutti i 7 byte successivi alla sequenza SYNCSYNC START e poi ritorna in uno stato di riposo attendendo una nuova sincronizzazione. I byte SYNC e START sono codificati come segue: SYNC START 1010 0000 1000 0100

Definizione delle specifiche - Lingresso primario della macchina un bit seriale, rappresentato da un segnale a livello bit, che costituisce il valore del bit trasmesso ed un segnale impulsivo di sincronizzazione cl1, che ne determina i valori significativi. - Lingresso ausiliario reset pone il sistema nello stato iniziale.
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Luscita il carattere parallelizzato su un byte detto dato ed un segnale di sincronismo ad esso associato detto p che inviato verso le apparecchiature che dovranno ricevere il dato.

Impostazioni progettuali La macchina ha essenzialmente le seguenti funzionalit: - riconoscimento dei byte SYNC e START Il riconoscimento dei byte significativi della sequenza avviene a mezzo di una rete combinatoria C che ha per ingresso gli otto bit parallelizzati (uscita parallela dello shift register R) e per uscite binarie SYNC e START associate ai rispettivi caratteri - conversione serie-parallelo dei byte Tale convezione effettuata da uno shift register R (tipo commerciale 74164) sincronizzato dal segnale cl1 e da un associato contatore modulo-8 CONT (tipo commerciale 74160) che emette come ripple il segnale p. - individuazione sequenza di sincronizzazione SYNCSYNC START Per individuare linizio della sequenza di sincronizzazione, per il riconoscimento dei byte e per la sincronizzazione utilizziamo unapposita rete sequenziale M caratterizzata dai seguenti segnali: impulsi di sincronismo cl2 e p Ingressi segnali binari SYNC e START, mutuamente esclusivi
Uscite

reset res del contatore CONT segnale di abilitazione strobe allinvio verso il ricevente del dato memorizzato nel registro
CL2

Lo schema complessivo della macchina riportato in figura:

CONTA BIT CONT

DATO

BIT

SHIFT REGISTER R SERIAL IN PARALLEL OUT 74164

CL1

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CONTA BYTE RICONOSCITORE SYNC RES P START ALTRO S1 RETE CONTROLLO S2 C 3 M (rete combinatoria) (rete sequenziale) STROBE

Fig.1 - Schema generale del ricevitore Il registro R e la macchina sequenziale M operano serialmente: M riceve in ingresso luscita della rete combinatoria C che opera sul dato parallelizzato da R. Le due macchine sono sincronizzate con differenti segnali (cl1 e cl2) tra loro ritardati di un tempo T. Il segnale cl1 determina gli istanti significativi in cui si acquisisce il bit trasmesso; mentre cl2 utilizzato per lincremento del contatore CONT che fornisce il segnale p quando il dato parallelizzato in R, e per la sincronizzazione di M, che deve operare sul dato dopo che questo stato acquisito da R ed elaborato da C. Per il corretto funzionamento del ricevitore, la somma del tempo di ritardo delle reti C e parte combinatoria di M deve essere inferiore a al ritardo T fra le due fasi del clock, in modo da garantire che il segnale di posizionamento dei registri di M sia stabili allarrivo del segnale cl2. La rete di controllo M caratterizzata dai seguenti stati:
SYNC SYNC

Q0
SYNC

Q1
SYNC

DOPO 7 BYTE

7 BYTE

Q3

ALTRO

Q2
SYNC

START

Fig.2 - Grafo di transizione degli stati della rete sequenziale M

a) b) c) d)

Q0: stato di riposo: ancora non stato riscontrato linizio delle sequenza Q1: stato riconosciuto 1 SYNC Q2 : sono stati risconosciuti 2 o pi SYNC Q3: stato riconosciuto lo START: inizio trasmissione 7 byte, poi ritorno Q0

Progetto Il progetto di massima di cui sopra viene ora arricchito ed affinato. La rete di fig.1 autosincronizzata, ma di tipo particolare: solo nello stato Q0 deve prendere in esame limpulso cl2 mentre per gli altri stato limpulso di sincronizzazione p (ripple del contatore: p = div cl2): la rete pu quindi essere sincronizzata da un solo impulso c ottenendo tutti i vantaggi di una rete a sincronizzazione esterna.
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La tabella di stato codificata riportata in tab.1: Stati Nome Codifica SYNC originale S2 S1 S2 S1 Q0 00 01 Q1 01 10 Q2 10 10 Q3 11 11 Ingressi START ALTRO S2 S1 S2 S1 00 00 00 00 11 00 11 11

Tab.1 Tabella di transizione degli stati codificati Per la memorizzazione delle variabili di stato si sono scelti i flip-flop D. Il numero necessario log2 4 = 2. Conseguentemente la relativa tabella di commutazione la seguente: Y da a 00 01 10 11 D 0 1 0 1

Tab.2 - Commutazione dei flip-flop D Si ottengono cos le seguenti funzioni di posizionamento: d 2 = S1 SYNC + S2 SYNC + S2 START _ _ d1 = S2 S1 SYNC + S2 START Le uscite: _ _ res = S1 S2 strobe = S2 S1 p
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Il clock: _ _ c = S1 S2 cl2 + S1 p + S2 p Si noti il brutale reset del circuito non appena commuta luscita di CONTA BYTE. Per linput sei segnali di SYNC e START si preferito utilizzare uno shift register parallel in-serial out (circuito commerciale 74165) ad ingressi prefissati, per evitare possibili errori sul triggered e velocizzare le operazioni di sincronizzazioni per il test del circuito. Ulteriori accorgimenti sono deducibili dal circuito stesso.

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