Electrónica Digital Ing.

Laprovitta
Práctico Ing. Cortés Y.

Practico N°1: VHDL Logica combinacional

Ejercicio 1:

Diseñar en VHDL un multiplexor de cuatro entradas, utilizando operadores lógicos según la figura.
Una vez descrito, verificar el RTL. Nombre de la entidad: mux_example.

Figura 1. Muxtiplexer 4 to 1

Ejercicio 2:

Diseñar en VHDL un multiplexor de cuatro entradas, utilizando asignaciones condicionales según la

figura 1. Nombre de la entidad: mux_example_2.

Ejercicio 3:

Ejecutar simulación. Para poder iniciar modelsim a partir de un archivo de simulación se deben
seguir los siguientes pasos:

1.- Abrir la ventana TOOLS buscar la pestaña OPTIONS y colocar el pat correspondiente o buscar el
directorio que contenga win32aloem
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Figura 2. Ventana de TOOLS

2.- En la pestaña ASSIGNMENTS abrir el cuadro de SETTINGS y agregar el archivo test bech como
se muestra en la figura
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Figura 3. Ventana de Settings Simulation

3.- Por ultimo abrir la pestaña TOOLS y ejecutar la opción RUN SIMULATION TOOL > RTL
SIMULATION.
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Ejercicio 4:

Diseñar con componentes. A partir del diseño anterior se pide realizar un diseño basado en la
instanciación de un componente mux_example_2 dentro del diseño de mux_example agregando
una nueva señal de selección sel_mux como se muestra en la figura.

Figura 4. Diagrama en bloques selector de mux4to1