UNIVERSIDAD

NACIONAL MAYOR DE
SAN MARCOS

FACULTAD: ING.ELECTRONICA, ELECTRICA

Y TELECOMUNICACIONES
ESCUELA: INGENIERIA ELECTRONICA
CURSO: MICRO/NANO SISTEMAS
ELECTRONICOS
CICLO: 2022-1
LABORATORIO Nro 1: “LAYOUT DE
TRANSISTORES MOS”

HORARIO: JUEVES 4-6 PM

1) Revisar el modelo teórico de spice Shichman Hodges(nivel 1), identifique los
terminales del transistor n-MOS (drain, source, gate, bulk) en su layout del
transistor, muestre las ecuaciones del transistor en las zonas de corte, lineal,
saturación. Interprete el layout realizado por Ud.

El MOSFET de canal n se constituye mediante un poco dopado tipo p, sobre el que se

difunden dos zonas fuertemente dopadas que forman la fuente S y el drenador D. La
puerta G se encuentra sobre una capa aislante muy fina de dióxido de silicio ( SiO2 ),
que le proporciona una resistencia de aislamiento de entrada de 1010 Ω . Por tanto, en
estos dispositivos se tiene IG≅0, y se dice que son controlados por tensión o campo
eléctrico.

Para el MOS de canal N sus expresiones para la corriente de drenador y las condiciones
en los terminales son:

Donde VT es la tensión umbral, W y L la anchura y longitud del canal respectivamente,

y K es el llamado parámetro de transconductancia, especifico de cada transistor y
cuyas dimensiones son [ K]= A . V 2.

HORARIO: JUEVES 4-6 PM

 Fig.2 Layout de transistor N-Mos
INTERPRETACION DEL LAYOUT
Para realizar el layout en el programa MICROWIND se debe utilizar las siguientes
capas:
N+Diffusion: Zona dopada con impurezas que permiten la aparición de electrones sin
huecos asociados a los mismos semiconductores, que constituye el drenador y fuente
del MOSFET tipo N.
Policilicium: Este material es utilizado para construir las compuertas de los
dispositivos MOS. También se utiliza para construir resistencias y capacitancias
Sustrato: El fondo blanco de MICROWIND representa el sustrato del transistor.

2) Muestre la pantalla de características estáticas, comportamiento dinámico, vista de

corte, vista 3D, identifique los parámetros de dimensiones del layout.

La forma más conveniente de operar el n-MOS es aplicar un reloj a la puerta (Vgate),

otro al drenador (Vdrain) y colocar un nodo visible (Vsource) como se muestra en la
figura 2. Una vez hecho el proceso correctamente se procede a simular y a
continuación se observa en la figura 3 el comportamiento dinámico del transistor.

HORARIO: JUEVES 4-6 PM

Drain:

Gate:

Source:

Fig.3 Comportamiento dinámico del transistor n-MOS.

HORARIO: JUEVES 4-6 PM
De la figura 3 se puede observar que el transistor n-MOS transmite de correcta el cero
lógico, pero por lo contrario degrada el nivel alto. El degrado que se puede ver en la
figura se debe a las capacitancias parasitas del transistor n-MOS.

La figura 4, muestra la curva estática del transistor en el cual se observa la gráfica Id vs

Vd. En la que se detalla las zonas de operación del transistor diseñado.

Fig.4 Característica estática del transistor n-MOS.

Fig.5 Vista de corte 2-D del transistor n-MOS.

Fig.6 Vista 3-D del transistor n-MOS.

HORARIO: JUEVES 4-6 PM

 Fig.7 Dimensiones del layout W y L.

3) Muestre la descripción *.cir (spice) del layout, describa el significado de cada línea de
la descripción, mediante líneas punteadas: identifique y verifique las dimensiones W
y L de transistor, y muestre en el layout la ubicación de las capacidades parasitas y su
valor.
CIRCUIT C:\Users\USUARIO\Downloads\mw2\Transistor NMOS CORREGIDO.MSK//
muestra el camino donde se va a guardar el archivo
*
IC Technology: ST 0.25µm - 6 Metal
*
VDD 1 0 DC 2.50// //Voltaje Vdd está entre los nodos 1 y 0 con un valor de 2.5 voltios.
VV Drain 3 0 PULSE(0.00 2.50 2.20N 0.05N 0.05N 2.20N 4.50N)// Señal cuadrada
Voltaje se encuentra entre el nodo 3 y tierra, Valor inicial=0V y Valor
final=2.5V;Latencia inicial del pulso=2.20ns;Tiempo de subida=0.05ns;Tiempo de
bajada=0.05ns;Ancho del pulso=2.20ns;Periodo del pulso=4.50ns.
VV Gate 4 0 PULSE(0.00 2.50 1.20N 0.05N 0.05N 1.10N 2.40N)// Señal cuadrada
Voltaje se encuentra entre el nodo 4 y tierra, Valor inicial=0V y Valor
final=2.5V;Latencia inicial del pulso=1.20ns;Tiempo de subida=0.05ns;Tiempo de
bajada=0.05ns;Ancho del pulso=1.10ns;Periodo del pulso=2.40ns.
*
* List of nodes
* "V source" corresponds to n°2// V source corresponde al nodo numero 2
* "V Drain" corresponds to n°3 // V Drain corresponde al nodo numero 3
* "V Gate" corresponds to n°4 // V Gate corresponde al nodo numero 4
*
* MOS devices
MN1 3 4 2 0 TN W= 5.00U L= 2.50U //Identifica el transistor MOS tipo n, donde W es
el ancho del canal y L longitud del canal.
*

HORARIO: JUEVES 4-6 PM

 C2 2 0 2.203fF//Capacitancia parásita entre Vsource y GND(Tierra).
C3 3 0 2.203fF//Capacitancia parásita entre VDrain y GND(Tierra).
C4 4 0 1.250fF//Capacitancia parásita entre VGate y GND(Tierra).
*
* n-MOS Model 3 :
*
.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6//VTO es el voltaje umbral
extrapolada, y Kp es la transconductancia del transistor.
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=130.00K
+CGSO= 0.0p CGDO= 0.0p
*
* p-MOS Model 3:
*
.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
+CGSO= 0.0p CGDO= 0.0p
*
* Transient analysis
*
.TEMP 27.0
.TRAN 0.80PS 20.00N
.PROBE
.END

Fig. 8 Capacitancias parásitas en el layout n-MOS.

4) Proponga un procedimiento, teórico y en simulación, para hallar la “resistencia de

conducción” del transistor (revise y defina esta resistencia).

HORARIO: JUEVES 4-6 PM

- Considere el modelo de shichman hodges y asuma los parámetros típicos de
acuerdo a su layout.
- Compare los valores de resistencia obtenidos e interprete la causa de la posible
diferencia.
La dependencia de la corriente de drenador con la tensión del sustrato se establece de
forma implícita a través de la tensión umbral, V T . En el caso de un MOSFET tipo n, V T
obedece la siguiente ecuación:
V T =V u+GAMMA (√PHI +V SB−√ PHI)
Donde V u es la tensión umbral si la fuente y el sustrato están cortocircuitados.

V SB =0⇒V T =V u En la mayoría de las tecnologías los terminales de fuente y sustrato

están cortocircuitados. Por ello en los circuitos normalmente no se indica el terminal
de sustrato. Así, las variables independientes del transistor son V GS y V DS ( V T =V u );
con la corriente de drenador como variable dependiente.

( 300∗10−6 )∗5
LuegoV T =V u , I D = ∗(2.5−0.45)2
2∗2.5
I D =1.26∗ 10−3
R DS= V GS −V T / I DS = (2.5−0.45) / (1.26∗10−3 ) ⇒ R DS=1626Ω

B. TRANSISTOR P-MOS
1) Revisar el modelo teórico de spice shichman hodges (nivel 1), identifique
los terminales del transistor n-mos (drain, source, gate, bulk) en su layout del
transistor, muestre las ecuaciones del transistor en las zonas de corte, lineal,
saturación. Interprete el layout realizado por Ud.
El MOSFET de canal p es totalmente dual al de canal n. La diferencia más importante
está en los portadores de corriente. Mientras que en el n-MOS son los electrones, en
el p-MOS son los huecos, que tienen menor movilidad. Por ello se prefiere usar los
dispositivos n-MOS, ya que para conseguir las mismas características eléctricas los
dispositivos p-MOS necesitan ocupar más espacio.

Fig.9 Transistor p-MOS.

HORARIO: JUEVES 4-6 PM
El transistor MOS de canal p se modela igual que el de canal N, con la salvedad de que
la corriente de la fuente dependiente, así como la orientación de los diodos asociados
al sustrato, tienen sentidos opuestos. Entonces se cumple que:

Donde los parámetros tienen el mismo significado que en el MOS de canal n. Nótese
que las tensiones tienen signos opuestos; y ahora la corriente sale por el terminal de
drenador.

Fig.10 Layout del transistor p-MOS.

INTERPRETACION DEL LAYOUT

Para realizar el layout en el programa MICROWIND se debe utilizar las siguientes
capas:
 N Well: Es un pozo tipo n sobre cual se construye el MOSFET tipo p.
 P+Diffusion: Es una región tipo p fuertemente contaminada, que constituye el
drenador y fuente del MOSFET tipo p, y la zona de sustrato del MOSFET tipo n.
 Policilicium: Este material es utilizado para construir las compuertas de los
dispositivos MOS. También se utiliza para construir resistencias y capacitancias
HORARIO: JUEVES 4-6 PM
 Sustrato: El fondo blanco de MICROWIND representa el sustrato del transistor.
 Los “Contactos varios” son plantillas predeterminadas que contienen uniones de
metales-siliconas mediante contactos (Ejemplo: Entre metal1 y metal2, o entre poly2 y
metal5). Ahorran tiempo cuando se está trabajando con muchos tipos de material.
2) Muestre la pantalla de características estáticas, comportamiento dinámico,
vista de corte, vista 3D, identifique los parámetros de dimensiones del layout.
La forma más conveniente de operar el p-MOS es aplicar un reloj a la puerta (Vgate),
otro al drenador (Vdrain) y colocar un nodo visible (Vsource) como se muestra en la
figura 9. Una vez hecho el proceso correctamente se procede a simular y a
continuación se observa en la figura 10 el comportamiento dinámico del transistor.

V.Drain:

V.Gate:

HORARIO: JUEVES 4-6 PM

V.Source:

Fig. 11 Comportamiento dinámico del transistor p-MOS.

De la figura 10 se puede observar que el transistor p-MOS transmite de manera

correcta el 1 lógico, pero por lo contrario degrada el nivel bajo. El degrado del nivel
bajo se debe a las capacitancias parásitas.

Fig.12 Característica estática del transistor p-MOS.

Fig.13 Vista de corte 2-D del transistor p-MOS

HORARIO: JUEVES 4-6 PM

 Fig.14 Vista 3-D del transistor p-MOS

Fig15. Dimensiones del layout W y L.

3) Muestre la descripción *.cir (spice) del layout, describa el significado de
cada línea de la descripción, mediante líneas punteadas: identifique y
verifique las dimensiones W y L de transistor, y muestre en el layout la
ubicación de las capacidades parasitas y su valor.

CIRCUIT C:\Users\USUARIO\Downloads\mw2\
TransistorPMOSCORREGIDO.MSK
*
* IC Technology: ST 0.25µm - 6 Metal
*
VDD 1 0 DC 2.50//Voltaje Vdd está entre los nodos 1 y 0 con un valor de 2.5 voltios.
VV Drain 4 0 PULSE(0.00 2.50 2.20N 0.05N 0.05N 2.20N 4.50N) //Señal cuadrada
Voltaje se encuentra entre el nodo 4 y tierra, Valor inicial=0V y Valor

HORARIO: JUEVES 4-6 PM

final=2.5V;Latencia inicial del pulso=2.2ns;Tiempo de subida=0.05ns;Tiempo de
bajada=0.05ns;Ancho del pulso=2.2ns;Periodo del pulso=4.5ns
VVGate 5 0 PULSE(0.00 2.50 1.20N 0.05N 0.05N 1.10N 2.40N)//Señal cuadrada
Voltaje se encuentra entre el nodo 5 y tierra, Valor inicial=0V y Valor
final=2.5V;Latencia inicial del pulso=1.2ns;Tiempo de subida=0.05ns;Tiempo de
bajada=0.05ns;Ancho del pulso=1.1ns;Periodo del pulso=2.4ns
*
* List of nodes
*"N2" corresponds to n°2
* "V Source" corresponds to n°3//Vsource Corresponde al nodo n°3.
* "V Drain" corresponds to n°4//VDrain Corresponde al nodo n°4.
* "VGate" corresponds to n°5//VGate Corresponde al nodo n°5.
*
* MOS devices
MP1 4 5 3 1 TP W= 4.50U L= 2.50U //Identifica el transistor MOS tipo p, donde W
es el ancho del canal y L longitud del canal.
*
C2 2 0 11.279fF
C3 3 0 2.472fF//Capacitancia parásita entre VSource y GND(Tierra).
C4 4 0 2.748fF//Capacitancia parásita entre VDrain y GND(Tierra).
C5 5 0 1.100fF//Capacitancia parásita entre VGate y GND(Tierra).
C6 1 0 0.257Ff
*
* n-MOS Model 3 :
*
.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=130.00K
+CGSO= 0.0p CGDO= 0.0p
*
* p-MOS Model 3:
*
.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6 //VTO es el voltaje umbral
extrapolada, y Kp es la transconductancia del transistor
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
+CGSO= 0.0p CGDO= 0.0p
*
* Transient analysis
*
.TEMP 27.0
.TRAN 0.80PS 20.00N
.PROBE
.END

HORARIO: JUEVES 4-6 PM

Fig.16 Capacitancias parásitas layout p-MOS.

4) Proponga un procedimiento, teórico y en simulación, para hallar la

“resistencia de conducción”
del transistor (revise y defina esta resistencia).
- Considere el modelo de shichman hodges y asuma los parámetros típicos de
acuerdo a su layout.
- Compare los valores de resistencia obtenidos e interprete la causa de la
posible diferencia.
El procedimiento para hallar la resistencia de conducción es el mismo que para el
transistor n-MOS. Por lo tanto. La dependencia de la corriente de drenador con la
tensión del sustrato se establece de forma implícita a través de la tensión umbral, V T .
En el caso de un MOSFET tipo n, V T obedece la siguiente ecuación:

Donde V u . es la tensión umbral si la fuente y el sustrato están cortocircuitados. V SB

=0⇒V T . =V u .

En la mayoría de las tecnologías los terminales de fuente y sustrato están

cortocircuitados. Por ello en los circuitos normalmente no se indica el terminal de
sustrato. Así, las variables independientes del transistor son V GS y V DS ( V T =V u ); con
la corriente de drenador como variable dependiente.

Donde reemlazando los valores especifica se obtiene que :

R DS=¿ 1952Ω
HORARIO: JUEVES 4-6 PM