Curs CID

DAN POPA
ELECTRONICĂ DIGITALĂ
Teorie. AplicaŃii. Teste
Editura
NAUTICA
II
DAN POPA
ELECTRONICĂ DIGITALĂ
Teorie. AplicaŃii. Teste
Editura
NAUTICA
2011
III
Copyright © 2011, Editura NAUTICA
Toate drepturile asupra acestei ediŃii sunt rezervate Editurii
Tehnoredactare şi grafică: Dan POPA
Editura NAUTICA
Editură recunoscută de CNCSIS
Str. Mircea cel Bătrân nr. 104
900663 ConstanŃa, România
tel.: +40-241-66.47.40
fax: +40-241-61.72.60
e-mail: info@imc.ro
www.edituranautica.org.com
Descrierea CIP a Bibliotecii NaŃionale a României:
POPA, DAN
Electronică digitală: teorie, aplicaŃii, teste / Dan Popa – ConstanŃa:
Nautica, 2011
Bibliogr.
ISBN 978-606-8105-49-9
621.3.049.77
IV
PREFAłĂ
Electronică digitală. Teorie. AplicaŃii. Teste a fost concepută pe structura

unei lucrări mai vechi a autorului - Sisteme digitale – din dorinŃa de a veni şi în
sprijinul celor care parcurg forma de învăŃământ cu frecvenŃă redusă. În acest sens,
experienŃa didactică acumulată în ultimii ani a arătat necesitatea dezvoltării unor
subiecte teoretice mai dificile abordate în prima lucrare şi asocierea acestora cu
exemple practice, aplicaŃii şi teste de autoevaluare. De asemenea, s-a considerat
că organizarea noŃiunilor prezentate în această lucrare trebuie să fie făcută într-o
manieră care să faciliteze o asimilarea mai facilă, rezultatul fiind cel de faŃă.
Lucrarea acoperă practic în totalitate programa analitică a cursurilor de
Circuite integrate digitale şi de Electronică digitală din planurile de învăŃământ ale
FacultăŃii de Electromecanică navală din Universitatea Maritimă şi probabil şi a altor
facultăŃi de profil electric sau electronic.
În speranŃa că acest demers va veni în sprijinul celor care se iniŃiază în
domeniul extrem de actual al electronicii digitale, autorul este recunoscător celor
care prin sugestii sau observaŃii îşi vor exprima părerile vis-a-vis de lucrarea de
faŃă.
ConstanŃa, 2011
Autorul
V
VI
CUPRINS
Pagina
Modulul 1
1.1. Sisteme de numeraŃie 1
1.2. NoŃiuni de algebră logică 4
1.3. Semnale analogice şi semnale digitale 6
1.4. Teste de autoevaluare 10
Modulul 2
2.1. Conversia analog/numeric 14
2.2. Coduri şi codificare 18
2.2.1. Coduri numerice 18
2.2.2. Coduri binare 19
2.2.3. Coduri alfanumerice 24
Modulul 3
3.1. Clasificarea sistemelor digitale 27
Modulul 4
4.1. FuncŃii şi conective logice 35
4.2. Calcul propoziŃional 39
4.3. Exprimarea analitică a funcŃiilor logice 44
Modulul 5
5.1. Minimizarea funcŃiilor logice 54
5.2. Metode algebrice de minimizare 56
5.3. Metode grafice de minimizare 58
5.3.1. Diagramele Veitch 59
5.3.2. Diagramele Karnaugh 61
VII
Modulul 6
6.1. Familii de circuite integrate logice 71
6.2. Circuite integrate logice în tehnologie bipolară 72
6.2.1. Poarta TTL standard 72
6.2.2. Caracteristicile generale ale circuitelor TTL 74
6.2.3. Subfamilii TTL 81
6.2.4. PorŃi pentru magistrale 82
Modulul 7
7.1. Circuite integrate logice in tehnologie unipolară 91
7.1.1. Caracteristicile generale ale familiei CMOS 91
7.1.2. Inversorul CMOS 92
7.1.3. Nivele logice 95
7.1.4. Imunitatea la zgomot 95
7.1.5. AgăŃarea. Fenomenul de latch-up 97
7.1.6. Intrări neutilizate 97
7.1.7. Conectarea porŃilor logice în paralel 98
7.2. Subfamilii CMOS 98
Modulul 8
8.1. Zgomote în sistemele logice. RejecŃia zgomotelor 103
8.2. InterfaŃarea familiilor de circuite integrate logice 106
8.2.1. InterfaŃarea TTL-CMOS 106
8.2.2. InterfaŃarea CMOS-TTL 107
8.2.3. InterfaŃarea CMOS–dispozitive discrete 108
Modulul 9
9.1. Implementarea CLC cu porŃi logice (SSI) 114
Modulul 10
10.1. Implementarea CLC cu circuite standard (MSI) 129
10.1.1. Multiplexorul 129
10.1.2. Demultiplexorul 136
VIII
10.1.3. Codificatorul (codorul) 139
10.1.4. Decodificatorul (decodorul) 143
10.1.5. Convertorul de cod (transcodorul) 147
10.1.6. Comparatorul digital 148
10.1.7. Detectorul de imparitate 151
10.1.8. Detectorul de paritate 153
10.1.9. Sumatorul 154
Modulul 11
11.1. Circuite ROM 164
11.1.1. Structură, funcŃionare, caracteristici 164
11.1.2. Circuite ROM programabile (PROM) 171
11.1.3. Implementarea CLC cu circuite ROM 176
11.2. Structuri logice programabile 179
Modulul 12
12.1. ReacŃia în circuitele logice 191
12.2. Latch-uri 193
12.2.1. Latch-ul elementar 193
12.2.2. Latch-ul cu ceas 196
12.2.3. Latch-ul de tip D (data) 198
12.3. Circuite basculante bistabile 199
12.3.1. Principiul Master-Slave 199
12.3.2. Bistabilul de tip D (delay) 200
12.3.3. Registrul de deplasare serie 202
12.4. Extensia paralel 206
12.4.1. Registrul paralel 206
12.4.2. Registrul serie-paralel 208
12.4.3. Registrul de stare 209
12.5. Sincronizarea unui CLC 211
12.6. Structuri pipeline 212
IX
Modulul 13
13.1. Latch-ul adresabil 218
13.2. Circuite RAM 220
13.2.1. Memoria statică SRAM 223
13.2.2. Memoria dinamică DRAM 226
13.2.3. Extinderea capacităŃii circuitelor RAM 231
13.3. Circuite LCA 232
Modulul 14
14.1. Automate finite elementare. GeneralităŃi 238
14.1.1. Clasificarea automatelor elementare 239
14.2. Automate bistabile 240
14.2.1. Bistabilul de tip T 241
14.2.2. Bistabilul de tip JK 243
Modulul 15
15.1. Numărătoare 248
15.1.1. Numărătoare asincrone 249
15.1.2. Numărătoare sincrone 252
15.2. Numărătoare reversibile 256
15.3. Numărătoare presetabile 259
15.4. Numărătoare în cod arbitrar 262
15.5. Probleme de tehnica implementării numărătoarelor 264
Modulul 16
16.1. Divizoare de frecvenŃă programabile 272
16.1.1. Schema de principiu a unui divizor programabil 273
16.1.2. Divizor cu o sumă de două numere 275
BIBLIOGRAFIE 281
X
Modulul 1
Obiectivele modulului:
• Sisteme de numeraŃie
• NoŃiuni de algebră logică
• Semnale analogice şi semnale numerice (digitale)
• Teste de autoevaluare
1.1. Sisteme de numeraŃie
DefiniŃie
Un sistem de numeraŃie reprezintă totalitatea regulilor de reprezentare a
numerelor cu ajutorul unor simboluri denumite cifre.
Clasificare
Sistemele de numeraŃie pot fi:
- sisteme de numeraŃie poziŃionale (sistemul zecimal)
- sisteme de numeraŃie nepoziŃionale (sistemul roman)
Caracteristici
Orice sistem de numeraŃie se caracterizează prin :
- baza sistemului: B
- coeficienŃii care înmulŃesc puterile bazei: bi
De exemplu, într-un sistem de numeraŃie poziŃional în baza B, un număr
întreg N se scrie sub forma următoare:
N = bn-1 bn-2 bn-3 . . . b1 b0
i
unde simbolurile bi sunt coeficienŃii care înmulŃesc puterile B ale bazei, în
dezvoltarea polinominală a numărului N: n −1
N = bn-1⋅B
n-1 n-2
+ bn-2⋅B
1 0
+ ….. + b1⋅B +b0⋅B = ∑b
i=0
i ⋅B
i
Exemplul 1.1
Cel mai utilizat sistem de numeraŃie, sistemul arab, este un sistem cu baza
10 (B = 10), care foloseşte deci 10 simboluri (cifre): aceştia sunt coeficienŃii sunt bi
1
Electronică digitală. Teorie. AplicaŃii. Teste
= 0, 1, 2…9. Astfel, numerele 156 şi 3562, de exemplu, se vor scrie în modul

următor:
2 1 0
156 = 1 x 10 + 5 x 10 + 6 x 10
3 2 1 0
3562 = 3 x 10 + 5 x 10 + 6 x 10 + 2 x 10
Se observă că, în acest sistem, care este un sistem de numeraŃie
poziŃional, cifra bi (de rangul i) intră în valoarea numărului respectiv cu o pondere
dată de puterea “i” a bazei B.
Începând cu anii ’50 ai secolului trecut, odată cu apariŃia tehnicilor de calcul

numeric, sistemul de numeraŃie folosit cu predilecŃie în acest domeniu este sistemul
de numeraŃie binar. RaŃiunea este aceea că dispozitivele sau elementele tehnicii de
calcul numerice sunt caracterizate prin două stări distincte, proprii unui comutator
(închis şi deschis), cărora li se asociază prin convenŃie două cifre: 1 şi 0. În acest
sistem baza este 2, (B = 2), iar coeficienŃii bi sunt 0 şi 1, astfel că numerele vor fi
scrise astfel:
n−1
N= ∑b
i =0
i⋅2
i
; i = 0, 1, 2…n-1
Exemplul 1.2
Numărul 23 din baza 10 se va scrie în binar:
4 3 2 1 0
23 = 1x2 + 0x2 + 1x2 + 1x2 + 1x2 = 10111
2310 = 10111
Există şi alte sisteme de numeraŃie, mai puŃin folosite, cum ar fi:

- sistemul de numeraŃie ternar (B = 3; bi=0,1,2)
- sistemul de numeraŃie cuaternar (B = 4; bi=0,1,2,3)
- sistemul de numeraŃie chinar (B = 5; bi=1,2,3,4)
- sistemul de numeraŃie octal (B = 8; bi=0,1,2,3…7)
- sistemul de numeraŃie dozecimal (B = 12)
Exemplul 1.3
Sistemele de numeraŃie cu baza mai mare de 10 (B>10) (cum ar fi sistemul
dozecimal, în care B = 12 sau sistemul hexazecimal, în care B = 16) folosesc şi alte
simboluri pentru coeficienŃii bi (litere), cărora li se atribuie o valoare numerică bine
determinată. Astfel, în sistemul hexazecimal, cei 16 coeficienŃi bi sunt:
2
Modulul 1
bi = 0, 1, 2,…9, A, B, C, D, E, F (10 → A; 11 → B → 12 → C; 13 → D; 14
→ E; 15 → F).
Numerele 26, 33 şi 269 din baza 10 se vor scrie în sistemul de numeraŃie
hexazecimal astfel:
1 0
2610 = 1x16 + Ax16 = 1A16
1 0
3310 = 2x16 + 1x16 = 2116
2 1 0
26910 = 1x16 + 0x16 + Dx16 = 10D16
Conversia unui număr dintr-o bază de numeraŃie în alta se face pe baza

unor algoritmi (reguli) iterativi de conversie.
Exemplul 1.4
Algoritmul de conversie zecimal–binar pentru un număr natural (întreg şi
pozitiv) se face pornind de la dezvoltarea polinominală a numărului, prin împărŃiri
succesive cu 2, pornind de la observaŃia că dacă numărul este impar, atunci primul
rest trebuie să fie 1, iar dacă este par, restul este zero:
n-1 n-2 3 2 1 0
N = bn-1 ⋅ 2 + bn-2 ⋅ 2 + …+b3 ⋅ 2 + b2 ⋅ 2 + b1 ⋅ 2 + b0⋅2
n-2 n-3 2 1 0
N = 2(bn-1⋅2 + bn-2⋅2 +….. + b3⋅2 + b2⋅2 + b1⋅2 ) + b0 (rest)
N1
n-3 n-4 1 0
N1 = 2(bn-1⋅2 + bn-2⋅2 +….. + b3⋅2 + b2⋅2 ) + b1⋅ (rest)
N2
……………………………………………………….
n-k-2 0
Nk = 2(bn-1⋅2 + …..+ bk-1 2 ) + bk⋅ (rest)
În urma împărŃirilor succesive se obŃin astfel resturile, care sunt tocmai
coeficienŃii bi în ordinea inversă a apariŃiei, ai numărului respectiv exprimat în baza
2, după cum se vede şi din exemplul 1.5.
Exemplul 1.5
Numărul 93, de exemplu, se poate converti din baza 10 în baza 2 urmând
algoritmul prezentat mai sus. Se observă că valoarea zero a câtului ultimei împărŃiri
opreşte rularea algoritmului, iar resturile obŃinute, în ordinea inversă a apariŃiei lor,
reprezintă coeficienŃii reprezentării numărului în baza 2. Astfel, primul rest
reprezintă coeficientul cel mai puŃin semnificativ (care înmulŃeşte puterea zero a
3
bazei 2), iar ultimul rest – coeficientul cu semnificaŃia (ponderea) cea mai mare,
care înmulŃeşte puterea cea mai mare a bazei 2.
93=2 x 46 + 1
46=2 x 23 + 0
23=2 x 11 + 1
11=2 x 5 + 1
5=2 x 2 + 1
2=2 x 1 + 0
1=2 x 0 + 1 b6 b 5 b 4 b 3 b 2 b 1 b 0
1 0 1 1 1 0 1
26 2 5 2 4 2 3 2 2 2 1 2 0
6 5 4 3 6 2 1 0
932 = 1011101 =1⋅2 + 0⋅2 +1⋅2 +1⋅2 +1⋅2 +1⋅2 + 0⋅2 +1⋅2
1.2. NoŃiuni de algebră logică
Algebra logică operează cu propoziŃii, care pot fi:

- propoziŃii false
- propoziŃii adevărate
Dacă presupunem că pentru conformaŃia unei persoane sunt alocate 2
atribute – gras / slab, iar pentru apă numai rece şi cald, atunci propoziŃiile: George
este slab; George este gras sunt naturale.
Dacă însă considerăm un atribut fals iar celălalt adevărat, aceste propoziŃii
simple pot fi false sau adevărate. De exemplu, dacă admitem că gras este fals,
slab va fi atributul adevărat, iar dacă admitem că rece este atributul fals, cald va fi
atributul adevărat. Folosind aceste convenŃii, propoziŃiile vor putea fi apreciate
astfel: George este gras - propoziŃie falsă (are valoarea de fals); George este slab
– propoziŃie adevărată (are valoarea de adevăr); Apa este caldă – propoziŃie
adevărată; Apa este rece - propoziŃie falsă.
Cu aceste propoziŃii simple se pot face propoziŃii compuse, făcând
abstracŃie de sens. Legarea propoziŃiilor simple se face prin conective (conectoare)
logice. În funcŃie de valoarea adevărat sau fals a propoziŃiilor simple, propoziŃiile
compuse pot fi adevărate sau false. De exemplu, o propoziŃie compusă realizată
4
Modulul 1
cu două propoziŃii simple legate prin conectivul (conectorul) logic ŞI este

următoarea:
George este slab ŞI apa este rece.
Această propoziŃie este falsă, deoarece numai prima din cele două
propoziŃii simple este adevărată, iar conectivul logic folosit (ŞI) presupune ca
ambele propoziŃii simple, care compun propoziŃia compusă, să fie adevărate.
Matematicianul George Boole (1815 - 1854) a elaborat o algebră
(denumită algebră Booleană, după numele său) ale cărei axiome şi teoreme
transferă logica aristoteliană a propoziŃiilor din domeniul raŃionamentului pur într-un
limbaj formal, care operează cu simboluri (logica formală).
În această logică simbolică, ce poate fi folosită pentru descrierea conectării
în sisteme a unor elemente care prezintă în funcŃionare doar două stări distincte,
se poate face abstracŃie de sensul propoziŃiei şi se poate conveni să se atribuie
acesteia doar două valori:
- valoarea “1” – propoziŃiei adevărate
- valoarea “0” – propoziŃiei false
Algebra booleană operează deci pe o mulŃime binară B:
B = {xx = 0,1}
în care elementele mulŃimii reprezintă valorile logice de adevăr sau de fals şi se
definesc astfel:
0 ≡ elementul nul
1 ≡ elementul unitate (universal)
“0” şi “1” sunt cifrele sistemului de numeraŃie în baza 2, fiind denumite şi
biŃi.
FuncŃia logică (funcŃia binară) reprezintă o propoziŃie compusă, a cărei
valoare depinde de valoarea propoziŃiilor simple care o compun şi care poate avea
doar două valori binare: “0” sau “1”.PropoziŃiile simple, de tipul Apa este rece, ca şi
cele compuse, cum este George este slab ŞI apa este rece, pot fi exprimate prin
simboluri literale (litere), ca în algebra obişnuită, cum ar fi: a, b, c … x, y, z …etc.
O funcŃia logică poate fi complet definită de un tabel finit în care se trec
toate valorile funcŃiei, în corespondenŃă cu valorile propoziŃiilor simple care o
compun şi cu ale variabilelor binare de intrare. Aceasta este aşa-numita tabelă de
adevăr a funcŃiei logice.
Logica formală poate fi aplicată în tehnică la sistemele automate care
utilizează elemente de comutaŃie (mecanice, electrice, pneumatice etc.) cu 2 stări
distincte de funcŃionare. În anii ’30, americanul Claude Shannon de la Institutul de
Tehnologie din Massachusetts – California, a aplicat pentru prima dată această
5
logică formală pentru descrierea funcŃionării circuitelor electrice care conŃin

contacte şi relee. El a fost cel care a elaborat teoria sistemelor de comutaŃie cu
relee, folosind principiile algebrei booleene şi demonstrând pentru prima dată că
algebra booleană poate fi materializată în circuite electrice de comutaŃie. Este
vorba, evident, de circuite electrice cu două stări – deschis şi închis.
În astfel de circuite electrice, cele două simboluri binare “1” şi “0” pot avea
ca suport fizic prezenŃa sau absenŃa unor semnale de tensiune sau de curent
(figura 1.1).
s(t)
"1" "1" "1" "1" "1"

E
0 "0" 0" "0" "0" "0"

t
Fig. 1.1. Exemplu de aplicare a logicii formale booleene

într-un circuit electric
Modul de atribuire a simbolurilor logice stărilor sistemelor fizice studiate

sau semnalelor electrice care descriu funcŃionarea acestora este o chestiune
formală, care se poate face în două moduri. Astfel, într-o logică pozitivă:
- prezenŃei tensiunii U sau a (intensităŃii) curentului I i se atribuie valoarea
logică “1”
- absenŃei tensiunii U sau a curentului I i se atribuie valoarea logică “0”
În logica negativă:
- prezenŃei tensiunii U sau a curentului I i se atribuie valoarea logică “0”
- absenŃei tensiunii U sau a curentului I i se atribuie valoarea logică “1”.
1.3. Semnale analogice şi semnale digitale
a) Semnalul analogic (continuu) este un semnal variabil în timp, ale cărui

valori posibile acoperă un domeniu continuu şi sunt proporŃionale cu mărimea
fizică pe care o reprezintă semnalul respectiv. El pot lua o infinitate de valori în
acel domeniu.
6
Modulul 1
De exemplu, semnalul furnizat de un microfon este un semnal analogic, a

cărui amplitudine este în permanenŃă proporŃională cu presiunea aerului exercitată
asupra membranei microfonului (figura 1.2). În general, marea majoritate a
traductoarelor (senzorilor) care transformă mărimile fizice în semnale electrice,
furnizează semnale analogice, adică semnale cu o variaŃie continuă în timp.
b) Semnalele digitale (numerice) sunt semnale electrice, compuse dintr-o
succesiune de simboluri, fiecare putând avea numai una dintr-un număr finit de
valori posibile.
De exemplu, aceste valori pot fi: 1, 0 (2 valori); sau 1; 0, -1(3 valori); sau 0,
1, 2….9 (10 valori) etc. Denumirea de digital vine de la englezescul digit – cifră. De
exemplu, dacă un semnal poate lua numai 2 valori posibile, reprezentarea sa în
domeniul timp ar arăta ca în figura 1.3 a, iar dacă numărul valorilor posibile este 3,
semnalul ar putea avea forma din figura 1.3 b. Rezultă deci că semnalul digital
este un semnal discret, atât în timp, cât şi în ceea ce priveşte valorile amplitudinilor
sale.
s(t)
0 t
Fig. 1.2. Semnal analogic
s(t)
VH
a)
VL
0 t
s(t)
"1" "1" "1"

+E
b) 0 "0" "0" "0" "0" "0" t
-E
"-1"
Fig. 1.3. Semnale digitale (numerice)

7
În practica electronică, dintre toate posibilităŃile de reprezentare a

semnalelor digitale, cea mai uzuală este reprezentarea prin două nivele distincte
de tensiune, de exemplu, un nivel maxim (pozitiv sau negativ) şi un nivel minim, în
general cât mai apropiat de zero. Semnalele de acest tip se numesc semnale
dreptunghiulare sau rectangulare (figurile 1.1 şi 1.3 a). Ele se definesc prin
următoarele mărimi caracteristice:
- palierele (palierul inferior şi palierul superior)
- fronturile: frontul crescător tr (anterior sau pozitiv – rise time – timpul de
creştere) şi frontul descrescător tf (posterior sau negativ – fall time – timpul de
cădere), aşa cum se poate observa în fig. 1.4.
- perioada (T)
- durata impulsurilor (τ)
- factorul de umplere sau duty cycle în engleză (care reprezintă raportul
dintre durata impulsurilor şi perioada acestora) (fig. 1.5)
- amplitudinea impulsurilor (A).
Dacă un semnal poate lua numai două valori posibile, el se numeşte
semnal binar.
Asociind celor două valori posibile ale semnalului valorile “0” logic şi “1”
logic, rezultă că reprezentarea unui semnal digital se va face printr-o succesiune a
celor 2 simboluri – “0” şi “1”. În exprimarea curentă, referirea la “1” (unu logic) sau
“0” (zero logic) se face prin cuvântul bit - binary digit – cifră binară.
Fig. 1.4. Caracteristicile semnalului dreptunghiular
8
Modulul 1
Fig. 1.5. Definirea factorului de umplere (duty cycle)
9
1.4. Teste de autoevaluare
1. Un semnal dreptunghiular (rectangular) se caracterizează prin:

a) frontul anterior (pozitiv, crescător)
b) frontul posterior (negativ, descrescător)
c) cele două paliere (superior şi inferior)
d) toate cele de mai sus
2. Prin perioada unui semnal dreptunghiular (rectangular) se înŃelege:

a) durata de timp dintre două fronturi anterioare sau posterioare succesive
b) durata de timp dintre două treceri succesive prin zero
c) durata de timp dintre două paliere (superioare sau inferioare) succesive
3. Prin frontul crescător al unui impuls se înŃelege:

a) durata palierului superior al impulsului
b) intervalul de timp în care amplitudinea impulsului creşte de la valoarea
minimă la valoarea maximă
c) intervalul de timp în care amplitudinea impulsului creşte de la 10% la 90%
din valoarea maximă
d) intervalul de timp în care amplitudinea impulsului creşte de la 5% la 95%
4. Un impuls dreptunghiular se caracterizează prin:

a) durată şi amplitudine
b) durată şi fronturi
c) durată, amplitudine şi fronturi
d) durată, amplitudine, fronturi şi perioadă de repetiŃie
5. Prin frontul descrescător al unui impuls se înŃelege:

a) durata palierului inferior al impulsului
b) intervalul de timp în care amplitudinea impulsului scade de la valoarea
maximă la valoarea minimă
c) intervalul de timp în care amplitudinea impulsului scade de la 90% la 10%
d) intervalul de timp în care amplitudinea impulsului scade de la 95% la 5%
10
Modulul 1
6. Excursia maximă în amplitudine a unui semnal oarecare, variabil în timp,

se numeşte:
a) amplitudine vârf-vârf
b) amplitudine maximă pozitivă
c) amplitudine maximă de vârf
d) valoare efectivă
7. Excursia pozitivă maximă în amplitudine a unui semnal variabil în timp se

numeşte:
a) amplitudine vârf-vârf
b) amplitudine de vârf pozitivă
c) amplitudine maximă
d) valoare efectivă
8. La transmisiile cu modulaŃia impulsurilor în durată (PWM – Pulse Width

Modulation) se modifică:
a) amplitudinea impulsurilor
b) durata impulsurilor
c) amplitudinea şi durata impulsurilor
9. Un sistem de numeraŃie se caracterizează prin:

a) baza sistemului
b) coeficienŃii care înmulŃesc puterile bazei
c) puterile bazei
d) ambele a şi b
10. În sistemul de numeraŃie zecimal:

a) baza este 2, iar coeficienŃii care înmulŃesc puterile lui 2 sunt 0,1 şi 2
b) baza este 10, iar coeficienŃii care înmulŃesc puterile lui 10 sunt 0 şi 1
c) baza este 10, iar coeficienŃii care înmulŃesc puterile lui 10 sunt 0, 1, 2,
3…..9
d) baza este 10, iar coeficienŃii care înmulŃesc puterile lui 10 sunt 1, 2, 3…..9
şi 10
11. Ce număr în baza 10 reprezintă dezvoltarea polinomială următoare?

2 1 0
1 x 10 + 5 x 10 + 6 x 10
11
a) 615
b) 651
c) 156
d) 516
12. Ce număr în baza 10 reprezintă dezvoltarea polinomială următoare?

3 2 1 0
3 x 10 + 5 x 10 + 6 x 10 + 2 x 10
a) 2653
b) 3562
c) 35,62
d) 25,53
13. Dezvoltarea polinomială a unui număr în baza 2 reprezintă:

a) o sumă de puteri ale lui 2, puterile lui 2 fiind 0, 1, 2, 4, 8, 16…..
b) o sumă de puteri ale lui 2, coeficienŃii fiind 0,1 sau 2
c) o sumă de puteri ale lui 2, coeficienŃii şi puterile lui 2 fiind 0 sau 1
d) o sumă de puteri ale lui 2, coeficienŃii fiind 0 sau 1, iar puterile lui 2 fiind 0, 1,
2, 3, 4……..
14. Care este dezvoltarea polinomială a unui număr în baza 2, exprimat prin
secvenŃa binară 1101?
3 2 1 0
a) 1 x 2 + 0 x 2 + 1 x 2 + 1 x 2
3 2 1 0
b) 1 x 2 + 1 x 2 + 0 x 2 + 1 x 2
4 3 2 1
c) 1 x 2 + 1 x 2 + 0 x 2 + 1 x 2
4 3 2 1
d) 1 x 2 + 0 x 2 + 1 x 2 + 1 x 2
15. Care este dezvoltarea polinomială a unui număr în baza 2, exprimat prin
secvenŃa binară 101101?
5 4 3 2 1 0
a) 1 x 2 + 1 x 2 + 1 x 2 + 0 x 2 + 1 x 2 + 1 x 2
5 4 3 2 1 0
b) 1 x 2 + 1 x 2 + 1 x 2 + 0 x 2 + 0 x 2 + 1 x 2
6 5 4 3 2 1
c) 1 x 2 + 0 x 2 + 1 x 2 + 1 x 2 + 0 x 2 + 1 x 2
5 4 3 2 1 0
d) 1 x 2 + 0 x 2 + 1 x 2 + 1 x 2 + 0 x 2 + 1 x 2
16. SecvenŃa binară 11001 reprezintă următorul număr în baza 10:

a) 19
b) 50
c) 25
12
Modulul 1
d) 24

a) 89
b) 88
c) 77
d) 54

a) 98
b) 113
c) 111
d) 109
13
Modulul 2
• Conversia analog-numeric
• Coduri numerice
• Coduri alfanumerice
2.1. Conversia analog-numeric
În mod obişnuit, mărimile de ieşire ale traductoarelor pentru mărimi fizice

sau mecanice sunt semnale electrice analogice. În sistemele de achiziŃie de date
cu un număr mare de surse de semnal (date), sau când se pune problema
prelucrării acestora pe calculator, este necesară transformarea semnalelor
analogice provenite de la aceste surse în semnale digitale (numerice).
Avantajele folosirii datelor sub formă numerică sunt:
- prelucrarea mult mai precisă (folosind tehnica de calcul numeric)
- memorarea şi manipularea mult mai uşoară
- sortarea exactă
- acumularea erorilor mult mai mică
Conversia semnalelor analogice în semnale digitale (numerice) se face în
3 etape distincte:
a) eşantionarea semnalului analogic
b) cuantizarea
c) codarea eşantioanelor
a) Eşantionarea. Fie un semnal neperiodic, arbitrar, s(t), variabil continuu.

Eşantionare înseamnă înlocuirea funcŃiei s(t) cu valorile discrete pe care funcŃia le
ia în anumite momente de timp.
Practic, în cazul unui semnal electric, eşantionarea constă în înlocuirea
semnalului variabil continuu cu o succesiune de impulsuri situate, de obicei, la
intervale de timp egale şi ale căror amplitudini sunt egale cu amplitudinea
14
Modulul 2
semnalului la momentele respective. Aceste impulsuri se numesc eşantioane

(figura 2.1 a).
Intervalul de timp (T) dintre 2 eşantioane se numeşte perioadă de
eşantionare (corespunzător frecvenŃei de eşantionare fes).
Teorema eşantionării arată că un semnal continuu variabil în timp, cu
spectrul limitat la o frecvenŃă maximă fM, este complet definit de eşantioanele sale,
cu condiŃia ca frecvenŃa de eşantionare să fie mai mare sau cel puŃin egală cu
dublul frecvenŃei maxime a semnalului eşantionat (adică fes ≥ 2fM ). Aceasta
înseamnă că semnalul poate fi reconstituit fără distorsiuni din eşantioanele sale.
Durata eşantioanelor τ este, de regulă, mult mai mică decât perioada de
eşantionare T.
Acest semnal (fig. 2.1 b) nu este un semnal digital deoarece eşantioanele
pot lua o infinitate de valori. Semnalul eşantionat este, în esenŃă, un semnal
constituit dintr-un tren de impulsuri modulate în amplitudine (MIA), fiecare impuls
având amplitudinea semnalului iniŃial în momentul eşantionării (fig. 2.2).
Problema fundamentală care se pune la eşantionarea unui semnal este cât
de des trebuie prelevate eşantioanele, pentru a nu se pierde informaŃia conŃinută
de semnalul respectiv.
Pentru a obŃine din semnalul eşantionat un semnal digital, este necesară o
nouă operaŃie - cuantizarea acestor eşantioane.
b) Cuantizarea amplitudinilor eşantioanelor se realizează în modul

următor (fig. 2.1 c):
♦ domeniul de amplitudini al semnalului este împărŃit într-un număr finit
de intervale de cuantizare;
♦ două intervale de cuantizare sunt despărŃite (separate) de amplitudinea
de decizie;
♦ în centrul fiecărui interval de cuantizare se găseşte nivelul de
reconstrucŃie.
Prin cuantizare, toate eşantioanele a căror amplitudine se găseşte într-un
acelaşi interval de cuantizare, capătă amplitudinea nivelului de reconstrucŃie
respectiv (figura 2.1 c).
Există două metode de cuantizare:
- cuantizare uniformă (liniară), când intervalele de cuantizare se aleg
egale, fapt ce conduce la apariŃia unor distorsiuni mari de cuantizare în cazul
semnalelor de amplitudine mică;
15
- cuantizare neuniformă (neliniară), când intervalele de cuantizare se

aleg inegale, proporŃionale cu numărul de ordine al intervalului de cuantizare. În
acest mod se obŃine o reducere considerabilă a numărului de intervale de
cuantizare necesar pentru că semnalele de amplitudine mică sunt cuantizate cu
intervale mici, în timp ce semnalele de amplitudine mare - cu intervale mari. Prin
această metodă se obŃine şi o reducere a distorsiunilor de cuantizare.
s(t)
a)
0 T t
b)
0 T τ t
interval nivele (amplitudini)

de de decizie
cuantizare
nivel de
reconstrucŃie
c)
eşantion
cuantizat
Fig. 2.1. Conversia analog-numerică: eşantionarea (a)
şi cuantizarea amplitudinilor eşantioanelor (b,c)
În urma cuantizării, semnalul analog devine semnal digital (numeric) pentru

că fiecare eşantion nu poate lua decât un număr finit de valori posibile.
16
Modulul 2
Transmiterea sau prelucrarea

prelucrarea acestui semnal este tehnic posibilă, dar nu este cea
mai avantajoasă. De aceea este necesară o ultimă etapă de prelucrare a
semnalului, în care se realizează aşa numita codare a eşantioanelor.
semnalului,
c) Codarea eşantioanelor
Să presupunem, de exemplu, că operaŃia de cuantizare ss--a
a făcut pe 16
nivele. Aceasta înseamnă că prin codare se va asocia fiecărui eşantion un simbol
ce poate lua 16 valori posibile (caz în care avem de
de--a
a face cu un cod
hexazecimal). Într
Într-o
o altă variantă de codare, se pot asocia fiecărui
fiecărui eşantion cuvinte
4
de cod formate din 2 simboluri, fiecare simbol având câte 4 valori posibile (adică 2
= 16 valori). În acest mod se face o codare folosind un cod cuaternar (care
foloseşte 2 simboluri având 4 valori posibile). Dar, şi mai bine, se pot folosi cuvinte
de cod formate din 4 simboluri, fiecare simbol având doar 2 valori posibile,
2
rezultând astfel un număr de 4 = 16 combinaŃii, adică să se folosească un cod
binar (fig. 2.2). Sintetizând, se poate scrie:
Cod binar - cuvântul de cod are struct
structura:
ura: b3b2b1b0, fiecare din cele 4
simboluri bi având doar valoarea 0 sau1;
Cod cuaternar - cuvântul de cod: c1c2 →2
2 simboluri; ci = 0;1;2;3
Cod hexazecimal - cuvântul de cod are1
are1 simbol; z = 0;1;2;…16
Fig. 2.2. Codarea eşantioanelor
Avantajele principale ale codării în binar sunt:

- circuitele electrice sunt foarte simple pentru că sunt folosite circuite cu
doar două stări de funcŃionare;
- semnalul binar este mult mai rezistent la perturbaŃii decât un semnal
analogic sau chiar decât oric
oricee alt tip de semnal digital dar nu binar
binar.
17
2.2. Coduri şi codificare
Codurile reprezintă o formă de exprimare a informaŃiei sau, altfel spus, o

translatare de limbaj.
Cu ajutorul codurilor, informaŃia este transpusă într-o formă accesibilă
numai atunci când se cunoaşte cheia codificării.
Fie X = x1, x2…xp mulŃimea simbolurilor primare, emise de o sursă de
informaŃie şi care urmează a fi codificate prin intermediul unor simboluri elementare
ale unei alte mulŃimi B = b1,b2,b3….,bn.
Prin operaŃia de codificare se asociază fiecărui element xi Є X al sursei
primare de informaŃie o secvenŃă de simboluri bi Є B, astfel încât modelul de
codificare va fi reprezentat prin corespondenŃa biunivocă:
x1 ↔ b1b3b1b4 =s1
x2 ↔ b2b1b2 = s2
x3 ↔ b3b1b1b5 = s3
………………….
xp ↔ b0b1b2b5b7 = sp
Cuvintele de cod s1, s2….sp formează o nouă mulŃime S:

S = s1, s2, s3…sp.
Astfel, codificarea se poate defini ca fiind corespondenŃa biunivocă între
mulŃimile X şi S, deci o aplicaŃie bijectivă de forma:
f:X→S
Codurile pot fi:
- uniforme – când toate cuvintele de cod s1, s2,…sp au aceeaşi lungime
- neuniforme – când cuvintele de cod au lungimi diferite.
În electronica digitală, mulŃimea B este mulŃimea binară:
B = 0,1
deci cuvintele mulŃimii S (care formează codul pentru informaŃia primară) sunt
cuvinte binare de o anumită lungime, de obicei 8, 16, 32, 64 biŃi ş.a.m.d.(de
exemplu: 11011011).
2.2.1. Coduri numerice

Prin intermediul cuvintelor binare se pot codifica numere din sistemul de
numeraŃie binar, octal, zecimal, hexazecimal etc. rezultând astfel următoarele
coduri:
18
Modulul 2
- binare
- octal → binar
- zecimal → binar
- hexazecimal → binar etc.
2.2.2. Coduri binare

Codurile binare realizează corespondenŃa dintre mulŃimea numerelor
binare şi alte mulŃimi (de exemplu mulŃimea numerelor întregi în baza 10, mulŃimea
caracterelor alfanumerice etc.). Ele permit codificarea unui număr exprimat într-un
sistem de numeraŃie oarecare într-un cuvânt de cod exprimat în sistem binar. Dacă
semnalele care se codifică au o singură polaritate, codul este unipolar, iar dacă
semnalele au polaritate ±, codul este bipolar. Orice număr, întreg sau fracŃionar,
poate fi reprezentat printr-un cuvânt binar.
Exemplul 2.1
Numărul 179 se poate scrie în cod binar folosind un cuvânt de cod de 8
biŃi:
7 6 5 4 3 2 1
179 = 10110011 = 1 x 2 + 0 x 2 + 1 x 2 + 1 x 2 + 0 x 2 + 0 x 2 + 1 x 2
0
+1x2
Un astfel de cuvânt de cod de 8 biŃi se numeşte byte şi are structura
următoare:
b7 b6 b5 b4 b3 b2 b1 b0
Bitul b7 este bitul cel mai semnificativ, cu ponderea cea mai mare (denumit
Most Signifiant Bit - MSB), iar bitul b0 este bitul cel mai puŃin semnificativ, cu
ponderea cea mai mică (denumit Least Signifiant Bit - LSB).
ObservaŃii
1. În cazul unor semnale (numere) de polarităŃi diferite (+/-) bitul cel mai
semnificativ MSB va reprezenta semnul numărului (de exemplu 0 ).
2. Numerele fracŃionare se pot reprezenta de asemenea în cod binar.
Virgula (punctul) nu este reprezentată fizic (în regiştri sau locaŃia de memorie), dar
programatorul trebuie să ştie între care biŃi ai cuvântului este localizat.
Codurile binare cele mai folosite sunt:

- codul binar natural (cod unipolar)
19
- codul binar complementar (cod unipolar)

- codul binar deplasat
- codul complementar faŃă de 2 etc.
Coduri ponderate
a) Codul binar natural realizează corespondenŃa dintre un număr scris în
baza 10 şi echivalentul său din baza 2. El se foloseşte numai pentru reprezentarea
semnalelor care au o singură polaritate (pozitivă sau negativă). În logica pozitivă,
valoarea logică “1” corespunde celei mai pozitive dintre cele 2 nivele logice, iar în
logica negativă “1” logic corespunde celei mai negative dintre cele 2 nivele logice.
Acest cod este un cod ponderat, având ca ponderi puterile lui 2.
b) Codul binar-zecimal 8421 sau BCD 8421 (Binary Coded Decimal)
realizează corespondenŃa dintre primele 10 numere din baza 10 şi primele 10
numere binare (din baza 2).
c) Codul Aiken 2421 a fost folosit la primele sisteme de calcul automat.
Este un cod autocomplementar, care are unele avantaje în efectuarea operaŃiilor.
Aceste ultime două coduri sunt coduri ponderate – asociază fiecărei cifre
zecimale o tetradă binară, iar ponderea fiecărui bit din tetradă este egală cu
valoarea cifrei din denumirea codului.
Tabelul 2.1.
Numărul CODURI BINARE PONDERATE
în cod 8421 2421 4221 7421
zecimal (BCD) (AIKEN)
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
1 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 1
2 0 0 1 0 0 0 1 0 0 0 1 0 0 0 1 0
3 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
4 0 1 0 0 0 1 0 0 0 1 1 0 0 1 0 0
5 0 1 0 1 1 0 1 1 0 1 1 0 0 1 0 1
Exemplul
6 2.2
0 1 1 0 1 1 0 0 1 1 0 0 0 1 1 0
0
În codul “8421”, în cuvântul de cod, bitul 0 are ponderea 1= 2 , bitul 1 –
7 1 0 1 1 1 1 1 02 1 1 1 0 1 0 13 1 1
ponderea 2 = 2 , bitul 2 – ponderea 4 = 2 , bitul 3 – ponderea 8 = 2 ş.a.m.d.
8
Simbolurile 1b 0, b0, 0 1 1 1 0 respectiv
b , b reprezintă 1 1 biții
1 0 3, 2,11,00.0Acest
1 cod se
3 2 1 0
9 binar 1natural
numeşte cod 0 0 1(Naturaly
1 1Binary
1 1 Coded
1 1Decimal),
1 1 1 0 1că0 fiecare bit
pentru
are ponderea numărării în binar.
20
Modulul 2
Exemplul 2.3
În codul “2421”, numărul 5 în baza 10 se va scrie:
1011 2421 = 1x 2 + 0 x 4 + 1x 2 + 1x1 = 5 10
Acelaşi număr, în codul “4221” va avea expresia:

1001 4221 = 1x 4 + 0x2 + 0 x2 + 1x1 = 5 10
Coduri neponderate
Codurile neponderate asociază cifrelor zecimale secvenŃe binare după altă
regulă decât cea a ponderilor.
Cele mai folosite coduri neponderate sunt:
- Codul EXCESS 3 (Plus 3)
- Codul Gray
- Codul “2 din 5”
a) Codul Excess 3 (sau codul binar excess 3) provine din codul binar
natural 8421 prin adunarea lui 3 la fiecare secvenŃă. Acest cod se foloseşte pentru
a realiza corespondenŃa dintre numerele de la 0011 (3 în baza 2) până la 1100 (12
în baza 2) în ordine crescătoare şi cifrele din baza 10. Astfel, secvenŃa binară ce
exprimă pe 0 în codul Excess 3 corespunde lui 3 din codul 8421, cea care exprimă
pe 1 în codul Excess 3 corespunde lui 4 în 8421 ş.a.m.d.
b) Codul Gray a fost construit pe principiul ca două secvenŃe (numere)

binare succesive (consecutive) să nu difere decât prin valoarea unei singure cifre
(printr-un singur bit).
Este un cod neponderat – poziŃia biŃilor nu semnifică o pondere numerică
ca în cazul codului binar natural sau a altui cod ponderat.
Codul Gray este un cod cu mare importanŃă teoretică şi practică, folosit în
metodele grafice de adiacenŃă pentru minimizarea funcŃiilor logice la
implementarea circuitelor logice combinaŃionale, la eliminarea hazardului logic în
implementarea circuitelor logice secvenŃiale, pentru codificarea deplasărilor
unghiulare, în traductoarele unghi-număr etc. Se mai numeşte şi cod binar
reflectat pentru că secvenŃele codului Gray pot fi deduse din cele ale codului 8421
pe baza următoarelor relaŃii:
b0 = a0 ⊕ a1 b2 = a2 ⊕ a3
b1 = a1 ⊕ a2 b3 = a3
21
Simbolul ⊕ reprezintă operaŃia “sumă modulo 2” care se realizează cu

circuitul logic SAU-EXCLUSIV (XOR), care va fi descris în capitolul următor.
Tabelul 2.2.
Numărul Cod BCD CODURI NEPONDERATE
în cod 8 4 21 EXCES 3 GRAY 2 din 5
zecimal a3 a2 a1 a0 (Plus 3) b3 b2 b1 b0 (7 4 2 1 0)
0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 0 0 0
1 0 0 0 1 0 1 0 0 0 0 0 1 0 0 0 1 1
2 0 0 1 0 0 1 0 1 0 0 1 1 0 0 1 0 1
3 0 0 1 1 0 1 1 0 0 0 1 0 0 0 1 1 0
4 0 1 0 0 0 1 1 1 0 1 1 0 0 1 0 0 1
5 0 1 0 1 1 0 0 0 0 1 1 1 0 1 0 1 0
6 0 1 1 0 1 0 0 1 0 1 0 1 0 1 1 0 0
7 0 1 1 1 1 0 1 0 0 1 0 0 1 0 0 0 1
8 1 0 0 0 1 0 1 1 1 1 0 0 1 0 0 1 0
9 1 0 0 1 1 1 0 0 1 1 0 1 1 0 1 0 0
Exemplul 2.4
Pentru codificarea unei deplasări unghiulare în cod binar (cum ar fi poziŃia
unei giruete, care indică direcŃia din care bate vântul) se poate folosi un disc opac
cu fante sub formă de arce de cerc, solidar cu axul giruetei, poziŃia discului fiind
“citită” cu ajutorul unor optocuploare. Codarea acestui disc se poate face în cod
binar natural sau în cod Gray. Astfel, pentru codificarea a 16 poziŃii distincte
(punctele cardinale, intercardinale şi inter-intercardinale) este necesar să se
folosească cuvinte de cod de 4 biŃi, deci pe suprafaŃa discului se vor practica 4
rânduri de fante sub formă de arce de cerc (fig. 2.3).
Se remarcă faptul că, spre deosebire de discul codat în cod binar, la rotirea
discului codificat în cod Gray între două poziŃii alăturate, nu se schimbă decât unul
din cei 4 biŃi care codifică poziŃiile discului, eliminându-se astfel hazardul logic.
Astfel, deoarece în practică, într-o astfel de construcŃie este greu de presupus că
tranziŃia biŃilor care se schimbă între două poziŃii succesive are loc simultan,
conversia în cod Gray se dovedeşte cea mai avantajoasă.
22
Modulul 2
Fig. 2.3. Discuri codate în cod binar (stânga)

şi în cod Gray (dreapta)
Un exemplu practic de disc pentru indicarea a 8 poziŃii (sectoare) cardinale

şi intercardinale, codat în cod Gray, conform Tabelului 2.2 este prezentat în fig.
2.4.
001 011
000 010
100
110
101 111
Fig. 2.4. Disc codat în cod Gray pentru indicarea a

8 sectoare
Coduri bipolare
Codurile bipolare permit să se exprime atât valoarea mărimii care se
codifică cât şi semnul acesteia. Se folosesc în conversia A/N şi N/A. Cele mai
cunoscute coduri bipolare sunt:
a) codul binar deplasat
b) codul complementar faŃă de 2
c) codul complementar faŃă de 1
23
2.2.3. Coduri alfanumerice

Codurile alfanumerice realizează o corespondenŃă biunivocă între
mulŃimea informaŃiei primare X reprezentată din cifre (0, 1, 2…..9), litere (A, B,
C…a, b, c) şi semne speciale ( = ; / ? $ < &) şi mulŃimea cuvintelor binare de cod,
de o lungime oarecare.
Necesitatea acestor coduri apare cu stringenŃă atunci când este necesar
să se codifice (memoreze) mesaje formate din cifre, litere, semne etc.
Cele mai utilizate coduri alfanumerice sunt:
- codul ASCII-7(8) – American Standard Code for Information
Interchange (de 7 / 8 biŃi);
- codul EBCDIC – Extended Binary Coded Decimal Interchange Code
(cod de 8 biŃi dezvoltat de compania IBM);
- codul HOLLERITH (inventat în 1883) – folosit în deceniile 7 şi 8 ai
secolului XX în calculatoarele care utilizau cartele perforate.
Exemple de secvenŃe în Cod ASCII

Caracter Cod ASCII Caracter Cod ASCII
0 30 % 25
1 31 & 26
2 32 # 23
3 33 ? 3F
: 3A [ 5B
< 3C ^ 5E
= 3D - 5F
A 41 * 2A
B 42 A 41
/ 5c $ 24
ASCII (se citeşte aski) este un cod mai eficient atunci când se compară, de
exemplu, caracterele ce urmează în ordinea normală a literelor din alfabet.
Fiecărui simbol codificat în cod ASCII i se pot asocia cuvinte binare de
cod, având 7 sau 8 biŃi/caracter. Simbolurile 0, 1, 2……8, 9, A, B, C, D, E, F din
tabel sunt simboluri hexazecimale.
Codul ASCII–7 are 128 caractere şi este recomandat de ISO (International
Standard Organisation), fiind acceptat în cele mai multe calculatoare şi
echipamente de calcul numeric. Se mai numeşte şi cod ISO.
24
Modulul 2
Codul ASCII, în ambele variante, prezintă un număr suficient de secvenŃe

pentru codificarea literelor, rămânând şi secvenŃe neasignate pentru alte caractere
alfanumerice.
Alte două coduri alfanumerice folosite multă vreme în activităŃi practice
(navigaŃie maritimă şi aeriană, radioamatorism, activităŃi militare etc.) sunt codurile
telegrafice având cel mai mic număr de biŃi pe secvenŃă: Codul Morse şi Codul
Baudot.
În cazul sistemelor industriale de comandă în timp real, cu ajutorul unui

cuvânt binar de 1 byte poate codifica 8 variabile binare (care reprezintă 8 mărimi
fizice) cu 2 stări, după cum se poate vedea din figura 2.5.
b7 b6 b5 b4 b3 b2 b1 b0 Variabile logice
bi= 0 bi=1
pompă
nu funcŃionează funcŃionează
DG1
deconectat conectat
DG2
deconectat conectat
comutator
deschis închis
limitator de cursă
nedepăşită depăşită
temporizare
efectuată în curs
temperaturã
sub limită peste limită
presiune
sub limită peste limită
Fig. 2.5. Exemplu de codificare a unor mărimi fizice

cu ajutorul variabilelor binare
25
1. Etapele în care se face conversia analog/numeric sunt, în ordine:

a) cuantizarea, eşantionarea, codarea eşantioanelor
b) eşantionarea, cuantizarea, codarea eşantioanelor
c) eşantionarea, codarea eşantioanelor, cuantizarea
d) oricare din cele de mai sus
2. Care dintre următoarele sintagme este specifică procesului de cuantizare a

amplitudinilor?
a) intervalul de cuantizare
b) amplitudinea de decizie
c) nivelul de reconstrucŃie
3. Codul binar natural se foloseşte pentru reprezentarea sub formă numerică

a semnalelor:
a) cu polaritate pozitivă
b) cu polaritate negativă
c) cu o singură polaritate
d) cu orice fel de polaritate
4. Codul ASCII este un cod:

a) binar natural
b) ponderat
c) alfanumeric
5. În codul Gray, două secvenŃe binare succesive diferă:

a) prin bitul cel mai puŃin semnificativ LSB
b) prin bitul cel mai semnificativ MSB
c) printr-un singur bit
26
Modulul 3
• Clasificarea sistemelor digitale
3.1. Clasificarea sistemelor digitale
Există mai multe criterii de clasificare a sistemelor digitale.

Un prim criteriu de clasificare este criteriul clasic, conform căruia
sistemele digitale se împart în:
a) Circuite combinaŃionale
b) Circuite secvenŃiale
a) Circuitele (logice) combinaŃionale CLC caracterizate de tripletul (X, Y,

f), au structura prezentată în figura 3.1. FuncŃia de transfer a unui circuit logic
combinaŃional este:
f:X→Y
adică unei configuraŃii binare X de la intrarea circuitului îi corespunde o configuraŃie
binară Y de ieşire. Ieşirea rezultă numai ca urmare a unei combinaŃii oarecare a
biŃilor aplicaŃi la intrare. Ea nu depinde de timp, ci numai de secvenŃa binară
(vectorul de intrare) aplicată la intrare.
Un sistem digital pur combinaŃional nu posedă memorie şi, în consecinŃă,
ieşirile sale sunt definite complet de intrările sale, la un moment dat de timp.
x0 x0 Y1
x1 CLC Y x1 Y2
CLC
xn-1 xn-1 Ym-1
Y = Y(x1, x2…x1n-1,) Yi = Yi(x1, x2…x1n-1,)

a) b)
Fig. 3.1. Circuite logice combinaŃionale
a) cu o ieşire; b) cu mai multe ieşiri
27
FuncŃia de transfer (intrare-ieşire) f a unui CLC poate avea mai multe

reprezentări. Astfel, ea poate fi exprimată prin:
- Tabela de adevăr – care defineşte funcŃionarea circuitului prin listarea
valorilor funcŃiei pe care o implementează acesta pentru fiecare cuvânt (combinaŃie
binară) de intrare;
- Reprezentarea sub formă analitică;
- Reprezentarea prin diagramă Veitch-Karnaugh.
Aceste reprezentări vor fi folosite în capitolele următoare.
b) Circuitele logice secvenŃiale CLS

Spre deosebire de CLC, relaŃia dintre semnalele de ieşire şi cele de intrare
ale unui circuit logic secvenŃial CLS este determinată nu numai de secvenŃa binară
aplicată la intrare, ci şi de secvenŃa binară anterioară acesteia, deci în analiza
comportării acestora trebuie luată în considerare şi variabila timp (propagare
neinstantanee) [17].
Ieşirea unui circuit logic secvenŃial CLS depinde şi de ordinea în care sunt
aplicate la intrare configuraŃiile binare, astfel încât, pentru aceeaşi configuraŃie
binară aplicată la intrare, sistemul poate răspunde diferit pe ieşire, funcŃie de
secvenŃa aplicată anterior intrării, care poate aduce starea internă a sistemului la
valori diferite. Cu alte cuvinte, ieşirea unui CLS depinde nu numai de configuraŃia
binară aplicată la intrare, ci şi de “istoria” sa [17]. De aceea, un sistem logic
secvenŃial conŃine şi o zonă în care să poată fi realizată, sub o formă oarecare,
funcŃia de memorare. Astfel, el poate fi divizat (segregat) într-o zonă de memorare
şi un circuit pur combinaŃional.
În zona de memorie a CLS este memorată, în esenŃă, evoluŃia anterioară a
circuitului.
Alt criteriu de clasificare are în vedere modul în care se produc

comutările (evenimentele) în sistem. Conform acestui criteriu, circuitele digitale pot
fi clasificate ]n două mari categorii:
a) Circuite sincrone
b) Circuite asincrone
În general, evenimentele (basculările, comutările) sau schimbarea stărilor
în sistemele digitale sunt controlate de un semnal de ceas sau de tact (CLOCK). În
acest caz se spune că funcŃionarea sistemului este sincronă sau sincronizată.
Prin sincronizarea unui semnal se înŃelege aducerea acelui semnal în
„acelaşi timp” cu semnalul de ceas [17].
28
Modulul 3
Semnalul de ceas (tact) marchează discontinuu timpul, sub forma unui

semnal periodic dreptunghiular, cu frecvenŃa foarte constantă, unitatea de timp
fiind perioada Tck a semnalului de ceas. Un moment dat pe scara timpului este
marcat printr-un multiplu mTck a perioadei ceasului.
Semnalul de ceas (tact) este caracterizat prin (fig. 3.2):
- perioada de repetiŃie Tck (frecvenŃa de ceas fck = 1/Tck)
- factorul de umplere τ /Tck (de regulă ≤ 50%)
- frontul activ (de exemplu frontul anterior / pozitiv, marcat cu săgeată în
figură) sau
- palierul activ (superior sau inferior).
CK
τ
0 Tck t
Fig. 3.2. Semnal de ceas (clock)
Evenimentele (comutările, tranziŃiile) care se produc în sistemele digitale

sincrone (care sunt sisteme discrete) sunt, de regulă, o consecinŃă a frontului activ
sau a palierului activ al semnalului de ceas (clock – CK sau CLK). Aceasta
înseamnă deci că ceasul poate acŃiona pentru marcarea timpului pe unul din
fronturi, sau pe unul din paliere, în acest caz frontul sau palierul numindu-se front
activ, respectiv palier activ.
Dacă într-un sistem digital sau într-o parte a lui, nu este aplicat semnalul de
tact (ceas, clock), comutările sunt asincrone şi sistemul este considerat asincron.
Circuitele digitale sincrone au în mod obligatoriu o intrare suplimentară –
intrarea de ceas (de tact sau de sincronizare) - iar sincronizarea se face, de regulă,
pe front, acest mod de sincronizare fiind mult mai precis decât sincronizarea pe
palier.
Frontul activ al semnalului de ceas (tact) este definit de utilizator şi el poate
fi frontul pozitiv (anterior / crescător), sau frontul negativ (posterior / descrescător).
Ieşirea unui circuit logic sincron este condiŃionată de:
- secvenŃa aplicată la intrare
- secvenŃa anterioară aplicată
- starea internă a sistemului
29
X CLS Y = f(X)
CK
Fig. 3.3. Reprezentarea unui circuit logic secvenŃial

cu intrare de ceas (CK)
Un alt criteriu de clasificare a sistemelor digitale este după structura

acestora [11]. Conform acestui criteriu, se deosebesc următoarele structuri de
sisteme digitale:
a) Extensia SERIE, în care două sisteme digitale sunt conectate astfel
încât ieşirea primului este aplicată la intrarea celui de-al 2-lea. Sistemul logic
format astfel (fig. 3.4.a) este definit de relaŃia:
S = (X1,X2,f); f : X1 → P*(X2)
b) Extensia PARALEL (în care nu există interacŃiune între cele 2 sisteme)

(figura 3.4 b).
c) Extensia SERIE - PARALEL, care este o combinaŃie a celor două

extensii descrise anterior (fig. 3.5).
Extensiile de tip serie, serie-paralel şi paralel nu introduc comportamente
suplimentare în funcŃionarea sistemelor digitale.
X1
X
S1 X1 X2
Y1
S1 S2
X2
Y1 Y2
S2
Y
Y2
a) b)
Fig. 3.4. Extensia serie (a) şi extensia paralel (b)
30
Modulul 3
X11 X12
S11 S12
Y11 Y12
X21 X22
S2 S2
Y22 Y22
Fig. 3.5. Extensie serie-paralel [11]
În fine, un ultim criteriu de clasificare a sistemelor digitale Ńine seama de

numărul de bucle de reacŃie care pot fi puse în evidenŃă într-o anumită ierarhie
[11]. După acest criteriu, sistemele digitale se împart în următoarele categorii:
- sisteme de ordinul 0 – circuitele logice combinaŃionale CLC (sisteme
fără bucle de reacŃie)
- sisteme de ordinul 1 – sistemele de memorare (care au o buclă de
reacŃie);
- sisteme de ordinul 2 - automatele elementare, care au o evoluŃie în
spaŃiul stărilor parŃial independentă de intrare;
- sisteme de ordinul 3 – sistemele microprogramabile (procesoare);
- sisteme de ordinul 4 – sistemele programabile (calculatoare);
- sisteme de ordin > 4 – sisteme cu autoorganizare (reŃelele de
procesoare)
În figura 3.6 este prezentată structura unui sistem digital care are o buclă
de reacŃie. Bucla de reacŃie reprezintă o conexiune prin care se conectează ieşirea
sistemului la intrarea sa, aceasta determinând noi comportamente ale sistemului
digital.
X' X
Fig. 3.6. Sistem digital prevăzut cu o buclă de reacŃie

31
Un sistem logic cu o buclă de reacŃie, ca cel din fig. 3.6, este definit de
relaŃiile:
S = (X x X’, Y, f’); f : X x X’ → P*(Y)
în care X x X’ este mulŃimea combinaŃiilor binare de intrare, Y este mulŃimea
combinaŃiilor binare de ieşire iar f’ este funcŃia de transfer a circuitului cu reacŃie.
ObservaŃii
1. Introducerea uneia sau a mai multor bucle de reacŃie determină
comportamente noi într-un sistem digital, dintre care cel mai important este
creşterea autonomiei sistemului faŃă de autonomia anterioară introducerii buclei
[11]. Comportamentul pe ieşire al sistemului nu va fi neaparat o consecinŃă a unei
modificări a intrării.
2. Două bucle de reacŃie se includ atunci când, peste o extensie serie,
care conŃine cel puŃin un sistem digital care are o buclă, se mai închide o buclă,
care o include pe prima. Astfel, se spune că un sistem este de ordinul N dacă în el
pot fi puse în evidenŃă n bucle ierarhizate prin incluziune [11].
3. Teoretic, se poate vorbi despre o ierarhizare pe un număr nelimitat de
nivele dar practic, în contextul tehnologic actual, acest număr se limitează la 4 - 5
nivele.
4. Sistemele digitale de ordin superior se caracterizează printr-o slăbire a
corespondenŃei biunivoce structură-funcŃie, faŃă de cele de ordin mai mic, datorită
existenŃei buclelor de reacŃie pe care le conŃin [17].
32
Modulul 3
1. Ieşirea unui circuit logic combinaŃional (CLC) depinde de:

a) secvenŃa logică aplicată la intrarea circuitului
b) timp
c) starea internă a circuitului
2. FuncŃia de transfer a unui circuit logic combinaŃional (CLC) poate fi

exprimată:
a) prin tabela de adevăr
b) sub formă analitică
c) sub formă grafică (diagrame Veitch-Karnaugh)
d) în oricare din cele de mai sus
3. Ieşirea unui circuit logic sincron este condiŃionată de:

a) secvenŃa logică aplicată la intrarea circuitului
b) secvenŃa logică anterioară
c) starea internă a circuitului
4. Efectul cel mai notabil pe care îl produce introducerea buclelor de reacŃie

în sistemele digitale este:
a) creşterea stabilităŃii sistemului
b) complicarea funcŃionării sistemului
c) creşterea autonomiei sistemului
5. Circuitele logice combinaŃionale (CLC) sunt:

a) sisteme digitale de ordinul 0
b) sisteme digitale de ordinul 1
c) sisteme digitale de ordinul 2
d) sisteme digitale de ordinul 3
6. Automatele elementare sunt:

33

7. Sistemele de memorare sunt:

8. Sistemele microprogramabile sunt:

34
Modulul 4
• FuncŃii şi conective logice
• Calcul propoziŃional
• Exprimarea analitică a funcŃiilor logice
4.1. FuncŃii şi conective logice
Algebra logică, denumită şi calcul propoziŃional, operează cu propoziŃii,

despre care are sens să afirmăm că sunt false sau adevărate. PropoziŃiile pot fi
simple sau compuse. PropoziŃiile compuse se obŃin ca rezultat al legării
propoziŃiilor simple, prin intermediul aşa numitelor conective logice, care, împreună
cu propoziŃiile simple, determină falsitatea sau adevărul propoziŃiei compuse.
Algebra booleană a transferat logica propoziŃiilor într-un limbaj formal, care
operează cu simboluri (logică formală), care poate fi folosit pentru a descrie
funcŃionarea unor elemente fizice interconectate, care prezintă doar două stări
distincte. Logica simbolică (formală) face abstracŃie de sensul propoziŃiilor.
În algebra logicii binare variabilele independente (de intrare) nu pot avea
decât două valori: “0” şi “1”. FuncŃia logică (binară) poate fi formată din unul sau
mai mulŃi termeni, dar nu poate avea decât tot două valori: “0” logic şi “1” logic.
FuncŃiile logice pot fi realizate folosind conectivele logice: ŞI (AND), SAU
(OR), SAU-EXCLUSIV (XOR), NU (NOT), ŞI-NU (NAND), SAU-NU (NOR), NOT-
SAU-EXCLUSIV (NXOR).
Se poate demonstra că cu ajutorul acestor conective logice se poate
exprima orice funcŃie logică.
În cele ce urmează sunt prezentate funcŃiile logice de bază, folosindu-se
atât simbolurile grafice tradiŃionale cât şi cele recomandate de standardul
ANSI/IEEE Std 91-1984. Acestea sunt compatibile cu Standardul 617 recomandat
de IEC (International Electrotechnical Commitee) pentru simbolurile grafice
asociate funcŃiilor logice
35
a) ConjuncŃia (produsul logic) ŞI (AND)

Expresia funcŃiei este:
f = A x B sau f = A⋅B sau f = A I B
Tabela de adevăr şi simbolul logic al funcŃiei sunt:
A f=AIB
B
0 0 0
0 1 0
1 0 0
1 1 1
f=AIB
Lectura funcŃiei conjuncŃie este următoarea: f este adevărat dacă A şi B
sunt adevărate.
ObservaŃii
1.Tabela de adevăr pune în evidenŃă valorile funcŃiei logice f pentru toate
combinaŃiile posibile ale variabilelor de intrare A, B (vectorul de intrare).
2
2. Pentru două variabile de intrare A, B există un număr de 4=2 combinaŃii
n
posibile ale acestora, deci pentru n variabile de intrare există 2 combinaŃii posibile
de intrare.
b) DisjuncŃia (suma logică) SAU (OR)

f = A U B sau f = A + B
Tabela de adevăr şi simbolul logic sunt:
A B f =A U B
0 0 0
0 1 1
1 0 1
1 1 1 f=AUB
Lectura funcŃiei disjuncŃie este următoarea: f este adevărat A sau B sunt

adevărate.
d) Sumatorul modulo 2 - SAU-EXCLUSIV (XOR)

f=A⊗B
36
Modulul 4
A B f
0 0 0
0 1 1
1 0 1
1 1 0
f=A⊕B
Lectura funcŃiei negaŃie este următoarea: f este A suma modulo 2 cu B.
c) Complementarea sau negaŃia (NU / NOT) (Inversorul)

f = A’ sau f=A
A f
0 1
1 0
f=A
Lectura funcŃiei negaŃie este următoarea: f este NON A.
e) Negarea conjuncŃiei ŞI-NU (NAND)

f = (AxB)’ sau f = (AB)’ sau f = (A I B)’ sau f = A ⋅ B
A B f
0 0 1
1 0 0
0 1 0
1 1 0 f = A ⋅B
Se mai numeşte funcŃia lui Sheffer. Lectura funcŃiei este următoarea: f este
NON A şi B.
f) Negarea disjuncŃiei SAU-NU (NOR)

f = (A U B)’ sau f = (A+B)’ sau f = A U B
37
A B f
0 0 1
0 1 0
1 0 0
1 1 0
f = A UB
Se mai numeşte funcŃia lui Pierce sau funcŃia NICI. Lectura funcŃiei este
următoarea: f este NON A sau B.
d) Sumatorul modulo 2 negat- SAU-EXCLUSIV NEGAT (NXOR)

Tabela de adevăr şi simbolul logic (logigrama) sunt:
A B f
0 0 1
0 1 0
1 0 0
1 1 1
j) FuncŃia identitate (repetorul)

f=A
A f
0 0
1 1
Lectura funcŃiei negaŃie este următoarea: f este A.
Materializarea funcŃiilor definite mai sus conduce la circuitele logice

asociate conectivelor logice.
Rezumând, cele 7 funcŃii logice fundamentale sunt: NOT (NU); AND (ŞI);
NAND (ŞI-NU); OR (SAU); NOR (SAU-NU); XOR (SAU-EXCLUSIV); XNOR (SAU-
ECLUSIV NEGAT).
Conforma standardului ANSI/IEEE Std 91-1984, recomandate de IEC,
aceste porŃi logice au simbolurile din fig. 4.1.
38
Modulul 4
Fig. 4.1. Simbolurile porŃilor logice fundamentale,

conform standardelor ANSI/IEEE Std 91
91--1984
1984
4.2. Calculul propoziŃional
Logica matematică, sau algebra logică, a fost întemeiată pe lucrările lui

George Boole de la mijlocul secolului XIX, contribuŃii importante având şi De
Morgan. Rolul decisiv în aplicarea acestei teorii la studiul ingineresc al sistemelor
digitale l-a
l a avut însă americanul Claude Shannon
Shannon.
Transformarea expresiilor logice presupune utilizarea unor reguli de
operare. În cele ce urmează sunt prezentate, fără demonstraŃii, principalele legi şi
principii care stau la baza transformării funcŃiilor logice.
Legile idempotenŃei
idempotenŃei (tautologia):
A ∩ A ∩ A …………∩ A = A
A U A U A…………..U
A………….. A = A
Legile comutativităŃii:
AUB=BUA
AIB=BIA
39
Legile asociativităŃii:
A∩ (B∩C) = (A∩B)∩C
AU(BUC) = (AUB) UC
Legile distributivităŃii:
A(BUC) = ABUAC
AU(BC) = (AUB)(AUC)
Legile de absorbŃie:
A (A + B) = A A ∩ (A U B) = A
A + (A B) = A A U (A ∩ B) = A
Legile de semiabsorbŃie:
A ⋅B + A = A + B
( )
A A + B = A ⋅B
Principiul contradicŃiei:
A⋅A = A I A = 0
Principiul dublei negaŃii (involuŃia):
A” = A sau A = A
Principiul terŃului exclus:

AUA =1 A + A =1
Legile lui 1 şi 0 (legile posibilităŃii):

AU1=A AU0=A
AI1=A AI0=0
Legile excluderii:
A ⋅ B + A⋅ B = A
(A + B)⋅ (A + B) = A
Formulele lui De Morgan:

Transformarea produsului logic în sumă logică, prin trecerea negaŃiei de la
termeni la argumente şi invers, se face cu formulele:
40
Modulul 4
A ⋅B = A + B
A + B = A ⋅B
sau, cu alte cuvinte, produsul logic este suma negată a termenilor negaŃi, respectiv
suma logică este produsul negat al termenilor negaŃi.
Legea dualităŃii:
OperaŃiile AND şi OR sunt duale: dacă într-o propoziŃie logică se înlocuiesc
operatorii AND cu operatori OR şi invers, se obŃine expresia duală a propoziŃiei.
Exemple de funcŃii logice

În cazul unui număr de k variabile binare independente, se poate
demonstra uşor că se pot realiza un număr N de funcŃii logice diferite:
k
N = 22
În cazul unui număr de 2 variabile binare A şi B, se pot realiza deci
2
N = 22 = 2 4 = 16 funcŃii logice diferite. Aceasta înseamnă că pentru 2 = 4
2
combinaŃii diferite ale variabilelor de intrare se obŃin 16 combinaŃii diferite ale ieşirii,
după cum se vede în Tabelul 4.1.
Tabelul 4.1. FuncŃiile logice de 2 variabile

A B f0 f1 f2 f3 f4 f5 f6 f7 f8 f9 f10 f11 f12 f13 f14 f15
0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
1 0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
Din tabel se observă, de exemplu, expresia următoarelor funcŃii:

f0=0; f1=A B; f2=A B’; f3=A ; f4=A’ B; f5=A’ B+A B;
f6=A’ B+A B’; f8=(A + B)’; f13=(A B’)’; f15=1 ş.a.m.d.
3
În cazul unui număr de 3 variabile binare A, B şi C, deci pentru 2
8
combinaŃii binare diferite, se pot realiza 2 = 256 funcŃii distincte de 3 variabile.
Analizând tabela de adevăr a unor funcŃii logice se poate concluziona, de
asemenea, că aceeaşi funcŃie se poate exprima în moduri diferite, după cum se va
vedea din exemplul următor.
41
Electronică este
Exemplul 4.1
Să considerăm funcŃia SAU-EXCLUSIV,
SAU EXCLUSIV, care are următoarea tabelă de
adevăr:
Din tabelă
tabel se observă că funcŃia SAU
SAU--
A B f= A
A⊗⊗B EXCLUSIV se poate scrie şi sub forma:
forma
0 0 0 f = A ⊕ B = AB + AB
0 1 1
deci funcŃia SAU
SAU-EXCLUSIV
EXCLUSIV poate fi
1 0 1
1 1 0 implementată folosind următoarea
combinaŃie de porŃi logice (figura 4.1):
Fig. 4.1. Implementarea funcŃiei X

X--OR
OR cu porŃi NOT, AND şi OR
De asemenea, se poate remarca faptul că,

că, dacă se conectează împreună
intrările unei porŃi NAND sau ale unei porŃi NOR, poarta respectivă are aceeaşi
tabelă de adevăr ca a unei porŃi inversoare NOT, deci aceste două porŃi pot fi
folosite pentru implementarea funcŃiei realizată de poarta inversoare (fig. 4.2), ceea
ce, din punct de vedere practic este avantajos, întrucât se pot fol
folosi
osi porŃi de
acelaşi tip.
Fig. 4.2. Implementarea funcŃiei NOT cu porŃi NAND şi NOR
Pornind de la aceste observaŃii şi folosind legile şi principiile calculului

propoziŃional se poate demonstra uşor că există şi reprezentări alternative ale
funcŃiilor logice fundamentale (fig. 4.3):
42
Modulul 4
Fig. 4.3.
4.3. Reprezentări alternative ale funcŃiilor logice fundamentale
Se poate vorbi deci de universalitatea funcŃiilor NAND şi NOR, ele putând

fi folosite pentru modelarea oricăreia dintre funcŃiile logice fundamentale NOT
(NU); AND (ŞI); NAND (ŞI-NU);
(ŞI NU); OR (SAU); NOR (SAU-NU);
(SAU NU); XOR (SAU
(SAU-
EXCLUSIV); XNOR (SAU
(SAU--ECLUSIV
ECLUSIV NEGAT) (fig. 4.4 şi 4.5)
4.5).
Fig. 4.4
4.4. Modelarea operatorilor NOT, AND, OR cu
operatori NAND
43
Electronică este
Fig. 4.4
4.4. Modelarea operatorilor NOT, AND, OR cu
operatori NOR
4.3. Exprimarea analitică a funcŃiilor logice
Forma de descriere cea mai potrivită pentru un circuit logic combinaŃional

CLC este reprezentarea analitică a funcŃiei logice care este implementată de
acesta, mai ales în cazul în care funcŃia are o expresie compactă. Chiar şi în cazul
unor funcŃii cu multe variabile este posibil să se obŃin
obŃinăă o astfel de expresie
minimală (compactă), folosind anumite procedee.
FuncŃiile logice se pot exprima analitic în 3 moduri [13]:
[13]
1) Forma canonică (normală), care poate fi:
- forma canonică (normală) disjunctivă FCD (FND)
- forma canonică (normală) conjunctivă FCC (FNC)
2) Forma elementară (minimală)
3) Forma neelementară
4.3.1. Forma canonică (normală)

Această formă presupune operarea cu termeni canonici.
Termen canonic este acel termen care conŃine toate variabilele
independente, sub formă normală sau negată
negată, ca sumă
sumă sau ca produs logic
logic.
44
Modulul 4
Exemplul 4.2
Dacă variabilele sunt A, B, C, termenii canonici sunt de forma ABC, A’BC’;
AB’C…. sau (A+ B+ C), (A+ B’+ C) … etc.
Termenul de tip “produs” este produsul logic al tuturor variabilelor funcŃiei,
negate sau nenegate şi se numeşte mintermen.
Termenul de tip “sumă” este suma logică a tuturor variabilelor funcŃiei,
negate sau nenegate şi se numeşte maxtermen.
Pentru o operare mai facilă cu termenii canonici sumă sau produs se face
o codificare a acestora, în sensul că un termen produs sau un termen sumă ia
valoarea “1”, respectiv „0” numai pentru o singură configuraŃie a valorilor
variabilelor componente.
În tabelul de mai jos sunt explicitaŃi toŃi mintermenii şi maxtermenii pentru 3
variabile independente A, B, C.
Tabelul 4.2.
Index A B C Mintermeni Pi Maxtermeni Si
0 0 0 0 A ’B’ C’ P0 A+B+C S0
1 0 0 1 A’ B’ C P1 A+B+C’ S1
2 0 1 0 A’ B C’ P2 A+B’+C S2
3 0 1 1 A’ B C P3 A+B’+C’ S3
4 1 0 0 A B’ C’ P4 A’+B+C S4
5 1 0 1 A B’ C P5 A’+B+C’ S5
6 1 1 0 A B C’ P6 A’+B’+C S6
7 1 1 1 ABC P7 A’+B’+C’ S7
Regulă
Un termen canonic produs are valoarea “1” dacă variabilele nenegate au
valoarea „1”, iar cele negate au valoarea „0”.
Un termen canonic sumă are valoarea „0” dacă variabilele nenegate au
valoarea „0”, iar cele negate au valoarea „1”.
Cu această regulă, codificarea se realizează în modul următor: termenii
produs / sumă se codifică cu simbolurile Pi respectiv Si, unde i este valoarea în cod
zecimal a numărului binar rezultat din valorile variabilelor (vezi Tabelul 4.2).
a) Forma canonică disjunctivă FCD (FND)

Este obŃinută ca o sumă de produse (SAU de ŞI -uri), în care fiecare
produs (mintermen) conŃine toate variabilele binare de intrare:
45
m −1 m −1
FCD = P0 U P1 U P2 U ..... U Pm−1 = U
i=0
Pi = ∑P
i =0
i
unde mintermenii au expresia (vezi Tabelul 4.2):

Pi = A B C …..Z = A ∩ B ∩…..∩ Z
Exemplul 4.3
O funcŃie de 3 variabile independente A, B, C, se poate scrie sub forma
canonică disjunctivă astfel:
FCD = ABC U AB’C U A’B’C’
b) Forma canonică conjunctivă FCC (FNC)

Este obŃinută ca un produs de sume (ŞI de SAU-uri), în care fiecare sumă
(maxtermen) este format de toate variabilele binare de intrare:
m −1 m −1
FCC = S 0 I S1 I S 2 I ... I S m−1 = I S i =
i=0
∏S
i=0
i
unde maxtermenii au expresia:

Si = A + B + C +… + Z = A U B U…..U Z
Exemplul 4.4
Un exemplu de exprimare a unei funcŃii logice sub forma canonică
conjunctivă FCC este următorul:
FCC = (A + B + C) I ( A + B + C ) I ( A + B + C)
ObservaŃii
1. FCD = 0 dacă P0 = P1 = P2 ….= Pm-1 = 0 şi FCD = 1 dacă unul din
mintermeni este 1 (Pi = 1)
2. FCC = 0 dacă unul din maxtermeni este zero (Si = 0) şi
FCC = 1 dacă S0 = S1 = S2….Sm-1 = 1.
De obicei, se lucrează cu formele canonice conjunctive FCD (FND),

deoarece acestea se obŃine cel mai uşor pornind de la reprezentările uzuale ale
funcŃiilor logice.
Există şi forme disjunctive (FD) sau conjunctive (FC), fără să fie canonice
(normale), ele putând fi aduse uşor la forma canonică conjunctivă FNC sau
disjunctive FND.
46
Modulul 4
4.3.2. Forma elementară (minimală)

Este o formă de exprimare a unei funcŃii logice şi este constituită din
termeni elementari.
Termen elementar este un termen care nu conŃine toate variabilele binare

de intrare ale funcŃiei [13]. La forma elementară a unei funcŃii logice se ajunge prin
operaŃia de minimizare.
Forma elementară (minimă) conŃine:

- termeni elementari
- termeni canonici
Numărul de termeni elementari este mai mare decât numărul de termeni
canonici.
4.3.3. Forma neelementară

O funcŃie logică este exprimată sub forma neelementară dacă în
componenŃa sa există variabile sau grupuri de variabile care sunt comune la mai
mulŃi termeni ai funcŃiei. La forma neelementară se ajunge folosind teoremele de
dezvoltare [13].
4.3.4. Extragerea funcŃiei logice din tabela de adevăr

Formele canonice conjunctive şi disjunctive sunt formele cele mai
complexe pe care le poate lua o funcŃie logică.
Ambele forme pot fi extrase din tabela de adevăr a funcŃiei, care, după cum
s-a arătat în una din secŃiunile anterioare, defineşte care sunt combinaŃiile binare
de intrare pentru care funcŃia ia valoarea “adevărat” (1 logic).
Extragerea funcŃiei logice din tabela de adevăr se face folosind următorul
algoritm [12]:
- se iau în considerare doar configuraŃie binare de intrare pentru care
funcŃia ia valoarea 1;
- pentru fiecare din aceste configuraŃii se construieşte produsul logic
(mintermen) corespunzător, în care variabilele care sunt 0 se iau negate, iar cele
care sunt 1, ca atare (nenegate) (vezi şi Exemplul 4.2);
- produsele obŃinute astfel se însumează.
47
Exemplul 4.5
Fie funcŃia logică de 3 variabile f(A,B,C) exprimată prin tabela sa de
adevăr. Să se extragă funcŃia sub formă canonică disjunctivă FCD (sumă de
produse logice Pi).
A B C f Pi
0 0 0 1 P0
0 0 1 0 P1
0 1 0 1 P2
0 1 1 1 P3
1 0 0 0 P4
1 0 1 0 P5
1 1 0 0 P6
1 1 1 1 P7
a) łinând seama de algoritmul expus anterior, se iau în considerare doar

combinaŃiile binare de intrare pentru care funcŃia ia valoarea 1 şi se scriu produsele
logice (mintermenii Pi) corespunzătoare acestora:
CombinaŃia binară de intrare: 000 → produsul logic →A’B’C’ = P0
CombinaŃia binară de intrare: 010 → produsul logic →A’BC’ = P2
CombinaŃia binară de intrare: 011 → produsul logic →A’BC = P3
CombinaŃia binară de intrare: 111 → produsul logic →ABC = P7
b) Se însumează produsele logice obŃinute:

f = Σ Pi = Σ(0,2,3,7) = P0 + P2 +P3 + P7 = A’B’C’ + A’BC’ + A’BC + ABC
48
Modulul 4
1. Conectivele logice fundamentale sunt:

a) ŞI (AND), ŞI-NU (NAND), NU (NOT)
b) SAU (OR) şi SAU-NU (NAND)
c) SAU-EXCLUSIV (XOR) şi SAU-EXCUSIV-NU (NOT-XOR)
2. Cu k variabile independente se poate realiza un număr de:

a) N = k funcŃii logice diferite
2
b) N =k funcŃii logice diferite
k
c) N = 22 funcŃii logice diferite
k
d) N = 2 funcŃii logice diferite
3. Poarta logică din figura următoare:

A f
B
a) este o poartă ŞI (AND), realizează produsul logic (conjuncŃia), iar funcŃia de

ieşire are expresia:
b) este o poartă SAU (OR), realizează suma logică (disjuncŃia), iar funcŃia de
c) este o poartă SAU-EXCLUSIV (XOR), realizează suma “modulo 2”, iar
funcŃia de ieşire are expresia:
f=A⊗B
d) este o poartă ŞI (AND), realizează suma logică (conjuncŃia), iar funcŃia de
A f
B

49

f=A⊗B
d) este o poartă SAU (OR), realizează suma logică (conjuncŃia), iar funcŃia de

A f
B

f=A⊗B
d) este o poartă SAU-EXCLUSIV (XOR), realizează suma logică (conjuncŃia),
iar funcŃia de ieşire are expresia:
A f
B
a) este o poartă ŞI-NU (NAND), iar funcŃia de ieşire are expresia:

b) este o poartă SAU-NU (NOR), iar funcŃia de ieşire are expresia:

50
Modulul 4

f=A⊗B
d) este o poartă ŞI (AND), realizează produsul logic (conjuncŃia), iar funcŃia de

A f
B
a) este o poartă ŞI-NU (NAND), iar funcŃia de ieşire are expresia:

b) este o poartă SAU-NU (NOR), iar funcŃia de ieşire are expresia:
c) este o poartă SAU-EXCLUSIV-NU (NOT-XOR), realizează suma “modulo
2”, iar funcŃia de ieşire are expresia:
f=A⊗B
d) este o poartă ŞI (AND), realizează produsul logic (conjuncŃia), iar funcŃia de
f
A
a) este un repetor, iar funcŃia de ieşire are expresia:

f = A’ sau f=A
b) este un inversor, iar funcŃia de ieşire are expresia:
f = A’ sau f=A
c) este un repetor, iar funcŃia de ieşire are expresia:
f=A
d) nici una din cele de mai sus
9. Ce funcŃie implementează următoarea schemă logică?

a) f = A’B + AB’
51
b) f = (AB)’ + AB
c) f = AB + AB’
d) f = A’B + A’B’

A
B
f
a) f = A’B + B’C
b) f = A’B’ + B’C
c) f = A’B’ + BC’
d) f = A’B’ + (BC)’
B f
a) f = A’B + B’C
b) f = A’B’ + B’C
c) f = A’B’ + BC’
d) f = A’B’ + (BC)’

a) f = A’B + B’C
b) f = A’C’ + B’C
52
Modulul 4
c) f = A’B’ + BC’
d) f = A’C’ + (BC)’
f
B

a) f = A’B + A’B’
b) f = A ⊕ B
c) f = AB + AB’
d) f = A’B + A’B’

a) f = A’B + A’B’
b) f = A ⊕ B
c) f = AB + AB’
d) f = AB + A’B’
53
Modulul 5
• Minimizarea funcŃiilor logice
• Procedee algebrice de minimizare
• Procedee grafice de minimizare
5.1. Minimizarea funcŃiilor logice
Minimizarea este operaŃia prin care se urmăreşte obŃinerea celei mai

simple forme (expresii booleene) de exprimare a funcŃiei, denumită forma minimală
(minimă). De aceea, această operaŃie se mai numeşte şi simplificare.
Minimizare este o problemă atât teoretică cât şi practică deoarece, în final,
se ajunge la problema alegerii circuitului optim din punct de vedere tehnologic.
Aspectele principale ce trebuie luate în considerare la minimizarea unei funcŃii
logice sunt atât de ordin tehnic cât şi de ordin economic. În esenŃă, acestea sunt
următoarele[16]:
a) Analiza timpului de propagare – la proiectarea unui circuit care

realizează o funcŃie logică trebuie luată în considerare întârzierea semnalelor
produsă la parcurgerea nivelelor logice de la intrarea până la ieşirea circuitului. În
esenŃă, timpul de propagare tp pe un lanŃ de porŃi logice, care exprimă viteza de
comutaŃie a unei porŃi logice, este constituit de suma timpilor de propagare pentru
porŃile parcurse, dar el depinde şi de factorul de încărcare pe ieşire a porŃilor (în
special la porŃile realizate în tehnologie unipolară).
Pentru o poartă logică, timpul de propagare tp se defineşte ca fiind media
sumei timpilor de propagare a semnalului la comutarea porŃii de la nivelul SUS
(HIGH) la nivelul JOS (LOW) tpHL şi de la nivelul JOS (LOW) la nivelul SUS(HIGH)
tpHL:
t t
t
2
54
Modulul 5
ExperienŃa a dovedit că este recomandabil ca implementarea circuitelor

logice combinaŃionale să se realizeze, pe cât posibil, cu porŃi inversoare, care
asigură o mai bună uniformitate structurală şi nu influenŃează durata impulsurilor.
S-a constatat că la propagarea prin porŃi neinversoare există tendinŃa de micşorare
a duratei impulsurilor, ceea ce ar putea conduce la dispariŃia acestora pe parcursul
propagării printr-un lanŃ mare de porŃi neinversoare. În contrast, la propagarea prin
porŃi NAND, s-a constatat tendinŃa de refacere a duratei impulsurilor după fiecare
două nivele logice [16].
b) Costul implementării – în vederea unui cost cât mai redus şi a unei

depanări cât mai uşoare este necesară o simplificare a circuitului fizic, în sensul
folosirii, atunci când este posibil, a unui număr minim de componente. Factorii care
determină costul unui circuit logic sunt următorii [16]:
- costul porŃilor, care este determinat de numărul termenilor produs din
expresia funcŃiei;
- costul intrărilor, care este determinat de numărul variabilelor funcŃiei;
- costul cipurilor, care este determinat de numărul cipurilor folosite;
- costul conexiunilor, care este determinat de numărul interconectărilor din
circuit sau dintre circuite;
- costul ariei, care este determinat de suprafaŃa consumată pe placheta de
siliciu.
Este clar deci că complexitatea circuitului determină în mod esenŃial costul
implementării acestuia şi de aici necesitatea minimizării funcŃiei logice înainte de a
se trece la implementarea acesteia.
c) Hazardul logic
Implementarea unui circuit logic combinaŃional presupune asigurarea unei
funcŃii corecte, ceea ce revine la eliminarea posibilităŃilor de apariŃie a hazardului
logic.
Hazardul logic constă în apariŃia unor semnale parazite (impulsuri) în
perioadele tranzitorii de funcŃionare ale circuitului, adică în perioadele de tranziŃie
(1→0, 0→1). Acestea sunt generate de faptul că porŃile reale pot genera la ieşire
valori care nu corespund cu combinaŃiile binare aplicate la intrare, datorită unor
condiŃii obiective, care sunt în principal:
a) Asincronismul în comutarea variabilelor de intrare
b) Întârzierile diferite pe traseele de aplicare (propagare) a semnalelor.
55
Ambele situaŃii pun în evidenŃă caracterul neideal al circuitelor fizice

(porŃile) care implementează funcŃiile logice.
Important! În algebra booleeană nu există variabila timp! Ori, în practică,

decalajele în timp între momentele de comutaŃie a variabilelor există şi pot genera
semnale parazite (hazard logic). De asemenea, trebuie reŃinut că timpii de
comutaŃie sunt finiŃi!
Pentru evitarea hazardului logic există mai multe soluŃii:

- se poate renunŃa la forma minimală
- se adoptă soluŃii cu două nivele logice
- se introduc circuite care elimină hazardul
5.1.1. Clasificarea metodelor de minimizare

a) Metode algebrice de minimizare, dintre care amintim:
- metoda reziduului global
- metoda dezvoltării funcŃiilor logice
- metoda Quine McCluskey (pentru funcŃii cu multe variabile).
b) Metode grafice de minimizare prin matrice de combinaŃii sau diagrame.
Dintre acestea, cea mai cunoscută este metoda diagramelor Veitch-Karnaugh.
Prin operaŃiile de minimizare se urmăreşte, indiferent de procedeul folosit:
a) reducerea numărului de variabile
b) reducerea numărului de termeni ai funcŃiei
c) reducerea pe ansamblu a variabilelor şi termenilor, ca suma lor să
fie minimă.
5.2. Metode algebrice de minimizare
Aceste procedee se bazează, în principiu, pe utilizarea teoremelor şi

axiomelor calculului propoziŃional. Etapele care se parcurg când se utilizează
aceste procedee sunt următoarele:
a) Pentru transformarea convenabilă a funcŃiilor logice se folosesc, de
regulă, următoarele teoreme şi legi:
56
Modulul 5
- teorema asociativităŃii
- teorema distributivităŃii
- legile lui De Morgan
b) Pentru minimizarea propriu-zisă se folosesc legile:
- Legea excluderii
- Legea absorbŃiei
- Legea semiabsorbŃiei
Exemplul 5.1
Fie funcŃia logică de 3 variabile:
f(A, B, C) = ABC + ABC + ABC
Se cere să se aducă la o formă minimizată.
Rezolvarea problemei se face parcurgând următoarele etape:
a) Se aplică legea distributivităŃii:
f(A,B, C) = A ⋅C(B + B) + A ⋅ B ⋅ C
b) Se aplică legea absorbŃiei (principiul terŃului exclus):
f(A, B, C) = AC + ABC (B + B = 1)
c) Se aplică din nou legea distributivităŃii:
(
f (A, B, C) = A C + B ⋅ C )
d) Conform regulilor de semiabsorbŃie:
C + C ⋅B = B + C
deci:
f(A,B, C) = A(B + C)
Aceasta este forma minimizată a funcŃiei.
Exemplul 5.2
Următoarea funcŃie de 4 variabile se poate minimiza prin procedee
algebrice în următoarele etape, folosind legile şi teoremele prezentate în secŃiunea
3.2:
)
f (A, B, C, D) = ABCD + ABCD + ABCD + ABCD = A + A BCD +(
+ ABCD + ABCD = BCD + ABCD + ABCD = CD(B + AB ) + ABCD =
= ACD + BCD + ABCD
A + A = 1; B + AB = A + B
57
5.3. Metode grafice de minimizare
Procedeele grafice asigură, în anumite situaŃii, o minimizare mai rapidă şi

mai sigură a funcŃiilor logice. Un procedeu grafic de minimizare des folosit este aşa
numita metodă a diagramelor Veitch-Karnaugh.
Diagrama Veitch-Karnaugh (DVK) constituie reprezentarea în plan a celor
n
2 componente ale vectorului de intrare a unei funcŃii logice. Ea este o diagramă
n
pătrată sau dreptunghiulară care conŃine 2 suprafeŃe (pătrate) elementare.
Fiecărei valori a vectorului (secvenŃei binare) de intrare îi corespunde un pătrat
elementar, în care este trecută valoarea funcŃiei pentru acea combinaŃie. De
asemenea, fiecărui pătrat elementar îi este asociat şi un cod – “coordonata”
pătratului elementar.
Ca modalitate grafică de descriere, diagramele Veitch-Karnaugh sunt
folosite uzual la proiectarea şi analiza circuitelor logice combinaŃionale cu 2, 3, 4
sau chiar 5 variabile de intrare.
DefiniŃie
Doi mintermeni se spune că sunt adiacenŃi atunci când iau valoarea
“adevărat” (“1” logic) pentru configuraŃii binare care diferă prin valoarea unei
singure variabile binare.
Exemplul 5.3
Următoarele perechi de termeni (mintermeni) sunt adiacente:
ABC ↔ ABC ; ABCD ↔ ABCD

ABC ↔ ABC ; ABCD ↔ ABCD
ExistenŃa termenilor adiacenŃi într-o expresie permite aplicarea legii

excluderii.
Diagramele Veitch-Karnaugh pun în evidenŃă tocmai adiacenŃele între
termeni şi astfel permit găsirea unui mecanism care conduce la minimizarea
funcŃiei logice, Într-o diagramă Veitch-Karnaugh pătratele elementare alăturate
corespund mintermenilor adiacenŃi.
DiferenŃa între diagramele Veitch şi diagramele Karnaugh constă în
modul în care se determină coordonatele pătratelor (căsuŃelor) elementare.
58
Modulul 5
5.3.1. Diagramele Veitch

Pentru o mai uşoară înŃelegere, se consideră cazul unei diagrame Veitch
corespunzătoare unei funcŃii de 4 variabile (16 pătrate elementare). Variabilele
binare A, B, C, D se scriu pe toate laturile acesteia, iar coordonata fiecărui pătrat
elementar se determină considerând că, pentru pătratele coloanelor sau ale liniilor
corespunzătoare variabilelor de pe laturile diagramei, acestea iau valoarea 1 (fig.
5.1). Astfel, acoladele marcate cu A, B, C, D indică zonele în care variabilele
respective au valoarea 1, în celelalte zone variabilele având valoarea 0 [2]. Aceste
zone se numesc semisuprafeŃe sau semidiagrame [12]. Coordonata (codul)
fiecărui pătrat elementar rezultă din combinaŃia binară corespunzătoare acestuia.
A
1100 1110 0117 0100
(12) (14) (6) (4)
B
1101 1111 0111 0101
(13) (15) (7) (5)
D
1001 1011 0011 0001
(9) (11) (3) (1)
1000 1010 0010 0000

(8) (10) (2) (0)
C
Fig. 5.1. Reprezentarea prin diagramă Veitch a unei
funcŃii de 4 variabile
Folosind această reprezentare, se poate defini orice funcŃie logică de 4

variabile, completând în mod corespunzător locaŃiile din diagramă cu 0 şi 1. Astfel,
dacă se consideră o funcŃie de 4 variabile exprimată în forma canonică disjunctivă
(FCD) de forma:
f(A,B,C,D) = P0, + P2, + P7, + P9
atunci în pătratele elementare având coordonatele 0, 2, 7, 9 se trece valoarea 1,
iar în celelalte valoarea 0.
În mod similar, funcŃiile logice de 2 sau 3 variabile au asociate diagrame
Veitch care au structurile prezentate în fig. 5.2 şi fig. 5.3. Astfel:
2
a) Pentru o funcŃie de două variabile f(A,B), vectorul de intrare are 2
componente, iar diagrama Veitch are structura de mai jos. În pătratele elementare
59
au fost scrise componentele vectorului de intrare şi echivalentul zecimal (codul) al

acestuia.
A A
11 01
(3) (1) B
10 00
(2) (0) B
Fig. 5.2. Diagramă Veitch asociată unei funcŃii de 2 variabile
3
b) Pentru o funcŃie de 3 variabile f(A,B,C), vectorul de intrare are 2
componente, iar diagrama Veitch are structura din fig. 5.3. S-au figurat adiacenŃele
pentru pătratele elementare 2 şi 3.
A A
110 111 011 010 7 3 2 3 2
B (6) (7) (3) (2)
100 101 001 000

B (4) (5) (1) (0)
1 0
C C C
Fig. 5.3. Diagramă Veitch asociată unei
Într-o diagramă Veitch, după cum se poate observa, se pot pune uşor în
evidenŃă adiacenŃele unui pătrat elementar (fig. 5.3 şi 5.4)
A A
1100 1110 0117 0100 14
(12) (14) (6) (4) D
B
1101 1111 0111 0101
(13) (15) (7) (5)
D 13 15 7
1001 1011 0011 0001
(9) (11) (3) (1)
B 1000 1010 0010 0000
(8) (10) (2) (0) D 11
C C C
Fig. 5.4. Diagramă Veitch asociată unei

60
Modulul 5
ObservaŃii
1. Codurile a două suprafeŃe (pătrate) elementare adiacente, reprezintă
combinaŃia binară (vectorul) de intrare pentru care funcŃia reprezentată ia valoarea
înscrisă în pătratul respectiv, diferă doar printr-un bit.
2. Diagramele Veitch-Karnaugh trebuie privite ca şi cum latura stângă
este adiacentă celei drepte, iar latura de sus este adiacentă celei de jos.
5.3.2. Diagramele Karnaugh

O altă modalitate de construcŃie a diagramelor asociate funcŃiilor logice o
constituie diagramele Karnaugh. Pentru exemplificare, în fig. 5.5 este prezentată o
astfel de diagramă pentru o funcŃie de 4 variabile. În această reprezentare,
coordonatele unui pătrat elementar se determină folosind combinaŃiile binare scrise
pe două laturi ale diagramei.
CD
AB 00 01 11 10
0000 0001 0011 0010
00 (0) (1) (3) (2)
0100 0101 0111 0110
01 (4) (5) (7) (6)
1100 1101 1111 1110
11 (12) (13) (15) (14)
1000 1001 1011 1010
10
(8) (9) (11) (10)
Fig. 5.5. Diagrama Karnaugh asociată

unei funcŃii de 4 variabile
61
FuncŃii logice incomplet definite

FuncŃiile logice (cu intrările) incomplet definite sunt acele funcŃii pentru
care sunt luate în consideraŃie acele configuraŃii ale vectorului de intrare care fie nu
apar niciodată sau, dacă apar, comportamentul sistemului este neesenŃial în acele
cazuri. Aceste valori ale vectorului de intrare se spune că sunt nesemnificative sau
indiferente (do not care).
În practică, situaŃiile în care la intrarea unui circuit logic apar combinaŃii
binare pentru care nu contează cum răspunde circuitul sunt frecvente În
diagramele Veitch-Karnaugh, aceste situaŃii sunt marcate cu pătrate notate cu (X)
sau cu (-). În operaŃia de minimizare aceste suprafeŃe elementare marcate cu (X)
sau cu (-) pot fi considerate, după nevoie, ca fiind “1” logic sau “0” logic, dacă acest
lucru facilitează obŃinerea funcŃiei minimale, respectiv a funcŃiei minimale negate.
Mintermenii care rezultă din folosirea acestor suprafeŃe elementare marcate cu x
se numesc mintermeni redundanŃi şi pot fi folosiŃi cu succes pentru minimizarea
funcŃiilor logice.
Important!
Diagramele Veitch-Karnaugh permit extragerea şi minimizarea funcŃiilor
logice în mod simultan, printr-o singură operaŃie.
5.3.3. Utilizarea diagramelor Veitch-Karnaugh

Reguli de lucru [11, 12]
a) Se reprezintă în diagramă funcŃia logică, exprimată analitic (uzual prin
FCD), sau prin tabela de adevăr, notând în pătratul corespunzător codului de
intrare valoarea “0” sau “1” pe care o ia funcŃia, sau semnul X în cazul funcŃiilor cu
intrările incomplet definite.
b) Regula de reprezentare este aceea că două pătrate adiacente (vecine
numai pe laturi, nu şi pe diagonală) nu trebuie să difere decât printr-un bit. Codul
Gray este modalitatea de codificare a variabilelor pe verticală şi orizontală, astfel
încât 2 termeni canonici alăturaŃi (adiacenŃi, consecutivi) să nu difere decât printr-
un bit.
c) Se evidenŃiază printr-un număr minim de încercuiri toate suprafeŃele
dreptunghiulare sau pătratele maxime (cluster) constituite numai din pătrate
elementare adiacente marcate cu “1”.
62
Modulul 5
Regulă. Numărul de pătrate elementare încercuite, marcate cu ‘’1” logic,

trebuie să fie în număr de multiplu al puterilor lui 2, adică 2; 4; 8…
d) Dacă utilizarea termenilor redondanŃi (marcaŃi cu X) facilitează

obŃinerea unei suprafeŃe încercuite maxime, se atribuie acestora valoarea “1” logic.
În cazul în care se constată că este mai uşor să se obŃină negata funcŃiei, se
consideră că aceste pătrate elementare au valoarea “0” logic.
e) Dacă sunt posibile mai multe variante de grupare a aceluiați număr de
suprafeŃe elementare marcate cu “1” şi “X”, se alege varianta care conŃine cele mai
n
multe pătrate marcate cu “1”, multiplu de 2 .
f) Se încercuiesc cât mai puŃine suprafeŃe (clustere), dar cu un număr cât
n
mai mare de suprafeŃe (pătrate) elementare, multiplu de 2 , marcate cu acelaşi
simbol (“1” sau “0” logic).
Se “citeşte” diagrama, adică se extrage expresia minimală (forma redusă)
a funcŃiei logice reprezentate, asociind fiecărei suprafeŃe evidenŃiate produsul logic
corespunzător şi făcând suma acestora.
Astfel, o suprafaŃă constituită din două pătrate elementare adiacente
corespunde unui produs logic obŃinut dintr-un mintermen din care a dispărut o
variabilă binară, prin aplicarea legii excluderii sumei celor doi mintermeni
corespunzători celor două pătrate elementare.
g) Produsul logic asociat unei suprafeŃe (arii maxime - clustere) încercuite
n
de 2 pătrate elementare marcate cu 1 este constituit din variabilele binare care
caracterizează semidiagramele (semisuprafeŃele) în care este inclusă aceasta.
ObservaŃii
1. Metoda de mai sus se poate aplica şi în cazul în care se utilizează
pătratele marcate cu “0” şi “X”. În acest caz, se obŃine o funcŃie minimizată ce
reprezintă negata funcŃiei de ieşire.
2. Citirea prin zerouri poate duce uneori la o expresie mai simplă a
funcŃiei, atunci când numărul suprafeŃelor marcate cu “0” este mai mic decât al
celor marcate cu “1”.
3. Cu cât suprafeŃele constituite din pătrate elementare marcate cu 1 sunt
mai mari, cu atât produsele logice asociate lor vor avea un număr mai mic de
variabile.
4. De multe ori, prin extragerea formei reduse a funcŃiei din DVK, nu se
obŃine forma minimală, datorită folosirii redundante a unor pătrate elementare
marcate cu “1”. Un astfel de termen se numeşte “dublu acoperit”.
63
5. Codul (coordonata) unui pătrat elementar este dat(ă) de produsele

logice Pi din exprimarea canonică disjunctivă a funcŃiei logice.
Exemplul 5.5
Fie funcŃia de 3 variabile f(A,B,C) reprezentată pe tabela sa de adevăr (fig.
5.6).
1. Să se minimizeze funcŃia utilizând diagramele Veitch-Karnaugh (DVK).
2. Să se verifice forma minimală obŃinută astfel folosind procedeele
algebrice cunoscute (legile excluderii, absorbŃiei şi semiabsorbŃiei).
A B C f Pi
0 0 0 0 P0
0 0 1 0 P1
0 1 0 1 P2
0 1 1 0 P3
1 0 0 1 P4
1 0 1 1 P5
1 1 0 1 P6
1 1 1 0 P7
Fig. 5.6. Tabela de adevăr a funcŃiei din

exemplul 5.5.
Pe baza tabelei de adevăr se construieşte diagrama Veitch - Karnaugh şi

se încercuiesc suprafeŃele formate din 2, 4 sau 8 pătrate elementare notate cu “1”
(fig. 5.7).
A A
P6 P7 P3 P2
B 1 0 0 1
6 7 3 2
P4 P5 P1 P0
B 1 1 0 0 4 5 1 0
C C C
Fig. 5.7. Diagrama Veitch-Karnaugh asociată funcŃiei

din exemplul 5.5
64
Modulul 5
Folosind regulile descrise anterior, se obŃine direct expresia minimizată a

funcŃiei:
f (A, B, C) = AB + BC
ObservaŃii
1. La aceleaşi rezultate ar trebui să se ajungă utilizând procedeele
algebrice. Într-adevăr, scriind expresia analitică a funcŃiei sub forma canonică
disjunctivă (FCD) şi aplicând teoremele şi axiomele calculului propoziŃional se
obŃine :
f (A, B, C) = UPi = P2 + P4 + P5 + P6 = ABC + ABC + ABC + ABC =

( ) ( )
= A + A BC + AB C + C = BC + AB
2. Expresia analitică a funcŃiei negate se poate obŃine încercuind pătratele
elementare notate cu „0” şi scriind produsele logice asociate acestora:
f (A,B, C) = AB + BC
3. Pentru eliminarea hazardului combinaŃional care apare la comutarea
(tranziŃia) variabilelor de intrare, se introduc suprafeŃe suplimentare (conŃin termenii
“dublu acoperiŃi”), constituite din două pătrate adiacente, incluse deja fiecare în alte
suprafeŃe încercuite, aşa cum este figurat cu linie continuă în ultima diagramă
Veitch (pătratele P4, P6). În acest caz, expresia funcŃiei devine:
f (A, B, C) = AB + BC + AC
Exemplul 5.6
Se dă funcŃia logică de 3 variabile, exprimată sub forma canonică
disjunctivă FCD:
f(A, B, C) = P0 + P2 + P3 + P7 = U(0,2,3,7 )
Se cere minimizarea funcŃiei folosind diagramele Veitch-Karnaugh.
Pentru rezolvare se construieşte diagrama Veitch asociată funcŃiei (fig.
5.8). Se grupează (se încercuiesc) convenabil pătratele elementare notate cu “1”,
se scriu produselor logice asociate acestora şi se face suma logică a produselor.
Se obŃine următoarea expresie (minimizată):
f (A,B, C) = BC + AC
FuncŃia negată se obŃine din aceeaşi diagramă, dar grupând convenabil
pătratele elementare notate cu “0” şi scriind apoi suma produselor logice asociate
acestora. Rezultă expresia:
f (A, B, C ) = A C + BC
65
A A
P6 P7 P3 P2
B 0 1 1 1
P6 P7 P3 P2
P4 P5 P1 P0
B 0 0 0 1 P4 P5 P1 P0
C C C
Fig. 5.8. Diagrama Veitch asociată funcŃiei

din exemplul 5.6
Pentru funcŃii de mai mult de 4 variabile (5 sau 6), utilizarea diagramelor

Veitch-Karnaugh devine complicată şi mai puŃin eficientă pentru că punerea în
evidenŃă a adiacențelor este din ce în ce mai greoaie, odată cu creşterea
numărului de variabile. Pentru asemenea funcŃii nu există o reprezentare în plan
care să permită combinarea mintermenilor adiacenŃi şi de aceea se foloseşte o
reprezentare spaŃială, distribuind în spaŃiu diagrame de 4 variabile [2].
Pentru o funcŃie logică de 5 variabile f(A,B,C,D,E), se folosesc două
diagrame Veitch-Karnaugh (fig. 5.9) [12]:
- O diagramă care conŃine toŃi mintermenii pentru care variabila A ia
valoarea 1 (A = 1);
- O diagramă care conŃine toŃi mintermenii pentru care variabila A ia
valoarea 0 (A = 0).
A A
01100 01110 00110 00100 11100 11110 10110 10100
(12) (14) (6) (4) (28) (30) (22) (20)
B B
01101 01111 00111 00101 11101 11111 10111 10101
(13) (15) (7) (5) (29) (31) (23) (21)
D D
01001 01011 00011 00001 11001 11011 10011 10001
(9) (11) (3) (1) (25) (27) (19) (17)
01000 01010 00010 00000 11000 11010 10010 10000
(8) (10) (2) (0) (24) (26) (18) (16)
C C
A=0 A=1
Fig. 5.9. Diagramele Veitch asociată unei funcŃii
logice de 5 variabile
66
Modulul 5
Exemplul 5.7
Fie funcŃia logică de două variabile
variabile, exprimată prin tabela sa de adevăr:
A B f
0 0 1
0 1 1
1 0 1
1 1 0
Să se extragă expresia analitică a funcŃiei sub forma canonică disjunctivă

(FCD) şi să se minimizeze folosind metoda diagramelor Veitch-
Veitch-Karnaugh.
Karnaugh.
łinând seama de algoritmul expus în secŃiunea 4.3.4, expresia analitică a
funcŃiei este:
f(A,B,C) = A’B’ + A’B + AB’
Diagrama Karnaugh asociată acestei funcŃii este următoarea:
Asociind celor două suprafeŃe constituite din pătrate elementare ((cluster

clustere))
cluster
marcate cu 1 produsele logice
logice corespunzătoare şi apoi însumându
însumându-le,
le, se obŃine
direct funcŃia minimizată:
f(A,B,C) = A’ + B’
Deoarece un singur pătrat elementar este marcat cu 0, este mai simplu să
se obŃină funcŃia negată ff’::
f’(A,B,C)
(A,B,C) = AB sau f (A,B,C) = (AB)’
De fapt, aplicând regulile lui De Morgan primei expresii a funcŃiei
minimizate, se obŃine aceeaşi expresie, transformând suma logică în produs logic:
f(A,B,C) = A’ + B’ = (A’’B’’)’ = (AB)’
Exemplul 5.8
Fie funcŃia logică de patru variabile
variabile, exprimată prin diagrama Karnaugh
(fig. 5.10). Să se afle expresia minimizată a funcŃiei.
67
Fig. 5.10. Diagrama Karnaugh asociată funcŃiei

din exemplul 5.8
Asociind celor 3 suprafeŃe (clustere) constituite din pătrate elementare

marcate cu 1 produsele logice corespunzătoare şi apoi însumându-le, se obŃine
direct funcŃia minimizată:
f(A,B,C,D) = A’C’ + AC + B
68
Modulul 5
1. Ce aspect trebuie avut în vedere la minimizarea unei funcŃii logice?

a) analiza timpului de propagare
b) hazardul logic
c) costul implementării
2. Ce soluŃie se poate folosi pentru evitarea hazardului logic?

a) se poate renunŃa la forma minimală
b) se adoptă soluŃii cu două nivele logice
c) se introduc circuite care elimină hazardul logic
3. Factorii principali care conduc la apariŃia hazardului logic sunt:

a) asincronismul în comutarea variabilelor de intrare
b) întârzierile diferite pe traseele de aplicare a semnalelor de intrare
c) amplitudinile diferite ale semnalelor de intrare
d) ambele a şi b
4. Prin operaŃiile de minimizare a unei funcŃii logice se urmăreşte:

a) reducerea numărului de variabile
b) reducerea numărului de termeni
c) reducerea pe ansamblu a variabilelor şi termenilor, astfel ca suma lor să fie
minimă
5. Pătratele elementare dintr-o diagramă Veitch-Karnaugh marcate cu x se

pot folosi în operaŃia de minimizare a unei funcŃii logice:
a) ca fiind pătrate elementare marcate cu 1;
a) ca fiind pătrate elementare marcate cu 0, dacă se extrage funcŃia
negată;
c) ambele a şi b
d) nu se pot folosi nicicum
6. Care este expresia analitică a funcŃiei logice asociate următoarei diagrame

Veitch?
a) f(A,B,C,D) = A’B + AC
b) f(A,B,C,D) = AB + BC
69
c) f(A,B,C,D) = AB’ + BC
d) f(A,B,C,D) = A’B’ +B’C
A
B 0 1 1 0
1 1 0 0
7. Care este expresia analitică a funcŃiei logice asociate următoarei diagrame

Veitch?
A
B 1 1
X X 1
a) f(A,B,C,D) = AB + BC
b) f(A,B,C,D) = AC + A’C’
c) f(A,B,C,D) = AB’ + A’B
d) f(A,B,C,D) = B’C + AC’
6. Care este expresia analitică minimală a funcŃiei logice asociate următoarei

diagrame Veitch?
A
0 0 1 X
B
1 X 1 1
D
1 0 X 1
0 0 X 0
a) f(A,B,C,D) = A’B + AC + BC
b) f(A,B,C,D) = AB + BD + C’D
c) f(A,B,C,D) = A’C + C’D
d) f(A,B,C,D) = A’B’ +B’C
70
Modulul 6
• Familii de circuite integrate logice
• Circuite integrate logice în tehnologie bipolară
• Caracteristicile generale ale circuitelor TTL
6.1. Familii de circuite integrate logice
Sistemele digitale, datorită complexităŃii lor, se realizează practic exclusiv

folosind circuite logice sub formă de structuri integrate. Aceste structuri se
realizează în prezent într-o varietate imensă, dar toate, fără excepŃie, au la bază
câteva structuri elementare – aşa numitele porŃi logice.
Poarta logică (poarta) este un circuit electronic care îndeplineşte o funcŃie
logică.
Parametrii principali ai unei porŃi logice sunt:
a) timpul de propagarea - tpd
b) puterea medie consumată de poartă - Pd
c) marginea de zgomot în curent continuu şi imunitatea la perturbaŃii
d) nivelurile (logice) de tensiune
e) factorii de încărcare la intrare şi ieşire
Produsul timpului de propagare cu puterea consumată se numeşte factor
de calitate PQ şi este un factor de merit al circuitului:
PQ = tpd x Pd
Circuitele logice integrate au ca material de bază de fabricaŃie, de regulă,
siliciul (Si), tehnologia folosită fiind cea planară.
În funcŃie de tipul tranzistoarelor folosite pentru realizarea lor, circuitele
integrate logice se împart în două grupe:
a) Circuite integrate logice realizate în tehnologie bipolară, în categoria
cărora intră:
- Seria TTL standard (74XX)
- Seria TTL rapidă (HTTL)
71
- Seria TTL Schottky (74SXX)

- Seria TTL Schottky de putere redusă (Low-Power Schottky) (74LSXX)
- Seria TTL Schottky îmbunătăŃită (Advanced Schottky TTL) (74ASXX)
- Seria TTL Schottky de putere redusă îmbunătăŃită (Advanced Low-
Power Schottky TTL) (74LSXX)
- Seria TTL rapidă (Fast TTL)Schottky îmbunătăŃită (74FXX)
- ECL – logica cuplată prin emitor
2
- I L – logica integrată de injecŃie
Această clasă de circuite se caracterizează prin:
- frecvenŃă mare de lucru
- fronturi reduse
- densitate medie a componentelor pe unitatea de suprafaŃă a cipului
(pastila de siliciu)
b) - Circuite integrate logice realizate în tehnologie unipolară (MOS), în
categoria cărora intră:
- CI logice PMOS (MOS cu canal p)
- CI logice NMOS (MOS cu canal n)
- CI logice CMOS/Si – (MOS complementar pe siliciu)
- CI logice CMOS/SOS (MOS complementar pe Safir)
Caracteristicile principale ale acestei categorii de circuite sunt:
- consum de putere foarte mic
- viteze (frecvenŃe) de lucru relativ reduse
- densitate a componentelor pe unitatea de suprafaŃă a cipului cu 1 ÷ 2
ordine de mărime mai mare decât la circuitele în tehnologie bipolară.
6.2. Circuite integrate logice în

tehnologie bipolară
6.2.1. Poarta TTL Standard

Denumirea TTL reprezintă abrevierea: Tranzistor – Tranzistor – Logic
(Logica Tranzistor - Tranzistor) a fost introdusă de firma Sylvania în anul 1963 şi a
fost dezvoltată şi comercializată de Texas Instruments. Până la începutul anilor ’90
a fost tehnologia cea mai uzuală.
72
Modulul 6
În această familie, poarta fundamentală cu ajutorul căreia se

implementează majoritatea circuitelor logice ale familiei este poarta ŞI-NU
ŞI NU (NAND)
standard cu două intrări, prezentată în figura 6.1.
Etajul de ieşire al acestei porŃi, realizat cu tranzistoarele T3 şi T4, este un
etaj în contratimp specific
specific, care poartă denumirea de totem-pole
totem pole.. Diodele de la
intrare D1 şi D2 au rolul de a prot
proteja
eja intrările porŃii împotriva tensiunilor negative
care ar putea apărea în timpul funcŃionării. Tranzistorul de intrare T1, care este un
tranzistor multiemitor,
multiemitor, formează un circuit AND (ŞI). El este urmat de un etaj
defazor realizat cu tranzistorul T2, ca
care
re produce două tensiuni în opoziŃie pentru
comanda etajului final al structurii constituit din tranzistoarele T3 şi T4.
comanda
V0 [V]
4
A B
V0H
3
C
2
1
D E
V0L
0 0,6 1,2 1,8 2,4 Vi [V]

VIL VIH
Fig. 6
6.1.
.1. Poarta logică NAND SN7400din seria TTL standard
SN74XX: schemă, simbol şi caracteristică de transfer VTC
73
Electronică digitală. Teorie. AplicaŃii. T
Electronică Teste
este
ObservaŃii
1. CurenŃii de intrare în poartă Ii pot fi pozitivi ((≤ 40µA),
40 A), sau negativi ((≤
1,6 A), deoarece atunci când tensiunea aplicată pe una din intrările porŃii (cealaltă
1,6µA),
fiind conectată la Vcc) variază de la VIL la VIH, tranzistorul T1 funcŃionează saturat
(porŃiunea ABC), în regim activ normal (porŃiunea CD) sau în regim activ inversat
(porŃiunea DE). Astfel, curentul de intrare în poartă este negativ ((-1,6µA)
1,6µA) când
tranzistorul T1 este saturat sau în regim
regim activ normal şi este pozitiv (40µA), când T1
întră în regim activ inversat.
≤16mA),
2. CurenŃii de ieşire din poartă I0 pot fi pozitivi ((≤16mA), sau negativi ((≤
0,4mA). Astfel, în starea SUS, T3 este blocat, tensiunea de ieşire este VOH = 3,6V
iar poarta poate genera la ieşire un curent (negativ) de max. 0,4mA, pe traseul Vcc,
R4, T4, D3, sarcină, masă. În starea JOS, T3 este saturat, tensiunea de ieşire este
VOL = 0,1V iar poarta poate absorbi la ieşire un curent (pozitiv) de max. 16mA, pe
traseul sarcină, tran
tranzistorul
zistorul T3, masă.
3. Pentru tensiuni de intrare Ui ≥ 2,0V (nivel logic “1”), T1 conduce invers,
T2 conduce, T4 este blocat, T3 este saturat. Tensiunea de ieşire VO este de max.
0,4V, ceea ce corespunde nivelului “0” logic.
4. Pentru tensiuni de intrare Ui ≤ 0,8V, (“0” logic), T1 este saturat, T2 este
blocat, T3 este blocat, T4 este saturat, iar tensiunea de ieşire este VO ≥ 2,4V, ceea
ce corespunde nivelului “1” logic.
5. FuncŃionarea porŃii TTL NAND poate fi înŃeleasă mai bine considerând
că tranzistorul multi
multiemitor
emitor de la intrare T1 este echivalent cu următoarea schemă:
Fig. 6.2. Circuitul echivalent al tranzistorului multiemitor T1
6.2.2. Caracteristicile generale ale circuitelor TTL

Nivele logice
În cazul circuitelor logice reale, se poate face referire la 2 nivele constante
de tensiune: tensiunea de alimentare (tensiunea maximă) şi tensiunea de masă
(tensiunea minimă). Într
Într-o
o logică pozitivă se pot asocia valorilor tensiunilor de la
intrarea şi ieşirea unei porŃi logice simbolurile mulŃimii binare B = 0,1
ieşirea 0,1 astfel:
74
Modulul 6
- “1” logic se asociază celui mai pozitiv nivel al tensiunilor de intrare sau
ieşire a porŃii logice
- “0” logic se asociază celui mai mic nivel al tensiunilor de intrare sau de
ieşire a porŃii logice.
În acest fel se realizează modelarea celor două cifre binare 0 şi 1.
Este de preferat ca aceste două valori de tensiune să fie cât mai apropiate
de nivelele de referinŃă: tensiunea de alimentare şi tensiunea de masă.
Dacă se fac următoarele notaŃii pentru indicii asociaŃi mărimilor de
intrare/ieşire şi stărilor unei porŃi logice:
I, O – intrare (input), ieşire (output)
L, H – Low, High (nivel logic “0”, respectiv “1” în logica pozitivă)
atunci cele două niveluri de tensiuni se extind în practică la două intervale de
tensiuni notate cu ∆VH şi ∆VL, între care există o zonă interzisă, după cum se poate
vedea şi din fig. 6.2. Prin această extindere se insensibilizează funcŃionarea
structurii TTL la variaŃiile tensiunii de alimentare, la îmbătrânirea componentelor,
precum şi la modificarea parametrilor diodelor şi tranzistoarelor datorită variaŃiei
temperaturii.
VI, V0 [V]
2,4 V0Hmin ("1")
2 VIHmin ("1")
Zonă interzisă
(nedeterminare)
GARANTAT pentru tensiunile PERMIS
de intrare
0,8 VILmax ("0")
0,4 VILmax ("0")
0 4,5 5,5 Vcc [V]

5
0,8V min 0,4V max

CLC
2V min 2,4V max
Fig. 6.2. Diagramă pentru ilustrarea nivelelor logice

garantate ale porŃii TTL standard [14]
75
Din figură se poate constata compatibilitatea dintre nivele logice de intrare

şi cele de ieşire, asigurată de valorile garantate la ieşire şi de valorile permise la
intrare, care pot fi corelate cu caracteristica de transfer VTC (Voltage Transfer
Characteristic) a porŃii TTL NAND standard (fig. 6.3).
Fig. 6.3. Compatibilitatea nivelelor logice intrare-ieşire

în cazul circuitelor TTL
AlŃi parametri caracteristici ai porŃilor logice sunt:

Fan-out (capacitatea maximă de încărcare sau “evantai de ieşire”)
reprezintă numărul maxim de intrări (porŃi) ce pot fi comandate simultan de ieşirea
unei porŃi.
Această capacitate se indică printr-o cifră sau număr N, care reprezintă
numărul de sarcini (porŃi) ce pot fi comandate de o poartă logică. Astfel:
- pentru ieşirea în starea “0” (JOS - Low), numărul maxim de porŃi ce pot
fi comandate se calculează făcând raportul curent maxim de ieşire ce poate fi
debitat în stare JOS/curent maxim de intrare absorbit în stare JOS:
IOL max 16mA
NL = = = 10 int rari
IIL max 1,6mA
- pentru ieşirea în starea “1” (SUS - High) numărul maxim de porŃi ce pot
fi comandate se calculează făcând raportul curent maxim de ieşire ce poate fi
debitat în stare SUS/curent maxim de intrare absorbit în stare SUS:
76
Modulul 6
IOHmax 0,8mA
NH = = = 20intrari
IIHmax 0,04mA
Pentru circuitele TTL standard, fan-out-ul acoperitor se alege:

NL,H = 10
ObservaŃie
Există porŃi numite “de putere” care au fan-out >10. Ele se numesc buffere
sau porŃi tampon şi folosesc la ieşire un tranzistor de putere medie comandat
corespunzător.
Timpul de propagare tp este un parametru care reflectă viteza de

răspuns/comutaŃie a unei porŃi, adică întârzierea cu care semnalul (impulsul)
aplicat la intrare apare la ieşirea porŃii. El reprezintă suma timpilor de întârziere la
propagarea informaŃiei logice prin poartă. Se definesc următorii timpi caracteristici
funcŃionării unei porŃi logice (fig. 6.4):
- timpul de creştere tr (rise time), care reprezintă timpul necesar creşterii
nivelului semnalului logic de la intrarea porŃii între 0,1 (10%) şi 0,9 (90%) din
valoarea maximă a amplitudinii impulsului;
- timpul de cădere sau tf (fall time), care reprezintă timpul necesar scăderii
nivelului semnalului logic de la intrarea porŃii între 0,9 (90%) şi 0,1 (10%) din
- durata frontului de creştere tLH care reprezintă timpul necesar creşterii
nivelului semnalului logic de la ieşirea porŃii între 0,1 (10%) şi 0,9 (90%) din
- durata frontului de cădere tHL care reprezintă timpul necesar scăderii
nivelului semnalului logic de la ieşirea porŃii între 0,9 (90%) şi 0,1 (10%) din
- timpul de propagare prin poartă la comutarea ieşirii din nivelul L (JOS) în
nivelul H (SUS) - tpLH;
- timpul de propagare prin poartă la comutarea ieşirii din nivelul H (SUS) în
nivelul L (JOS) - tpHL;
Ultimii 2 timpi se măsoară între punctele de amplitudine 50%.
łinând seama de aceste precizări, pentru poarta TTL standard se
defineşte timpul de propagare prin poartă astfel: dacă tpHL = 8ns, iar tpLH = 12ns,
rezultă timpul de propagare tp:
77
Vi
VIH
90%
50%
10% VIL
0 tr tf
t
T ciclu
tpHL tpLH
Vo
VOH
90%
50%
10% VOL
0 tHL tLH
Tciclu t
Fig. 6.4. Explicativă pentru definirea timpilor

de comutaŃie şi propagare [16,17]
Puterea consumată de o poartă (Pd) reprezintă suma dintre

componenta statică Pdcc a puterii consumate şi componenta dinamică Pdca:
Pd = Pdcc + Pdca
Consumul de putere în regim static depinde de tensiunea de alimentare şi
de curenŃii absorbiŃi de poartă de la sursă în stare SUS şi în stare JOS.
Consumul de putere în regim dinamic se defineşte ca fiind consumul de
putere la un factor de umplere de 50% şi la o frecvenŃă suficient de joasă pentru ca
efectul creşterii consumului datorită conducŃiei simultane a tranzistoarelor finale în
timpul comutării să nu conteze [14].
Pentru poarta TTL standard alimentată la o tensiune Vcc = 5V, consumul
tipic de putere este Pd ≅ 10mW/poartă.
Marginea de zgomot în curent continuu reprezintă diferenŃa dintre

valorile tensiunilor garantate pentru stările logice ale unui circuit logic care
comandă şi valorile permise ale unui circuit comandat de acelaşi tip. Din figura 6.2
78
Modulul 6
se pot determina valorile marginilor de zgomot pentru poarta TTL standard. Astfel,
rezumând, se poate scrie:
a) Marginea de zgomot pentru nivelul “1” logic (HIGH) este:
∆H = VOHmin - VIhmin = 2,4V – 2V = 0,4V
VOHmin – valoarea minimă a tensiunii de ieşire în starea H
VIHmin – valoarea minimă a tensiunii de intrare în starea H
b) Marginea de zgomot pentru nivelul “0” logic (LOW) este:

∆L = VOlmax – VIimax = 0,4 – 0,8 = - 0,4V
VOLmax – valoarea maximă a tensiunii de ieşire în starea L
VILmax - valoarea maximă a tensiunii de intrare în starea L
Concluzie:
Pentru circuitele TTL standard, marginea de zgomot garantată în curent
continuu este de 0,4V pentru ambele nivele logice, în condiŃiile cele mai
nefavorabile.
Intrări neutilizate
Pentru obŃinerea unor timpi de propagare mai buni şi a unei imunităŃi la
zgomot optime, intrările neutilizate ale porŃilor logice trebuie menŃinute la o
tensiune pozitivă având valoarea corespunzătoare lui “1” logic. Există 4 modalităŃi
de conectare a intrărilor neutilizate:
a) Intrările neutilizate se conectează la o sursă independentă de tensiune
cuprinsă între (2,4 – 5)V;
b) Intrările neutilizate se cuplează la Vcc = 5V printr-o rezistenŃă (uzual de
1KΩ), care protejează la străpungere joncŃiunea de intrare a tranzistorului
multiemitor;
c) Intrările neutilizate se cuplează la intrările folosite care îndeplinesc
aceeaşi funcŃie;
d) Intrările nefolosite se cuplează la ieşirea unei porŃi care furnizează în
permanenŃă “1” logic – de exemplu la ieşirea unei porŃi NAND neutilizate care are
toate intrările conectate la masă.
AtenŃie ! Orice intrare neutilizată (în gol) va lua un potenŃial corespunzător

nivelului “1” logic.
79
Electronică Teste
este
Triggerul Schmitt
Când porŃile rapide sunt atacate pe intrări cu tensiuni având fronturi lente
(provenite, de exemplu
exemplu,, de la amplificatoare integratoare
integratoare),
), acestea pot genera la
ieşire semn
semnale
ale false (fig. 6
6.4).
.4).
In
Out
Fig. 6.5.
6.5. FuncŃionarea unei porŃi logice
în cazul semnalelor cu fronturi lente
Acest lucru se datorează faptului că semnalul de intrare are valori cuprinse

între 0,8V şi 2V (porŃiunea CD a caracteristicii de transfer), pentru durate de timp
mai mari de 100ns. SoluŃia evitării acestor basculări (comutări) intempestive este
crearea unu
unuii histerezis în caracteristica de transfer a porŃii. Aceasta se obŃine prin
includerea în structura porŃii a unui circuit de tip trigger Schmitt
Schmitt,, ca circuit
discriminator de nivel (releu de amplitudine) [14].
[14]
ExistenŃa histerezisului conduce la mărirea mar
marginii
ginii de zgomot (fig. 6.6).
6.6)
Circuitele tipice TTL trigger Schmitt sunt circuitele SN7413 sau
echivalente.
Fig. 6.6.
6.6. Trigger Schmitt integrat SN7413
SN7413;; simbol şi caracteristica
de transfer (de histerezis): VpL, VpH – pragurile de basculare
80
Modulul 6
6.2.3. Subfamiliile TTL

Subfamilia TTL rapidă (HTTL)
Această subfamilie se deosebeşte de seria TTL standard prin aceea că
tranzistorul T4 din configuraŃia TTL standard a fost înlocuit cu un tranzistor
Darlington în montaj repetor pe emitor, iar în locul rezistenŃei R3 este folosită o
rezistenŃă neliniară (rezistenŃă activă) constituită dintr-un tranzistor şi două
rezistenŃe [14]. Aceste modificări au ca rezultat o viteză de răspuns mai mare a
porŃii, datorită faptului că introducerea conexiunii Darlington în etajul de ieşire
micşorează rezistenŃa de ieşire a porŃii.
Caracteristici:
- tpd = 6ns (faŃă de 10ns)
- Pd = 22mW/poartă (faŃă de 10mW/poartă)
- fMax = 50MHz (faŃă de 35MHz)
Subfamilia TTL Schottky (74SXX) (clamped TTL)

Aceasta este o subfamilie logică nesaturată, care foloseşte o diodă
Schottky (contact metal - semiconductor între colector şi bază) pentru evitarea
intrării în saturaŃie a tranzistoarelor. Este derivată din seria TTL standard.
Caracteristici:
- tpd = 3ns ( pentru seria 74SXX);
- Pd = 20mW/poartă/120MHz
Subfamilia TTL Schottky de putere redusă (74LSXX)

Această serie, introdusă în anul 1975 [16], a fost obŃinută combinând
tranzistoarele Schottky cu rezistoare având valoarea de 5 ori mai mare decât cele
din seria standard, pentru micşorarea curenŃilor, rezultatul fiind scăderea puterii
consumate cu aproape un ordin de mărime, dar şi creşterea timpilor de propagare .
Caracteristici:
- tpd = 9ns;
- Pd = 2mW/poartă
Subfamilia TTL Schottky îmbunătăŃită (74ASXX)

A apărut în anul 1980 şi oferă o viteză dublă faŃă de seria standard TTL
Schottky (74SXX), la aceeaşi putere consumată. Această serie este practic o
îmbunătăŃire a seriei de putere redusă 54S/74SXX, prin înlocuirea tranzistorului
multiemitor cu un circuit AND cu diode [16].
81
Caracteristici:
- tpd = 1,7ns;
- Pd = 20mW/poartă
Subfamilia TTL Schottky îmbunătăŃită de putere redusă 74ALSXX)

A apărut tot în anul 1980 şi poate fi considerată o îmbunătăŃire a seriei de
putere redusă 74LSXX, prin înlocuirea tranzistorului multiemitor cu un repetor pe
emitor [16].
Caracteristici:
- tpd = 4ns;
- Pd = 1,2mW/poartă
Subfamilia TTL Schottky rapidă (74FXX)

Este seria TTL cea mai populară, având performanțe intermediare între
seriile 74ASXX şi 74ALSXX, adică:
- tpd = 2,5ns;
- Pd = 4mW/poartă
6.2.4. PorŃi pentru magistrale

Magistralele reprezintă căi (trasee) pentru transferul informaŃiei sub formă
de cuvinte (combinaŃii binare) de n biŃi (de exemplu 4, 8, 16 biŃi etc.). Transferul
informaŃiei pe/de pe magistrală se face conform unei discipline, conform căreia, la
orice moment de timp trebuie să existe doar un singur circuit care înscrie informaŃie
pe magistrală (emiŃător - talker) şi mai multe circuite care pot citi aceste informaŃii
(receptori - listeners). Această disciplină a transferului de informaŃii nu se poate
realiza decât dacă porŃile cu ieşiri pe aceeaşi linie de magistrală pot fi conectate
selectiv, adică pot să primească funcŃia de emitor doar la un moment dat. PorŃile
cu care se poate implementa o astfel de aplicaŃie sunt porŃile logice cu colectorul în
gol (open - collector) şi porŃile cu trei stări logice (tri-state logic).
PorŃi logice cu colectorul în gol

Dacă mai multe porŃi logice TTL cu etajul de ieşire de tip totem-pole sunt
cuplate pe aceeaşi linie de magistrală, iar cel puŃin două dintre aceste porŃi se află
în stări diferite, atunci sursa de alimentare Vcc va fi scurtcircuitată la masă pe un
traseu format din tranzistoarele T3 şi T4, dar din porŃi diferite (fig. 6.7).
82
Modulul 6
Fig. 6.7. PorŃi TTL aflate în stări diferite, conectate la o magistrală,

produc scurtcircuitarea sursei şi a liniei de magistrală
Pentru a se evita această situaŃie, ss--a

a modificat etajul de ieşire al porŃii TTL
standard, eliminându-se
eliminându se tranzistorul repetor T4 şi lăsându
lăsându-se
se numai tranzistorul T3,
dar cu colectorul în gol ((open
open-coll ector) [16],
open collector
ector [16], de unde şi denumirea porŃii (fig. 6.8)
6.8).
Fig. 6.8. Inversorul TTL 7407 de tip open

open-colector
colector
Cu ajutorul acestui tip de porŃi logice se poate

poate realiza funcŃia ŞI–CABLAT
ŞI CABLAT
(Wired
Wired AND), prin legarea (cablarea) împreună a colectoarelor mai multor porŃi,
AND),
care se conectează la sursa de alimentare printr-o
printr o rezistenŃă (sarcină) comună,
83
Electronică Teste
este
exterioară (fig. 6.9).

6.9) AAcest
cest tip conexiune se foloseşte în convenŃia de logică
pozitivă, pe când aceeaşi cablare, într
într-o
o logică negativă realizează funcŃia SAU -
CABLAT.
Fig. 6.9. Realizarea conexiunilor SI--cablat

cablat
şi SAU cablat cu porŃi TTL.
SAU--cablat
PorŃi
orŃile
le de tip open colector se folosesc pentru:
open-colector
- cuplarea multi sau bi-direcŃională
bi direcŃională a unor circuite logice
- cuplarea ieşirilor memoriilor pentru a fi extinse.
Dezavantajele porŃilor de tip open colector sunt:
open-colector
- imunitate mai scăzută la zgomot
- necesită o rezistenŃă comună care trebuie ca
calculată
lculată de fiecare dată în
funcŃie de circuit (Pull
Pull-up
up res
resistor
istor
istor)
- fronturile şi timpii de propagare sunt mult mai mari decât la porŃile
normale.
În fig. 6.10 este prezentat un inversor open-
open-col ector,, care are sarcina (un
colector
LED cu o rezisten
rezistență
ță serie pentru limitarea curentului) conectată la o tensiune +Ec
diferită şi mai mare decât tensiunea de alimentare de +5V, specifică familiei TTL.
Fig. 6.10. Inversor TTL open-col

open colector
ector
84
Modulul 6
PorŃi cu 3 stări (Three State Logic - TSL)

Acest tip de porŃi se folosesc la cuplarea mai multor porŃi în paralel pentru
transmiterea informaŃiei pe o magistrală comună de date (BUS).
Circuitul are 3 stări, dar va funcŃiona în permanenŃă tot în binar:
- starea “0” stări de impedanŃă mică – Low Z (tot timpul
- starea “1” unul din tranzistoarele finale conduce)
- starea de impedanŃă mare (high Z), în care ieşirea porŃii este flotantă,
cele două tranzistoare finale fiind blocate, astfel încât poarta nu schimbă nici un
curent cu linia de magistrală, comportându-se ca o întrerupere a circuitului.
A
2 3 f (E, A) E’ A f (E’, A)
L L H
1 E L H L
H X High Z
Validarea iesirii
Fig. 6.11. Poarta logică TSL: simbol logic tabela de adevăr

şi schemă
Avantajele folosirii porŃilor de tip TSL: În starea de impedanŃă ridicată High

Z, potenŃialul de la ieşirea porŃii este fixat de potenŃialul care există pe linia de
magistrală la care este conectată poarta şi nu de către poarta TSL.
PorŃile TSL sunt prevăzute cu o intrare de validare (autorizare, permitere)
a ieşirii (ENABLE), care permite sau nu funcŃionarea porŃii, adică transferarea sau
nu a informaŃiei pe magistrală.
85
- permit cuplarea în paralel a ieşirilor (fără dezavantajele porŃilor cu

colectorul în gol);
- oferă o impedanŃă de ieşire mică în cele 2 stări (L şi H), ca şi la
circuitele TTL standard;
- nu necesită rezistenŃe adiŃionale ca la porŃile open-colector;
- în starea High Z nu încarcă circuitele cu care sunt cuplate.
Subfamilia ECL (Logica cuplată prin emitor)

Principalele caracteristici ale acestei familii sunt:
- tpd < 1ns
- Pd = 50mW/poartă
- fMax = 1000MHz
Această subfamilie utilizează tranzistoare nesaturate care funcŃionează
în clasă A (în regiunea activă normală a caracteristicilor de ieşire) şi a apărut din
necesitatea lucrului la frecvenŃe mari (de ordinul GHz). Timpul de comutare inversă
(saturaŃie - blocare) este mai mare deoarece este necesar să se extragă sarcina în
exces din regiunea bazei tranzistoarelor care formează poarta.
2
Circuite I L (Integrated Injection Logic – Logică integrată de
injecŃie)
Caracteristicile circuitelor integrate din această subfamilie sunt
următoarele [14]:
- viteză de lucru comparabilă cu a circuitelor TTL standard (tpd = 10ns)
- densitate de componente mai mare decât la circuitele MOS (cca. 200
2
porŃi/mm )
- putere consumată extrem de mică, comparabilă cu a circuitelor CMOS
(Pd < 0,01mW/poartă)
- fan-out foarte mic
- capacitate de ieşire foarte mică
- tensiune de alimentare redusă (1 ÷ 1,5)V.
Poarta (circuitul) de bază este inversorul. Circuitele fabricate în această
tehnologie se folosesc la realizarea memoriilor, microprocesoarelor etc.
86
Modulul 6
1. O poartă logică se caracterizează prin:

a) timpul de întârziere la propagarea informaŃiei prin poartă
b) puterea medie consumată
c) fan-out
2. În cazul impulsurilor dreptunghiulare cu fronturi lente, pentru

îmbunătățirea fronturilor se folosesc, de regulă:
a) porŃi logice rapide
b) porŃi logice de tip ”open - colector”
c) porŃi logice de tip trigger Schmitt
3. Tensiunea de alimentare a circuitelor integrate TTL standard are valoarea:

a) max. 5V
b) (4,75 – 5,25)V
c) (3 - 5)V
d) (4,5 - 5,5)V
4. Tensiunea de ieşire VOL a unei porŃi logice TTL standard în starea „0” logic
(JOS/LOW) are valoarea:
a) 0V
b) max. 0,4V
c) max. 0,8V
d) min. 0,4V
5. Tensiunea de ieşire VOH a unei porŃi logice TTL standard în starea „1” logic
(SUS sau HIGH) are valoarea:
a) (3.4 – 5)V
b) max. 5V
c) max. 2,4V
d) min. 2,4V
6. Tensiunea de intrare VIL a unei porŃi logice TTL standard în starea „0” logic
(JOS/LOW) are valoarea:
87
a) 0V
b) max. 0,4V
c) max. 0,8V
d) min. 0,4V
7. Tensiunea de intrare VIH a unei porŃi logice TTL standard în starea „1” logic
(SUS/HIGH) are valoarea:
a) (3.4 – 5)V
b) max. 2,4V
c) min. 2V
d) min. 2,4V
8. Marginea de zgomot garantată a circuitelor TTL standard are valoarea:

a) 2,4V
b) 0,4V
c) 0,8V
d) 50% din tensiunea de alimentare
9. Familia de circuite TTL standard se caracterizează prin următoarele valori

garantate:
a) fan-in = 10; fan-out = 20
b) fan-in = 10; fan-out = 10
c) fan-in = 20; fan-out = 10
d) fan-in = 50; fan-out = 50
10. În mod normal, intrările nefolosite ale unei porŃi logice TTL standard:
a) se lasă în gol (flotante)
b) se conectează la masă
c) se conectează la “1” logic sau, printr-o rezistenŃă, la tensiunea de
alimentare
d) se conectează la tensiunea de alimentare în cazul porŃilor NAND şi la masă
în cazul porŃilor NOR
11. Dacă intrarea unui inversor TTL standard este la masă, ce tensiune
măsuraŃi la ieşirea lui?
a) +5V
b) (4,5-5)V, funcŃie de sarcină
88
Modulul 6
c) (2,4
(2,4-5)V,
5)V, funcŃie de sarcină
d) 0V
12. Dacă la ieşirea unui inversor

inversor TTL standard măsuraŃi o tensiune de
3,8Vc.c., ce tensiune trebuie să măsuraŃi la intrarea lui?
a) 0V
b) (0,4
(0,4-2,4)V,
2,4)V, funcŃie de sarcină
c) (0,8 –2,4)V,
2,4)V, funcŃie de sarcină
d) max. 0,8V
13. Dacă la ieşirea unu

13. unuii invers
inversor
or TTL standard măsuraŃi o tensiune de 2Vc.c.,
ce concluzie trageŃi?
a) circuitul funcŃionează normal
b) tensiunea reprezintă nivelul logic normal pentru starea SUS
c) tensiunea reprezintă nivelul logic normal pentru starea JOS
d) poarta
poarta nu funcŃionează normal sau există o problemă cu sarcina
14. Pentru mărirea capabilităŃii de curent, porŃile logice din familia TTL
14.
standard:
a) nu se pot conecta în paralel
b) se pot conecta în paralel, dar numai câte 2 porŃi
c) se pot conecta în paralel, dar numai câte 2 porŃi de acelaşi fel
d) se pot conecta în paralel, dar numai porŃi de acelaşi fel, din aceeaşi
capsulă
15. Circuitul de mai jos reprezintă schema internă a unei porŃi logice TTL.
AnalizaŃi funcŃionarea schemei şi determinaŃi tip
tipul
ul porŃii. Aceasta este:
89
Electronică Teste
este
a) o poartă AND
b) o poartă OR
c) o poartă NAND
d) o poartă NXOR
16 Circuitul de mai jos reprezintă schema internă a unei porŃi logice TTL.
16.
AnalizaŃi funcŃionarea schemei şi determinaŃi tipul porŃii. Aceasta este:
a) o poartă AND
b) un inversor
c) un buffer (repetor)
d) un trigger Schmitt
90
Modulul 7
• Circuite integrate logice în tehnologie unipolară
• Caracteristicile generale ale circuitelor CMOS
7.1. Circuite integrate logice în tehnologie

unipolară (MOS)
Caracteristicile generale ale tehnologiei MOS sunt:

- timpii de propagare tpd = 3ns (CMOS/SOS) – 50ns (PMOS)
- puterea disipată Pd = (0,1 – 1)mW/poartă
- frecvenŃa maximă de operare fMax = 300MHz
- imunitate ridicată la zgomote
Dintre circuitele integrate logice realizate în tehnologie unipolară, apărute
la începutul anilor ’60, cele care s-au impus ulterior au fost circuitele integrate
logice din familia CMOS, care a apărut în 1968, fiind produsă pentru prima dată de
firma RCA (seria 4XX şi seria 54C/74C-NS).
Familia 54C/74C este compatibilă pin la pin cu circuitele TTL standard.
Ea este cunoscută şi sub denumirea de HCT (High-speed CMOS, TTL
compatible).
7.1.1. Caracteristicile generale ale familiei CMOS

Circuitele integrate logice realizate în tehnologie CMOS au o serie de
caracteristici specifice care derivă din tehnologia de fabricaŃie:
- timpii de propagare tpd = 20 ÷ 40ns
- puterea disipată Pd = 10 ÷ 30 nW/poartă
- frecvenŃa maximă de operare fMax = 10 ÷ 30 MHz
- fan-out = 50
- tensiuni de alimentare VDD (3 ÷ 18)V
- margine de zgomot: 40% VDD
91
- gama temperaturilor de operare: – 55 ÷ +125°C (-40 ÷ +85°C pentru

componentele comerciale)
- curenŃi de ieşire: max. 3mA
- curenŃi de alimentare per capsulă (MSI): 20 ÷ 300µA
Familia CMOS are parametrii cei mai apropiaŃi de cei ai unei familii logice
ideale. Aceşti parametri ar fi:
- consum zero în regim static
- timpi de propagare egali cu zero
- fronturi controlabile
- imunitate la zgomot egală cu 50% din diferenŃa tensiunilor
corespunzătoare nivelelor logice:
VOH ≅ VDD ; VOL ≅ 0V (VSS)
În plus, circuitele integrate CMOS prezintă două avantaje esenŃiale:
- sunt mai ieftine decât circuitele integrate TTL
- densitatea de componente pe unitatea de suprafaŃă a cipului este cu 2 -
3 ordine de mărime mai mare decât la tehnologia bipolară.
Circuitele CMOS se pot realiza în tehnologie LSI şi VLSI, cu poartă
metalică, folosind ca substrat siliciul sau safirul (Silicon –On-Saphire SOS). Există
tehnologii alternative, non-silicon, care utilizează ca substrat galiu-arseniu (GaAs)
sau joncŃiuni Josephson. Acestea permit realizarea unor timpi de propagare de
ordinul picosecundelor tp = (1 ÷ 10)ps.
7.1.2. Inversorul CMOS

Este poarta fundamentală care stă la baza structurării circuitelor logice
integrate în tehnologie CMOS, fiind constituită din două tranzistoare n-MOS şi p-
MOS, înseriate în opoziŃie, care formează ceea ce se numeşte un inversor
Complementary MOS (fig. 7.1).
Această structură, ca de altfel întreaga familie CMOS, prezintă câteva
avantaje esenŃiale faŃă de structura TTL standard şi anume:
- putere disipată în regim static practic zero;
- caracteristică de transfer foarte apropiată de caracteristica ideală a unui
inversor (fig. 7.2);
- tensiunea de prag (logic) de comutaŃie egală cu ½ din tensiunea de
alimentare a porŃii (VDD);
- dependenŃă redusă faŃă de variaŃiile de temperatură;
- tehnologie de fabricaŃie mai simplă.
92
Modulul 7
IN OUT
SUS (VDD) JOS (Vss)
JOS (Vss)
(V ) SUS (VDD)
Fig. 7.1
7.1.. Inversorul CMOS: schemă, simbol
şi tabela de adevăr
ObservaŃii
1. Valoarea minimă a tensiunii de alimentare, după cum se observă şi din
caracteristica de transfer (fig. 7.2)
7.2),, este:
VDdmin = VTN + |VTP| ≅ 1,5V + 1,5V ≅ 3V
în care VTN şi VTP sunt tensiunile de prag ale tranzistoarelor cu canal n,, respectiv p.
2. Puterea disipată de dispozitivul CMOS este, practic, numai puterea
disipată în regim de comutaŃie. Acest lucru este valabil însă numai dacă impulsurile
de intrare au fronturi bune. În caz contrar, puterea disipată creşte.
Vo Regi QP QN
I II III IV V unea
VDD
I Liniar Blocat
II Liniar Saturat
III Saturat Saturat
VTN V IV Saturat Liniar
TP
V Blocat Liniar
0 V Vi
Vin* DD
Fig. 7.2
7.2.. Caracteristica de transfer a inversorului CMOS
VTN, VTP – tensiunile de prag pentru tranzistorul QN, respectiv QP
93
Electronică Teste
este
Etaje buffer şi inversoare “3-

“3
“3-state”
state”
a) Pentru mărirea capabilităŃii de curent a porŃilor CMOS se folosesc etaje
buffer, atât la intrare cât şi la ieşire. Ele sunt, în esenŃă, nişte inversoare folosite ca
buffer,
etaje tampon, având o capabilitate de curent mai mare decât inversorul CMOS, o
caracteristi
caracteristică
că de transfer abruptă şi o margine de zgomot excelentă.
Dezavantajul circuitelor care folosesc buffere este acela că ele au timpul
de propagare tpd mai mare comparativ cu etajele fără buffer.
buffer
Fig. 7.3. Poartă CMOS AND cu buffer
b) Inversorul ““three state” (“3

three--state state” sau prescurtat TSL
3-state
state” TSL)), prezintă, pe
lângă cele două stări logice normale High şi Low,
Low, o a treia stare, de impedanŃă
ridicată, High Z.
Z Este
ste un inversor de construcŃie specială, care posedă o intrare
suplimentară de validare a ieşirii – ENABLE
ENABLE.. Aceasta,
Aceasta, atunci când este activată (pe
“0” logic sau pe “1” logic), pune ieşirea porŃii într-o
într o stare de impedanŃă ridicată
(High Z) sau, altfel spus, ieşirea este “în gol”.
High Z)
PorŃile TSL permit conectarea în paralel a mai multor circuite pe o
magistrală comun
comunăă de date (BUS
(BUS),
), pentru a putea fi activate apoi în mod selectiv.
Aceasta este
este,, de altfel, aplicaŃia principală
principală a acestui tip de porŃi.
porŃi
Poarta de transmisie CMOS

Poarta de transmisie (transmission
(transmission gate
gate)) este o construcŃie fundamentală
în familia circuitelor integrate CMOS. Este compusă din două tranzistoare
complementare p-MOS
complementare, MOS şi n
n--MOS,
MOS, care au conectate în comun drenele şi sursele,
iar porŃile sunt comandate separat. Semnalele de comandă pe cele două porŃi sunt
94
Modulul 7
complementare. Această structură constituie un comutator bidirecŃional, cele două

tranzistoare MOS putând fi comandate separat şi simultan. Ambele tranzistoare
sunt fie în conducŃie, fie în blocare, acŃionând ca un comutator bidirecŃional închis
sau deschis (fig. 7.4). În fapt, poarta de transmisie este constituită din două canale
complementare în paralel. Variabila logică A se aplică pe intrarea de control.
A
A
A
VDD
Qp
In Out In Out In Out
Qn
VSS
A
A
A
Fig. 7.4. Poarta de transmisie CMOS: structură şi simbol
Tranzistorul de trecere n-MOS transmite slab nivelul “0” logic, dar

transmite bine nivelul “1” logic. Tranzistorul de trecere p-MOS transmite slab (cu
degradare) “0” logic, dar transmite bine (fără degradare) “1” logic.
Cu ajutorul porŃilor de transmisie se construiesc reŃele de comutare în
care se pot stabili trasee diferite pentru transmisia semnalelor de la o sursă sau de
la mai multe surse spre mai multe destinaŃii sau spre o singură destinaŃie.
PorŃile de transmisie CMOS pot fi folosite şi pentru realizarea facilităŃii 3-
state.
7.1.3. Nivele logice

NotaŃii
Dacă se fac următoarele notaŃii:
I, 0 – intrare (input), ieşire (output)
L, H – Low, High (nivel logic “0”, respectiv “1” logic)
atunci se pot defini următoarele niveluri caracteristice de tensiune:
VOH este nivelul tensiunii de ieşire în starea “1” (SUS -HIGH):
VOHmin = VDD – 0,01V – tipic pentru CMOS
VOL este nivelul tensiunii de ieşire în stare “0” (JOS - LOW):
VOLMax = 0,01V – tipic pentru CMOS
95
VIH este nivelul tensiunii de intrare în stare “1” (SUS - HIGH) pentru care
nivelul logic de ieşire nu se schimbă. Pentru circuitele logice din familia CMOS
aceste este:
VIHmin = 70% VDD
VIL este nivelul tensiunii de intrare în starea “0” (JOS - LOW) pentru
care nivelul logic de ieşire nu se schimbă. Pentru circuitele logice din familia CMOS
aceste este:
VILMax = 30% VDD
7.1.4. Imunitatea la zgomot

Orice circuit logic poate să recepŃioneze la intrare, pe lângă semnalul util
provenit de la ieşirea altui circuit logic şi alte semnale, provenite de la diverse
surse, care se suprapun peste semnalul util. Aceste semnale sunt denumite
generic zgomote.
Imunitatea la zgomot reprezintă tensiunea maximă de zgomot aplicată la
intrarea unui inversor (poartă logică), care nu comută inversorul dintr-o stare logică
în alta. În multe lucrări de specialitate se foloseşte noŃiunea de margine de zgomot
(noise margin) care are aceeaşi semnificaŃie.
Pentru circuitele CMOS, valoarea garantată de majoritatea fabricanŃilor
este de 30% din tensiunea de alimentare VDD. De fapt, aceste circuite rejectează
impulsuri parazite de tensiune având valori de până la 45% din VDD (practic 45 -
50% din VDD).
ObservaŃii
1. Există un domeniu relativ mare al tensiunilor de intrare în care starea
logică la ieşirea porŃii este nedefinită. Acesta este de cca. 40% din diferenŃa (VDD -
VSS).
2. Se definesc imunităŃile la zgomot în c.c. astfel:
VNIL – imunitatea la zgomot în c.c. a intrării în starea JOS:
VNIL = VI Lmax – VOL = 30%VDD – 0,01V ≅ 30%VDD
VNIH – imunitatea la zgomot în c.c. a intrării în starea SUS
VNIH = VI Hmin – VOH = 30%VDD – (VDD – 0,01) ≅ -30%VDD
Aceasta este valoarea standard garantată de toŃi producătorii, dar, în
realitate, imunitatea la zgomot este de cca. 45% din valoarea tensiunii sursei de
alimentare VDD.
96
Modulul 7
La intrare Rezultă ieşirea
0,01V 0,01V
VDD Vss
1 logic 0 logic
VOH VOL
30%VDD NIH
30%VDD
=V
VIHmin
VI Nedefinire
40% nivele 40% Vout
logice
VILmax
30%V =V 30%VDD
DD NIL
0,01V 0,01V
VOL VOH
0 logic 1 logic
Vss VDD
Fig. 7.5. Definirea imunităŃii la zgomot la intrarea

şi ieşirea unui inversor CMOS [1]
7.1.5. AgăŃarea. Fenomenul de latch-up

În timpul operării în zona valorilor limită absolute (VDDmax, fan-out mare,
sarcini mari etc.), este recomandabil să se ia următoarele măsuri de precauŃie [1]:
- evitarea semnalelor tranzitorii parazite
- evitarea încărcării capacitive mari.
În caz contrar la utilizarea circuitelor integrate logice CMOS poate apărea
un efect parazit de tiristor – aşa numitul fenomenul de latch-up (agăŃare) - care
duce la distrugerea dispozitivului. Fenomenul se manifestă prin apariŃia şi
permanentizarea unei căi de rezistenŃă scăzută între sursa de alimentare şi masă.
Această cale se datorează apariŃiei unui tiristor parazit constituit din două
tranzistoare parazite pnp-npn care apar în structura tipică CMOS.
7.1.6. Intrări neutilizate

Valoarea potenŃialului de intrare, în cazul intrărilor neutilizate lăsate în gol,
nu este bine definită. Datorită impedanŃelor de intrare mari, caracteristice
structurilor CMOS, pe intrările lăsate în gol pot apărea acumulări de sarcini
electrostatice care pot provoca deschiderea tranzistoarelor şi deci generarea de
97
Electronică Teste
este
comutări false la ieşire. De aceea, intrările neutilizate ale unei porŃi CMOS se leagă
obligatoriu fie la VDD, fie la VSS, corespunzător funcŃiei logice care se doreşte.
Regulă
- intrările neutilizate ale unei porŃi ŞI-NU
ŞI NU (NAND
(NAND)
NAND) se leagă la VDD
- intrările neutilizate ale unei porŃi SAU-
SAU-NU
NU ((NOR
NOR se leagă la VSS
NOR)
ObservaŃie
În practică, conectarea intrărilor neutilizate la VDD sau VSS se poate face
printr-o
printr o rezistenŃă de (10
(10÷÷100)K
100)K
100)KΩ,, pentru protejarea sursei de alimentare în cazul
străpungerii oxidului de poa
poartă
ă al acestor intrări (figura 7.6
7.6).
Fig. 7.6
7.6.. Conectarea intrărilor neutilizate ale
porŃilor logice CMOS
7.1
7.1.7.
.7. Conectarea porŃilor logice în paralel
În anumite aplicaŃii, pentru
pentru mărirea capabilităŃii de curent debitat sau
absorbit de ieşirea porŃilor CMOS, porŃile de acelaşi tip se pot lega în paralel. Astfel
se îmbunătăŃesc şi performanŃele de viteză.
Conexiunea SAU
SAU--CABLAT
CABLAT (Wired OR) nu este recomandată!
Este de preferat ca porŃile logice conectate în paralel să fie de acelaşi tip şi
să aparŃină aceleiaşi capsule, pentru a avea caracteristici cât mai apropiate. În
acest fel, curentul debitat este distribuit aproximativ egal între porŃi.
Fig. 7.7.
7.7. Mărirea capabilităŃii de curent a porŃilor CMOS
98
Modulul 7
7.1.8. Subfamilii CMOS

De la prima serie de porŃi logice integrate realizată în tehnologie unipolară
la începutul anilor ’80, lucrurile au evoluat rapid, astfel încât, începând cu anii
1990, aproape toate circuitele integrate logice produse sunt în tehnologie CMOS.
Această schimbare de tehnologie s-a produs odată cu apariŃia circuitelor integrate
pe scară largă VLSI (Very Large Scale Integration), care conŃin sute de mii de
componente pe cip. Datorită puterii mari disipate pe astfel de circuite, tehnologia
bipolară nu mai era corespunzătoare, singura alternativă fiind tehnologia CMOS. În
timp, progresele tehnologiei de fabricaŃie au făcut ca porŃile din prima serie CMOS
(seria 400) să fie înlocuite cu serii mult mai performante.
În cadrul fiecărei serii există două variante de circuite:
- varianta civilă, pentru o gamă a temperaturilor de funcŃionare cuprinsă
între (0 - + 70)°C, notate cu 74SERXX
- varianta militară, pentru o gamă a temperaturilor de funcŃionare
cuprinsă între (-55 - + 125)°C, notate cu 54SERXX
În aceste notaŃii, SER este o abreviere de 2 sau 3 litere care reprezintă
seria, iar XX este codul porŃii. De exemplu, poarta NAND cu 2 intrări, care are
codul 400, poate fi specificată în diferite variante de fabricaŃie, prin codurile:
74HC00, 74HCT00, 54VHC00 etc. Se observă că, în toate notaŃiile, apare litera C,
de la tehnologia CMOS.
Seria HC (High-speed CMOS) este proiectată să funcŃioneze la tensiuni
de alimentare de (2 ÷ 6)V, viteza mai mare de lucru obŃinându-se la tensiunea mai
ridicată. Circuitele din această serie nu sunt compatibile (din punctul de vedere al
nivelurilor de tensiune) cu circuitele din seria TTL.
Seria HCT (High-speed CMOS, TTL compatible) este proiectată să
funcŃioneze în interfaŃă cu circuitele TTL, nivelurile de tensiune garantate de la cele
două serii de porŃi fiind compatibile. Seriile HC şi HCT au aceiaşi parametri de
ieşire, dar parametri de intrare diferiŃi.
Seria FCT (FCT-T) (Fast-CMOS, TTL compatible) a fost concepută la
începutul anilor ‘90 pentru o compatibilitate cât mai bună cu circuitele TTL, având
caracteristicile modificate în acest sens: valori mai mari pentru curenŃii de ieşire,
concomitent cu o putere disipată redusă şi, bineînŃeles, compatibilitate deplină
între nivelurile de tensiune. Seria FCT este alimentată la + 5V, iar seria FCT-T la
+3,3V. Datorită deficienŃelor sale, seria FCT este mai puŃin folosită, în schimb seria
FCT-T a devenit destul de populară în aplicaŃiile care presupun comanda liniilor de
magistrală sau a unor sarcini mari, deoarece pot genera şi absorbi curenŃi mari (de
ordinul 50 - 60mA).
99
1. FaŃă de circuitele integrate logice TTL, circuitele integrate logice CMOS

prezintă următorul avantaj:
a) putere consumată mai mică
b) densitate mai mare de componente pe unitatea de suprafaŃă
c) imunitate la zgomot mai mare
2. Aspectele de care trebuie să se Ńină seama la interfaŃarea circuitelor din

familii logice diferite sunt:
a) tensiunile de alimentare ale circuitelor logice care se interfaŃează
b) compatibilitatea între nivele logice de intrare şi ieşire
c) fan-out şi fan-in
3. În cazul impulsurilor dreptunghiulare cu fronturi lente, pentru

îmbunătăŃirea fronturilor se folosesc, de regulă:
a) porŃi logice rapide
b) porŃi logice de tip ”open - colector”
c) porŃi logice de tip trigger Schmitt
4. Tensiunea de ieşire VOL a unei porŃi logice CMOS din seria 4000 în starea
„0” logic (JOS sau LOW) este:
a) 0V
b) min. 0,1V
c) max. 0,1V
d) tipic 0,01V
5. Tensiunea de ieşire VOH a unei porŃi logice CMOS din seria 4000 în starea
„1” logic (SUS sau HIGH) este (tensiunea de alimentare fiind VDD):
a) max. VDD
b) VDD – 0,1V
c) tipic (VDD – 0,01V)
d) tipic (VDD –1%)
100
Modulul 7
6. Tensiunea de intrare VIL a unei porŃi logice CMOS din seria 4000 în starea
„0” logic (JOS sau LOW) este (tensiunea de alimentare fiind VDD):
a) max. 30%VDD
b) max. 40%VDD
c) max. 50%VDD
d) max. 70%VDD
7. Tensiunea de intrare VIH a unei porŃi logice CMOS din seria 4000 în starea
„1” logic (SUS sau HIGH) este (tensiunea de alimentare fiind VDD):
a) min. VDD
b) min. 40%VDD
c) max. 50%VDD
d) min. 70%VDD
8. Imunitatea la zgomot (în c.c.) garantată a circuitelor logice din familia

CMOS seria 4000 este:
a) 50% din tensiunea de alimentare
b) 30% din tensiunea de alimentare
c) 45% din tensiunea de alimentare
d) 70% din tensiunea de alimentare
9. Familia de circuite CMOS din seria 4000 se caracterizează prin următoarele

valori garantate:
a) fan-in = 50; fan-out = 20
b) fan-in = 10; fan-out = 10
c) fan-in = 20; fan-out = 50
d) fan-in = 50; fan-out = 50
10. Circuitele integrate CMOS din seria 4000 se pot alimenta la:
a) (3 -18)V
b) (1,5 -18)V
c) numai la 18V
11. Intrările nefolosite ale unei porŃi logice CMOS din seria 4000:
a) se lasă în gol (flotante)
b) se conectează la masă
101
c) se conectează printr-o rezistenŃă la tensiunea de alimentare

d) se conectează printr-o rezistenŃă la tensiunea de alimentare în cazul
porŃilor NAND şi la masă în cazul porŃilor NOR
12. Pentru mărirea capabilităŃii de curent, porŃile logice din familia CMOS
seria 4000:
a) nu se pot conecta în paralel
b) se pot conecta în paralel, dar numai câte 2 porŃi
c) se pot conecta în paralel, dar numai câte 2 porŃi de acelaşi fel
d) se pot conecta în paralel, dar numai porŃi de acelaşi fel
13. PorŃile de tip TSL (Three State Logic) se caracterizează prin:

a) furnizează la ieşire 3 nivele logice de tensiune
b) pot fi atacate cu semnale de intrare având 3 nivele logice
c) au 3 stări distincte de funcŃionare
14. Care dintre afirmaŃiile următoare referitoare la porŃile de tip TSL (Three
State Logic) este adevărată?
a) permit cuplarea în paralel a ieşirilor
b) oferă o impedanŃă de ieşire mică în stările LOW şi HIGH
c) au 3 stări distincte de funcŃionare
15. Fenomenul de latch-up (agăŃare) care apare în funcŃionarea circuitelor

integrate CMOS, reprezintă:
a) un fenomen ce apare la tensiuni mari de alimentare
b) apariŃia unei căi de rezistenŃă scăzută între sursa de alimentare şi masă
c) un efect parazit de tiristor
16. Care dintre următoarele familii de circuite integrate logice are viteza de
operare cea mai mare, în ordine descrescătoare?
a) ECL, Schottky TTL, TTL standard, CMOS
b) ECL, TTL standard, Schottky TTL, CMOS
c) CMOS, TTL standard, ECL, Schottky TTL
d) ECL, TTL standard, Schottky TTL, CMOS
102
Modulul 8
• Zgomote în sistemele logice
• InterfaŃarea familiilor de circuite integrate logice
8.1. Zgomote în sistemele logice.

RejecŃia zgomotelor
Zgomotul (semnalul de zgomot) este o combinaŃie aleatorie a mai multor

tipuri de semnale electrice parazite de tipul celor prezentate mai jos, care se
suprapune peste semnalul util. Zgomotul există întotdeauna într-un sistem digital,
suprapus peste semnalul logic, dar atât timp cât nivelul său este menŃinut la o
valoare care să nu ducă la funcŃionarea incorectă a sistemului, el poate fi tolerat.
Spre deosebire de circuitele analogice, în circuitele digitale zgomotul nu se
cumulează la trecerea de la un nivel logic la altul, ci se elimină, pentru că o poartă
logică, comandată corect, va genera la ieşire un semnal corect.
ToleranŃa la zgomot a porŃilor logice până la o anumită valoare s-a
obŃinut încă de la proiectarea acestora, prin fixarea nivelurilor garantate şi a
nivelurilor permise de tensiuni, la intrarea şi ieşirea porŃilor. Reamintim că, pentru
familia TTL, marginea de zgomot este de 0,4V, iar pentru familia CMOS această
margine atinge valoarea de 48% din tensiunea de alimentare.
O a doua metodă de a mări toleranŃa la zgomot a porŃilor logice este
folosirea structurilor de tip trigger Schmitt în construcŃia acestora. Caracteristica
statică de transfer a acestei structuri (releu cu histerezis) măreşte capacitatea de
toleranŃă a zgomotelor pentru porŃile care o au înglobată.
FuncŃionare circuitelor logice este afectată de următoarele categorii de
zgomote (semnale electrice perturbatoare):
1. Zgomote externe – sunt zgomotele induse în sistem din mediul

înconjurător: motoare electrice, instalaŃii electronice de forŃă, supratensiunile
parazite de pe liniile de alimentare de 220/380V, emiŃătoare de radio-televiziune,
103
surse diverse de radiaŃie electromagnetică etc. Aceste zgomote pătrund în

sistemele logice prin inducŃie electromagnetică sau prin conductoarele de
alimentare de la reŃea. În această categorie de zgomote intră:
a) Zgomote de conducŃie (în liniile de alimentare) – sunt zgomote cuplate
prin distribuirea în sistem a alimentării în c.c. şi/sau în c.a. De asemenea, în
această categorie de zgomote intră şi zgomotul surselor de alimentare. Atenuare
acestui tip de zgomot se face prin două metode:
- separarea galvanică a sistemului de reŃeaua de 220V/380V cu ajutorul
unui transformator, chiar dacă nu este necesară adaptarea nivelului de tensiune;
- prin filtrarea judicioasă a tensiunilor redresate, atât pentru frecvenŃe
joase, folosind condensatoare electrolitice de bună calitate şi de valoare suficientă,
cât şi la frecvenŃe înalte (radiofrecvenŃă), folosind condensatoare ceramice,
conectate în paralel pe cele electrolitice.
De asemenea, realizarea unor trasee de alimentare scurte şi a unei
legături de masă bune nu sunt lipsite de importanŃă.
b) Zgomotul electromagnetic – este zgomotul care pătrunde în sistem
prin inducŃie electromagnetică şi deci poate fi atenuat printr-o ecranare cu un ecran
din materiale feroase, legat la priza de împământare (cuşcă Faraday). Acest
zgomot se manifestă de multe ori prin tensiuni de zgomot induse în conductoarele
şi conexiunile care nu sunt ecranate şi care leagă diferite părŃi ale sistemului logic.
Pentru a evita aceste situaŃii, o soluŃie eficientă este transmisia diferenŃială a
semnalului pe aceste trasee, folosind linii bifilare torsadate (răsucite).
2. Zgomote interne – sunt zgomotele produse chiar de sistemul logic

respectiv şi în categoria cărora intră:
a) Zgomotele de masă - sunt zgomote induse în linia (traseul) de masă
datorită buclelor de masă necorespunzătoare. Ele apar, în principal, datorită
faptului că traseul (conductorul) de masă comun nu are rezistenŃa electrică nulă.
Din această cauză, potenŃialul de masă al diferitelor componente din sistem este
diferit de potenŃialul punctului iniŃial de masă, în funcŃie de curenŃii de întoarcere
consumaŃi de acestea. Pentru evitarea apariŃiei acestor situaŃii soluŃia cea mai
bună este realizarea unui traseu de masă echipotenŃial pentru toate componentele
circuitului.
b) Zgomote de diafonie (cross-talk) – sunt zgomote induse în liniile de
semnal de către liniile de semnal adiacente, prin cuplaj electromagnetic (inductiv şi
capacitiv). Acest zgomot creşte cu creşterea frecvenŃei semnalului perturbator care
induce tensiunea de zgomot.
104
Modulul 8
Există mai multe procedee care duc la atenuarea zgomotelor de diafonie,

dintre care amintim:
- mărirea distanŃei dintre traseele de circuit imprimat (care este în mod
uzual de cca. 0,2 - 0,4mm.), această măsură având ca efect micşorarea
impedanŃei de cuplaj;
- micşorarea lungimii porŃiunilor pe care traseele de cablaj imprimat sunt
paralele;
- micşorarea spectrului de frecvenŃă a semnalelor prin reducerea frontului
1 2
impulsurilor, conectând la ieşirea porŃilor condensatoare de ordinul (10 - 10 )pF.
c) Zgomote de reflexie - sunt zgomote care apar de la liniile de
transmisie neadaptate (impedanŃa caracteristică a liniei ZL diferă de impedanŃa de
sarcină ZS, ZL ≠ ZS). Pe aceste linii se produc reflexii ale semnalelor, adică o parte
din energia semnalul transmis pe linie de la generator către sarcină se întoarce din
nou spre sarcină. Măsurile care se iau pentru evitarea acestui tip de zgomote
converg, evident, spre adaptarea impedanŃelor şi evitarea situaŃiilor limită (linii de
transmisie în gol sau în scurtcircuit).
d) Zgomote datorate curenŃilor de alimentare – sunt zgomote datorate
vârfurilor de curent absorbite de porŃi de la sursele de alimentare pe durata
tranziŃiilor (comutărilor). Aceste vârfuri de curent (spikes, glitches) generează
zgomote în sistemele digitale prin două mecanisme:
- produc tensiuni parazite prin inducŃie în circuitele vecine;
- produc micşorarea tensiunii de alimentare a circuitelor, datorită căderii de
tensiune produsă pe impedanŃa traseelor de alimentare de vârfurile de curent
absorbite.
O metodă simplă şi eficientă de reducere a acestor zgomote constă în
plasarea de perechi de condensatoare de filtraj (electrolitice şi ceramice) pe
traseele de alimentare a capsulelor integrate, pentru fiecare grup de 3-4 capsule,
precum şi la intrarea traseelor de alimentare pe plăcile de cablaj imprimat.
Imunitatea circuitelor integrate logice la zgomote mai depinde şi de mulŃi
alŃi factori: tensiunea de alimentare VDD (în cazul circuitelor CMOS), evantaiul de
ieşire fan-out, evantaiul de intrare fan-in, de inductanŃe şi capacităŃi parazite, de
sursele de zgomot, de forma semnalelor de zgomot, de diferenŃele individuale
dintre cipuri etc.
105
8.2. InterfaŃarea familiilor de circuite

integrate logice
InterfaŃarea circuitelor din familiile logice diferite este o problemă

importantă şi de multe ori dificilă. Aspectele cele mai importante de care trebuie să
se Ńină seama sunt:
- tensiunile de alimentare ale circuitelor logice care se interfaŃează
- compatibilitatea între nivele logice de intrare şi ieşire
- evantaiul de ieşire (fan-out) şi de intrare (fan-in)
- marginile de zgomot
- curenŃi maximi debitaŃi şi absorbiŃi.
8.2.1. InterfaŃarea TTL - CMOS

Prima condiŃie în cazul interfaŃării TT L- CMOS este ca, pentru ambele
tipuri de circuite logice, alimentarea să fie cuprinsă între (4,5 ÷ 5,5)V. ExcepŃie fac
situaŃiile în care se folosesc porŃi TTL de putere cu colectorul în gol (open-
collector), care admit tensiuni de alimentare mai mari de 5V.
A doua condiŃie o constituie compatibilizarea nivelelor logice între intrarea
şi ieşirea porŃilor care se interfaŃează. În fig. 8.1 este prezentată o diagramă care
pune în evidenŃă nivelele logice permise şi cele garantate pentru cele două familii
de circuite, în cazul alimentării la 5V.
SoluŃia cea mai simplă la interfaŃarea porŃilor TTL – CMOS este creşterea
nivelului de ieşire în stare SUS (HIGH) a porŃii TTL prin utilizarea unei rezistenŃe Rx
(figura 8.2).
TTL CMOS
5V 5V
intrare
"1 logic" "1 logic"
la ieşire 3,5V
2,4V V0Hmin NEDETER-

MINARE
1,5V
intrare
0,4V V0Lmax
"0 logic"
0Lmax
"0 logic"
la ieşire 0V
0V
Fig. 8.1. Nivelele logice la interfaŃarea TTL-CMOS

106
Modulul 8
Valoarea RXMax este determinată de curentul maxim absorbit (în stare

JOS), care este 16mA pentru seria TTL standard şi 0,36mA pentru seria Low
TTL. Valoarea minimă a rezistenŃei este determinată de curentul
Power Schottky TTL.
tranzistorului de ieşire al porŃii în starea blo
blocat
cat (starea SUS), care are valoarea
tipică de 0,4mA ((Tabelul 8.1)).
Tabelul 8.1
Fig. 8.2.
8.2. InterfaŃare TTL
TTL-CMOS
CMOS [1]
Tabelul 8.1
Seria TTL
Rx 74XX 74HXX 74LXX 74LSXX 74SXX
Ω)
Rxmin(Ω 390 270 1,5K 820 270
Rxmin(KΩ)
(K 4,7 4,7 27 12 4,7
Deoarece impedanŃa unei intrări CMOS este de natură capacitivă, curentul

absorbit fiind neglijabil, mai multe intrări CMOS pot fi comandate de către o singură
poartă TTL, numărul lor depinzând de frecvenŃa de lucru.
8.2.2.
.2.2. InterfaŃarea CMOS
CMOS-TTL
TTL
CerinŃa de bază în cazul interfaŃării CMOS-TTL
CMOS TTL este ca poarta CMOS să
poată absorbi un curent suficient de mare în starea JOS (curentul debitat de poarta
TTL), la o tensiune maximă de ieşire de 0,4V (fig. 8.3)
8.3).
Fig. 8.3
8.3.. InterfaŃare CMOS/TTL
107
Marea majoritate a circuitelor integrate CMOS din seria 4XXX au aceeaşi

capabilitate de curent de ieşire, putând să comande o sarcină Low Power Schottky
TTL din seria 54SXX (în condiŃiile unui curent de 0,36mA; V0 = 0,4V; VDD = 5V).
În cazul în care este necesar să se comande cu o poartă CMOS o poartă
TTL standard, trebuie utilizate porŃi CMOS cu buffere (4049, 4050) sau porŃi open-
drain (40107), pentru a se asigura curentul necesar pentru comanda porŃii TTL [1].
8.2.3. InterfaŃarea CMOS – dispozitive discrete şi electro-mecanice

CerinŃe pe care trebuie să le respecte utilizatorul:
- să nu se depăşească valorile maxime absolute ale circuitelor CMOS
(tensiunea de alimentare, curenŃi, nivelele logice de intrare);
- să se conserve imunitatea la zgomot a circuitelor CMOS.
În cazul interfaŃării CMOS – sisteme industriale de control, care
funcŃionează, de regulă, cu semnale unificate (0 – 24V/ 4 -20mA sau 0 – 12V/ 2 –
10mA), este necesar să se limiteze excursia de tensiune la intrarea porŃilor CMOS.
Pentru aceasta, în cazul excursiilor tensiunilor de intrare mai mari decât VDD,
acestea se limitează cu:
- divizoare rezistive şi filtre capacitive
- diode Zener şi filtre capacitive
În fig. 8.4 sunt prezentate două exemple tipice, în care limitarea excursiei
semnalului de la intrarea porŃii CMOS se face cu aceste metode [1].
În primul circuit, divizorul rezistiv folosit pentru limitarea nivelului
impulsurilor de tensiune de la intrarea porŃii CMOS este urmat de un filtru capacitiv
C1 pentru eliminarea zgomotelor provenite din sistemul industrial.
Prin alegerea corespunzătoare a valorilor celor două rezistenŃe ale
divizorului se limitează excursia tensiuni de intrare la o valoare corespunzătoare
tensiunii de alimentare a porŃii CMOS. Diodele D1 şi D2 protejează intrarea porŃii
împotriva unor eventuale tensiuni parazite negative.
În cel de-al doilea circuit, divizorul rezistiv de la intrare este înlocuit cu un
circuit limitator realizat cu o diodă Zener care limitează amplitudinea semnalelor de
la intrarea porŃii CMOS la valoarea tensiunii sale de stabilizare. Evident, aceasta
nu trebuie să depăşească valoarea tensiunii de alimentare a porŃii CMOS.
108
Modulul 8
a)
b)
Fig. 8.4
8.4.. ModalităŃi de limitare a excursiei semnalului
de la intrarea circuitelor integrate CMOS [1]
În figura 8.5 este folosit drept convertor de nivel CMOS – sistem de

control industrial tranzistorul Q, comandat direct de o poartă CMOS.
CMOS...
Fig. 8.5
8.5.. InterfaŃare CMOS – dispozitive discrete
În cazul impulsurilor cu fronturi lente se folosesc structuri integrate de tip

“discriminator de nivel – trigger Schmitt ”, circuitul tipic folosit în acest scop fiind
Schmitt”,
poarta 4093.
109
Electronică Teste
este
Fig. 8..6.. Poarta CMOS trigger Schmitt 4093
Pentru comanda sarcinilor inductive (relee, bobine etc.) se folosesc, de

obicei, componente discrete de putere mai mare decât a porŃilor standard CMOS –
tranzistoare compuse, tiristoare, triace etc., comanda acestora făcându-se
făcându se cu porŃi
CMOS,
MOS, ca în exemplul din figura 8.7.
8. . RezistenŃa RB se alege astfel încât curentul
debitat de poarta CMOS în starea “SUS” să fie suficient de mare pentru a putea
comanda tranzistorul compus Darlington Q
Q--Q’,
Q’, acesta trebuind să debiteze
curentul de cca. 1A necesar comandării releului.
Principala grijă a utilizatorului va fi aceea de a nu încărca ieşirea porŃii
Principala
CMOS peste capacitatea maximă de curent pe care îl poate debita. Pentru
aceasta, se va folosi o rezistenŃă de limitare a curentului de ieşire a porŃii. Valoarea
uncŃie de tensiunea de alimentare şi de factorul β al
acestei rezistenŃe este ffuncŃie
tranzistorului
tranzistorului şi este dată în Tabelul 8.2. Ea se calculează astfel încât, atunci când
ieşirea porŃii CMOS este în “1” logic, tranzistorul Darlington să fie saturat.
+24V
VDD
Tabelul 8.2
Re
1A RB[Kohm] VDD[V]
1 RB Q'
2
3
1 5
Q
4,7 10
CMOS
8,2 15
Fig. 8.7
7.. Comanda unei sarcini inductive cu poartă CMOS
110
Modulul 8
Sarcinile de putere mică pot fi comandate fie direct, fie cu o poartă CMOS
cu buffer,
buffer, fie folosind tranzistoare de mică putere ca buffer între poarta CMOS şi
sarcină (figura 8.8
8 8).
Fig. 8
8.8.. Comanda sarcinilor de putere mică cu porŃi CMOS
InterfaŃarea amplificator operaŃional - poartă CMOS se face Ńinând cont de

nivelul semnalului aplicat pe intrările porŃii şi de tensiunile de alimentare ale cel
celor
or
două dispozitive. În figura 8.9 este prezentat un astfel de circuit în care limitarea
nivelului tensiunii pe intrarea porŃii la o valoare neperi
nepericuloasă
culoasă ss-a
a realizat cu
ajutorul diodei D2. Aceasta “taie” partea negativă a impulsurilor de comandă
provenite de la amplificatorul operaŃional AO, limitând
limitând-o
o la cca. - 0,6V, valoare
nepericuloasă pentru poarta CMOS.
Fig. 8.9.
8.9. Comanda unei porŃi CMOS cu un
amplificator operaŃional
111
Pentru acest circuit, dacă excursia tensiunii de la ieşirea amplificatorului

operaŃional este de ±15V, semnalul pe intrarea porŃii CMOS este limitat între –
0,6V (tensiunea de deschidere a diodei D2) şi +15V (valoarea tensiunii pozitive de
la ieşirea amplificatorului operaŃional).
RezistenŃa conectată între ieşirea amplificatorului operaŃional AO şi
intrarea porŃii CMOS are rolul de a limita curentul prin dioda D2 la o valoare
nepericuloasă pentru aceasta şi pentru amplificatorul operaŃional AO.
112
Modulul 8
1. Aspectele de care trebuie să se Ńină seama la interfaŃarea circuitelor din

familii logice diferite sunt:
a) tensiunile de alimentare ale circuitelor logice care se interfaŃează
b) compatibilitatea între nivele logice de intrare şi ieşire
c) fan-out şi fan-in
2. O poartă CMOS standard din seria 4XXX poate comanda o poartă TTL
standard?
a) da
b) nu
c) da, dacă poarta CMOS este alimentată la +5V
d) da, dacă este folosită o rezistenŃă de limitare a curentului la intrarea porŃii
TTL, iar poarta CMOS este alimentată la +5V
3. O poartă CMOS standard din seria 4XXX poate comanda o poartă TTL?
a) da
b) nu
c) da, dacă este vorba de o poartă TTL Low Power Schottky din seria 54SXX
d) da, dacă este vorba de o poartă TTL cu colectorul în gol
4. O poartă CMOS standard din seria 4XXX poate comanda o poartă TTL
standard?
a) da, dacă este vorba de porŃi CMOS open-drain
b) da, dacă este vorba de porŃi CMOS cu buffere pe ieşire
d) ambele a şi b
5. O poartă TTL standard poate comanda o poartă CMOS standard din seria
4XXX?
a) da
b) nu
d) da, dacă poarta CMOS este alimentată la +5V şi se foloseşte o rezistenŃă
corespunzătoare între intrarea porŃii TTL şi tensiunea de alimentare
113
Modulul 9
• Implementarea CLC cu porŃi logice (tehnologie SSI)
• AplicaŃii
9.1. Implementarea CLC cu porŃi logice

(tehnologie SSI)
DefiniŃii
Implementarea funcŃiei logice a unui circuit combinaŃional însemnă
transpunerea în practică, (realizarea fizică) a circuitului care realizează funcŃia
respectivă.
Poarta logică (poartă) este un circuit logic elementar (circuit electronic)
care realizează o funcŃie logică. Pe piaŃă există o gamă foarte largă de porŃi logice
realizate ca circuite integrate la scară redusă (Small Scale Integration)
În fig. 9.1 sunt prezentate porŃile logice elementare, cu ajutorul cărora se
poate implementa orice circuit logic.
O funcŃie logică poate fi implementată folosind combinaŃii (reŃele) de porŃi
logice, interconectate convenabil. Întotdeauna, pentru o funcŃie logică, există mai
multe soluŃii corecte acceptabile. Alegerea soluŃiei se face în funcŃie de mai multe
criterii:
a) timpul de propagare al semnalului printr-o poartă logică;
b) fan - out – numărul maxim de circuite, realizate în tehnologie identică,
pe care le poate comanda de circuitul;
c) fan – in - numărul de intrări pe care le posedă circuitul;
d) costul implementării - care depinde de numărul de porŃi folosite,
numărul intrărilor, costul conexiunilor, al ariei cipurilor etc.;
e) hazardul logic, care se datorează:
- asincronismului în comutarea variabilelor de intrare
- întârzierilor diferite pe traseele de semnal
f) complexitatea şi adâncimea circuitului logic combinaŃional implementat.
114
Modulul 9
Aprecierea performanŃei unui CLC este, evident, timpul de procesare,

adică timpul de propagare a informaŃiei prin circuit, fără a minimaliza importanŃa
celorlalte criterii.
Fig. 9.1.
.1. PorŃile logice elementare
Complexitatea şi adâncimea unui circuit logic

Un circuit logic poate fi caracterizat prin următorii parametri:
• Complexitatea sau dimensiunea S(n) – SIZE – asociată unui circuit
logic cu n intrări reprezintă numărul total de intrări ale tuturor porŃilor (reŃelelor) din
care este constituit acesta. Acest parametru dă o imagine asupra mărimii
circuitului. Dacă, spre exemplu, S = 8 , rezultă că numărul variabilelor de intrare
este 8, dar aceas
aceasta
ta nu înseamnă că numărul de intrări al circuitului este tot 8 (vezi
exemplul 9.1).
- Adâncimea D(n) – DEPHT – reprezintă numărul maxim de nivele logice
(porŃi logice) pe care îl parcurge până la ieşire cel puŃin unul dintre semnalele
aplicate la intrare.
115
Exemplul 9.1
Pentru circuitul logic din fig. 9.2 complexitatea (dimensiunea) este S(n) = 8,
pentru că circuitul are 4 intrări, dar numărul de intrări al tuturor porŃilor care îl
compun este 8.
Adâncimea circuitului este D(n) = 3 deoarece variabila x4 parcurge 3 porŃi
(nivele logice) de la intrare până la ieşirea circuitului.
x1 1
x2 2 12
13 y=y(x1,x2,x3,x4)
x3 1
3
2
1
x4 3 al III-lea
1 2 2
nivel logic
al II-lea
I-ul nivel logic nivel logic
Fig. 9.2. Definirea complexităŃii şi adâncimii unui

circuit logic
Metodologia de implementare a unui CLC

Implementarea unui circuit logic cu ajutorul porŃilor logice se face după
următoarea metodologie:
a) Dacă funcŃia logică ce descrie funcŃionarea CLC este dată sub formă
analitică, pentru implementare se scrie această funcŃie sub forma minimală,
folosind pentru minimizare unul din procedeele cunoscute, adică:
- metodele algebrice de minimizare
- metodele grafice de minimizare (diagramele Veitch-Karnaugh)
b) Dacă funcŃia este dată sub formă de tabelă de adevăr, se extrage din
aceasta funcŃia logică sub forma canonică disjunctivă (FCD), conform regulilor din
Modulul 4, după care se minimizează funcŃia folosind metode algebrice sau
grafice;
c) Se implementează CLC folosind expresia minimală a funcŃiei logice
care-l descrie, utilizând porŃi NAND, NOR, NOT etc.
Exemplul 9.2
Se dă funcŃia logică de 3 variabile f(A,B,C), reprezentată prin tabelul său
de adevăr. Să se minimizeze algebric şi cu diagrame Veitch-Karnaugh, iar apoi să
se implementeze cu porŃi logice.
116
Modulul 9
Rezolvare se face în următoarele etape:

a) Se extrage funcŃia logică din tabela de adevăr ((Tabelul 9.1)), sub forma
Tabelul 9.1
canonică disjunctivă (FCD):
f ( A, B, C) = P2 + P4 + P5 + P6 = ABC + ABC + ABC + ABC

b) Se minimizează funcŃia prin metode algebrice (folosind legile
asociativităŃii, comutativităŃii, distributivităŃii, absorbŃiei, semiabsorbŃiei, De Morgan
Morgan
etc.):
f ( A, B, C ) = ( A + A )BC + A B(C + C ) = BC + A B
Tabelul 9.1
A B C f P
0 0 0 0 P0
0 0 1 0 P1
0 1 0 1 P2
0 1 1 0 P3
1 0 0 1 P4
1 0 1 1 P5
1 1 0 1 P6
1 1 1 0 P7
d) Se implementează cu porŃi logice, ca în figura 5.3.
Fig. 9
9.3.
.3. Circuitul obŃinut prin implementarea
funcŃiei din exemplul 9.2
9.2
Dacă se uti
utilizează
lizează diagrama Veitch
Veitch,, rezultă următoarea construcŃie:
A A
B 1 0 0 1
B 1 1 0 0
C C C
117
Electronică Teste
este
În continuare se procedează astfel:

a) Se scriu valorile funcŃiei pentru fiecare combinaŃie binară de intrare,
respectând condiŃia ca termenii adiacenŃi să nu difere decât printr-
printr-un
un bit;
b) Se încercuiesc suprafeŃele cu marcate “1”, cu condiŃia să fie cât mai
mari şi să conŃină 2, 4 sau 8 pătrate elementare;
c) Se scrie expresia minimizată a funcŃiei logice asociind fiecărei suprafeŃe
încercuite produsul logic corespunzător şi făcând apoi suma logică a acestora:
încercuite
f ( A,B, C) = AB + BC
d) Se poate obŃine funcŃia negată, încercuind pătratele marcate cu “0”
“0”,,
dacă această soluŃie este mai facilă. Rezultă:
(
f → f ( A, B, C) = BC + A B ⇒ f ( A, B, C) = B
BCC + AB )
FuncŃia logică ne
negată
gată se poate implementa în modul următor:
Fig. 9
9.4.
.4. Circuitul care implementează
funcŃia negată din exemplul 9
9.2
.2
Alegerea celei mai convenabile implementări se face în funcŃie de

întârzierile pe care le introduce fiecare nivel logic fizic, de circuitele disponibile, de
costuri etc.
Exemplul 9.3
Se dă următoarea funcŃia logică de 3 variabile, reprezentată sub forma
canonică disjunctivă:
f ( A,B, C) = P0 + P2 + P3 + P7
Se cere minimizarea funcŃiei şi implementarea cu porŃi inversoare NAND şi NOR.

Pentru rezolvarea problemei se procedează astfel:
a) Se completează diagrama Veitch
Veitch-Karnaugh:
Karnaugh:
118
Modulul 9
A A
P6 P7 P3 P2
B 0 1 1 1
6 7 3 2
P4 P5 P1 P0
B 0 0 0 1 4 5 1 0
C C C
b) Se încercuiesc suprafeŃele marcate cu “1”;
c) Se extrage funcŃia minimizată asociind fiecărei suprafeŃe produsul logic
corespunzător şi făcând apoi suma logică a acestora:
f ( A,B, C) = BC + AC
FuncŃia se poate implementa
implementa cu porŃi logice ca în figura 9
9.5:
.5:
Fig. 9
9.5.
.5. Circuitul obŃinut pentru implementarea
funcŃiei din exemplul 9.3
9.3
d) Pentru implementarea cu porŃi NAND se transformă suma logică în

produs logic, folosind regulile lui De Morgan:
f ( A,B, C) = BC + AC = (BC)( AC)
Circuitul care implementează funcŃia
funcŃia este prezentat în figura 9
9.6.
.6.
1 A
3
A 2
1 A C
3
2
1
3 C 1
C 2 3
2 f =(A C) (BC)
1
3
2
B
BC
Fig. 9
9.6.
.6. Circuitul care implementează cu
porŃi
orŃi NAND funcŃia din exemplul 9
9.2
.2
a) Pentru implementarea cu porŃi NOR, se minimizează funcŃia negată,

adică se încercuiesc suprafeŃele marcate cu “0” din diagrama Veitch
Veitch-Karnaugh.
Karnaugh. Se
extrage apoi funcŃia negată:
119
Electronică Teste
este
f ( A,B, C) = AC + BC
Aplicând regulile lui de Morgan se obŃine următoarea expresie a funcŃiei
negate:
A C = ( A + C)
BC = (B + C)
f ( A, B, C) = ( A + C) + (B + C)
FuncŃia propriu
propriu-zisă
zisă va avea deci expresia:
f ( A, B, C) = ( A + C) + (B + C)
Implementarea funcŃiei, realizată numai cu porŃi NOR este prezentată în

figura 9.
9.7.
2
1 A 2 A+C
A 3 1
3
2
C 1
3 f =A
= A + C +C
C+B
2
1 C 2
3 1
3
B C+B
Fig. 9
9.7.
.7. Circuitul care implementează cu
porŃi NOR funcŃia din exemplul 9
9.3
.3
ObservaŃie
În cazul în care se doreşte o implementare cu porŃi de acelaşi fel (numai
porŃi NAND sau numai porŃi NOR), inversoarele se pot obŃine din aceste porŃi prin
conectarea împreună a tuturor intrărilor porŃilor. Această regulă se poate aplica,
evident, porŃilor cu 2, 3, 4….n intrări.
De asemenea, în cazul porŃilor cu 2 intrări, inversorul se poate obŃine
conectând una din intrările porŃii la “0” logic (poarta NOR), sau la “1” logic (poarta
NAND), aşa cum se poate vedea din figura 9
9.8.
.8.
„”
Fig. 9
9.8.
.8. Inversoare obŃinute folosind porŃi NAND şi NOR
120
Modulul 9
CLC cu mai multe ieşiri

Aceste circuite nu se obŃin prin conectarea împreună a mai multor circuite
logice combinaŃionale cu o singură ieşire.
De exemplu, un astfel de circuit cu mai multe ieşiri (două) este circuitul de
însumare (sumatorul) de 2 biŃi, a cărui schema bloc şi tabelă de adevăr sunt
prezentate în figura 9.9.
NotaŃiile folosite au următoarea semnificaŃie:
A, B – biŃii secvenŃei binare de intrare
C – depăşirea (CARRY) de la ordinul binar inferior (anterior)
S – suma binară (suma parŃială)
Cout – depăşirea către ordinul binar superior (următor) CARRY-OUT
FuncŃionarea circuitelor cu mai multe ieşiri este descrisă de un ansamblu
de funcŃii cu o ieşire. Aceste funcŃii pot avea, pentru acelaşi circuit, expresii diferite,
rezultând implementări diferite ale circuitului [11].
C B A S Cout
A B
0 0 0 0 0
0 0 1 1 0
Cout
Ci 0 1 1 0 1
Σ
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
S
1 1 1 1 1
Fig. 9.9. CLC cu mai multe ieşiri: sumatorul de 2 biŃi
EcuaŃiile care descriu funcŃionarea sumatorului sunt:

S=A ⊕ B ⊕ C S=(A ⊕ B) ⊕ C
COUT = AB+AC+BC
Plecând de la expresia depăşirii Cout către ordinul binar superior, se poate
implementa circuitul folosind porŃi logice, după cum se vede în figura 9.10 a.
Se observă însă că depăşirea se poate scrie şi sub forma:
Cout = A(B ⊕ C)+BC
Rezultă o implementare a funcŃiei ca în fig. 9.10 b.
În fine, depăşirea către ordinul binar următor se mai poate scrie astfel:
Cout = C(A ⊕ B)+AB
121
Folosind relaŃiile lui De Morgan, această sumă logică se poate transforma

în produs logic:
C OUT = C(A ⊕ B ) ⋅ AB
Rezultă o a 3-a reprezentare (implementare) diferită pentru acelaşi circuit logic

combinaŃional (fig. 9.10 c).
B
S=A B C
C
A
Cout
A
S=A B C
B
C
Cout
A
S=A B C
B
C
Cout
Fig. 9.10. Trei implementări diferite pentru

sumatorul de 2 biŃi [11]
122
Modulul 9
8.3 Teste de autoevaluare
1. Ce complexitate S(n) (SIZE) are circuitul logic din figura următoare?

X1
X2
X3
X4
a) S(n) = 3
b) S(n) = 8
c) S(n) = 7
d) S(n) = 4
2. Ce adâncime D(n) (DEPHT) are circuitul logic din figura următoare?

X1
X2
X3
X4
a) D(n) = 6
b) D(n) = 2
c) D(n) = 3
d) D(n) = 4

A
a) f = A’B + AB’
b) f = (AB)’ + AB
c) f = AB + AB’
d) f = A’B + A’B’

a) f = A’B + B’C
b) f = A’B’ + B’C
c) f = A’B’ + BC’
d) f = A’B’ + (BC)’
123
Electronică Teste
este
B
f
B f
a) f = A’B + B’C
b) f = A’B’ + B’C
c) f = A’B’ + BC’
d) f = A’B’ + (BC)’
f
B
a) f = A’B + B’C
b) f = A’C’ + B’C
c) f = A’B’ + BC’
d) f = A’C’ + (BC)’
124
Modulul 9
a) f = A’B + AB’+
AB’+ (BC)’
b) f = (AB)’ + AB + B’C’
c) f = A
A’B
B’’ + (AC)’
(AC) + (B’C’)’
d) f = A’B + (B’C’)’ + A’B’
a) f = A’B + AC
AC’’+
+ (ABC)’
b) f = AC
AC’’ + A’B’C’
c) f = A
A’B
B’’ + (ABC)
(ABC)’ + (B’C’)’
d) f = A’B + (AB’C’)’
9. AnalizaŃi formele de undă de mai jos şi deduceŃi cărei porŃi logice îi

corespund:
a) NAND
b) XOR
c) NOR
d) AND
10.
corespund:
a) NAND
b) OR
c) XNOR
d) AND
125
Electronică Teste
este
11.
corespund:
a) NAND
b) OR
c) NOR
d) AND
12.
corespund:
a) NAND
b) OR
c) NOR
d) AND
126
Modulul 9
13.
corespund:
a) NAND
b) XOR
c) NOR
d) AND
14. În figura de mai jos sunt puşi în evidenŃă doi timpi caracteristi
caracteristici
ci
funcŃionării porŃilor logice. Ce interval de timp este notat cu t1?
a) timpul de întârziere la propagarea din stare JOS în stare SUS - tpLH

b) timpul de întârziere la propagarea din stare SUS în stare JOS - tpHL
c) timpul de creştere tr
d) timpul de scădere tf
14. În figura de mai jos sunt puşi în evidenŃă doi timpi caracteristi
caracteristici
ci
funcŃionării porŃilor logice. Ce interval de timp este notat cu t2?
127
Electronică Teste
este
a) timpul de întârziere la propagarea din stare JOS în stare SUS - tpLH

b) timpul de întârziere la propagarea din stare SUS în stare JOS - tpHL
c) timpul de creştere tr
d) timpul de scădere tf
128
Modulul 10
• Implementarea CLC cu componente MSI
• MUX şi DMUX
• Codorul şi decodorul
• Detectorul de paritate
• Sumatorul
10.1. Implementarea CLC cu circuite standard

(tehnologie MSI)
Practica proiectării circuitelor logice combinaŃionale a impus realizarea

unor circuite logice ce depăşesc complexitatea unei porŃi, prin intermediul cărora
se poate realiza o implementare mai eficientă a unei categorii largi de funcŃii logice.
Aceste circuite integrate sunt fabricate în tehnologie MSI (Medium Scale
Integration), ceea ce înseamnă o complexitate mai mare a chip-ului, pe el putând fi
realizate până la 100 de porŃi logice. Se poate pune totuşi întrebarea dacă există
sau nu un circuit logic universal cu care să se poată realiza implementarea oricărei
funcŃii logice. Răspunsul este afirmativ: există un circuit care îndeplineşte acest
deziderat şi acesta este multiplexorul (prescurtat – MUX).
10.1.1. Multiplexorul (MUX)

n
Multiplexorul realizează transmiterea datelor de pe una din cele m = 2 căi
de intrare (I0, I1, I2…Im) pe o cale de ieşire unică W. Selectarea căii de intrare se
face prin intermediul unor intrări de selecŃie.
NotaŃii:
Di = D0…D7 – variabile de intrare
Si = S0,S1… – configuraŃii binare (cuvânt binar) de selecŃie, prin care este
selectată la ieşire valoarea de pe una din intrările Ii.
II – intrări de date; W – ieşirea circuitului
129
E - intrare de validare (ENABLE), care prin nivelul logic 1/0 aplicat permite
activarea sau inactivarea comandată a circuitului.
INTRÃRI DE DATE
I7 I6 I5 I4 I3 I2 I1 I0
D7 D6 D5 D4 D3 D2 D1 D0
COD S1
DE S2 MUX INTRARE
SELECłIE S3 0/1
E DE
W
VALIDARE
IEŞIRE
Fig. 10.1. Simbolul logic al multiplexorului (MUX)
Pentru cazul particular n = 3 (deci variabilele de selecŃie sunt S0, S1, S2),
funcŃia de transfer a multiplexorului în forma FCD va fi:
W = (D7S2S1S0 + D6S2S1S0 + D5S2 S1S0 + D4S2 S1S0 + D3 S2S1S0 + D2 S2S1S0

M + D1S2 S1S0 + +D0 S2 S1S0 )E
Se observă că pentru:
E = 0 (E=1) – W = 0 – circuitul este inactivat
E = 1 (E=0) – W = 1 – circuitul este activat.
FuncŃia de multiplexare constă în transmiterea (transferarea) datelor de la
una din cele m intrări Ii la o cale de ieşire unică W, selectarea căii de intrare
făcându-se prin intermediul unui cuvânt binar de selecŃie de n biŃi.
n
Dacă numărul intrărilor de date este m = 2 , între numărul m de date de
n
intrare şi numărul n al biŃilor de selecŃie există relaŃia: m = 2 .
Implementarea acestui circuit se poate face şi cu porŃi logice discrete,
după cum este exemplificat în figura 10.2, pentru un MUX 8:1.
Tipurile de multiplexoare utilizate curent sunt:
- MUX cu 16 intrări de date, cu o intrare de validare (E) şi o ieşire ( W )
ambele active pe “0 logic” (SN74150)
- MUX cu 8 intrări de date, o intrare de validare (E) activă pe 0 şi două
ieşiri complementare ( W, W ) (SN74151).
- MUX cu 8 intrări de date, fără intrare de validare şi cu o ieşire
complementară ( W ) .
130
Modulul 10
- MUX cu 16 intrări de date, cu o intrare de validare (E) activă pe “1

logic” şi o ieşire ( W ) (MMC 4067) etc.
Uneori, intrarea de validare poate lipsi.
D7 D6 D5 D4 D3 D2 D1 D0
S3
S1
S0
NIVELUL "ŞI"
(TERMENI PRODUS)
E(D7S2S1S0)
E(D0S2S1S0)
NIVELUL "SAU"
(îNSUMARE LOGICĂ )
Fig. 10.2. Implementarea unui MUX 8:1

cu porŃi logice
AplicaŃiile MUX
Cele mai importante aplicaŃii ale multiplexoarelor sunt următoarele:
- SelecŃia secvenŃială;
- Conversia paralel/serie;
- Realizarea sistemelor de transmisie a datelor pe un singur canal, de tip
MUX/DMUX;
- Implementarea circuitelor logice combinaŃionale cu o singură ieşire.
Implementarea CLC cu MUX

Pe lângă rolul de a selecta diverse surse de semnal, multiplexorul poate fi
folosit pentru a genera şi pentru a simplifica (minimiza) funcŃii logice.
RelaŃia care defineşte funcŃionarea unui MUX cu 8 intrări poate fi scrisă şi
sub forma:
131
W = P0D0 + P1D1 + P2D2 + P3D3 + P4D4 + P5D5 + P6D6 + P7D7

unde s-a considerat: E = 1 . În această relaŃie s-au folosit următoarele notaŃii:
D0,D1,…D7 – datele de intrare
Pi = S2S1S0 – codurile binare de selecŃie (Pi = CBA).
Dacă D0 = D1= ….= D7 = 1 atunci MUX furnizează la ieşirea W toŃi termenii
canonici ai FCD. În acest caz, variabilele funcŃiei W realizată de multiplexor sunt
variabilele de selecŃie:
W = S 2 S 1 S 0 + S 2 S 1S 0 + S 2 S 1S 0 + ... + S 2 S 1S 0
Eliminarea unora dintre aceşti termeni se poate realiza prin punerea la “0”
logic a intrărilor de date corespunzătoare intrării Di.
Exemplul 10.1
Implementarea funcŃiei:
fi = P0 + P3 + P5 + P7
se realizează cu MUX dacă se îndeplinesc condiŃiile: D0= D3= D5= D7= 1 şi D1= D2=
D4 = D6= 0, ceea ce înseamnă că funcŃia W se va scrie astfel:
W = D 0 (S 2 S 1 S 0 ) + D 3 (S 2 S1S 0 ) + D 5 (S 2 S1S 0 ) + D 7 (S 2 S1S 0 )
Această expresie evidenŃiază posibilitatea implementării unei funcŃii logice

n-1
cu n variabile de intrare (de exemplu 4 - D, S2,.S1, S0) cu un MUX având doar 2
3
intrări de date (D0, D1,…D7), adică 2 = 8.
Metoda aceasta se poate folosi doar când numărul de termeni ai funcŃiei
este cel mult egal cu numărul intrărilor de date al MUX folosit.
Exemplul 10.2
Fie funcŃia logică de 4 variabile:
f(A,B,C,D) = P0 + P3 + P6 + P9 + P11 + P13 + P15
Ea se mai poate scrie sub forma următoare:
f = D(CBA ) + D(CBA ) + D(CBA ) + D(CBA ) + D(CBA ) + D(CBA ) +

' ' ' ' '
+ D(CBA ) = DP0 + DP3 + DP6 '+DP1 + DP3 '+DP5 + DP7 =
' ' ' ' ' ' '
= DP0 '+DP1 + 0P2 + 1P3 + 0P4 + DP5 + DP6 + DP7
n-1
Această funcŃie se poate implementa cu un MUX cu 2 = 8 intrări de date
şi cu m = 3 intrări de selecŃie, după cum se poate vedea în figura 10.3.
132
Modulul 10
"1" "0"
D
D7 D6 D5 D4 D3 D2 D1 D0
C S1
B S2 MUX 0
A S3 E
W
f(A, B, C)
Fig. 10.3. Implementarea unei funcŃii de 4 variabile cu un

3
MUX cu 2 intrări de date şi 3 intrări de selecŃie
Plecând de consideraŃiile făcute mai sus, pentru funcŃia din exemplul 10.1
se observă că:
P0 = D C B A ; P0 ' = C B A
deci implementarea funcŃiei f = P0+ P3+ P5+ P7 se poate face ca în fig. 10.4.
"1" "0"
D0, D3, D5, D7=1
D7 D6 D5 D4 D3 D2 D1 D0
C S1
B MUX
S3 E
"0"
A W
f(A,B,C)=P 0+P3+P5+P7
Fig. 10.4. Implementarea cu MUX a funcŃiei din exemplul 10.2
ObservaŃii
1. Implementarea funcŃiilor logice cu MUX are ca suport fizic faptul că un
n
MUX 2 : 1, în nivelul ŞI produce toŃi termenii produs, pe care apoi îi însumează
logic în nivelul SAU, o singură dată, pentru realizarea unei singure funcŃii logice.
Aceasta este o limitare intrinsecă a acestui circuit logic combinaŃional.
2. La implementarea circuitelor logice combinaŃionale cu MUX nu este
necesară minimizarea.
133
3. O funcŃie logică de n variabile se poate implementa folosind un MUX cu

n-1 n
2 intrări (şi nu cu 2 intrări), dacă numărul termenilor funcŃiei este mai mic decât
numărul de intrări. Această soluŃie este mai economică decât dacă s-ar folosi un
n
MUX cu 2 intrări de date.
2
4. Cele 2 2 =16 funcŃii logice de 2 variabile se pot implementa cu MUX
4:1, adică cu MUX-uri cu 4 intrări de date şi 2 intrări de selecŃie:
D0 0
D3 11
D1 1
D2 10 M f(A,B)
01 U
D1 X MUX
00 2n:1
D0 W
Dn-2
Dn-1
A B
Sn-1 S0
2 2n
Fig. 10.5. Multiplexoare 2 :1 şi 2 :1
La ieşirea acestui multiplexor se obŃin toate funcŃiile logice de 2 variabile:

f 2 = D3 AB + D2 AB + D1 AB + D0 AB ; D3D2D1D0 ∈ { 0,1}
Cele 16 forme ale acestei funcŃii se împart în două categorii:
- 6 forme banale: 0; 1; A; B; A; B
AB, AB, AB, AB, A + B, A + B,

- 10 forme nebanale:
A + B, A ⊕B, A ⊕B
Trebuie remarcat faptul că pentru obŃinerea formelor banale nu este

necesar să se folosească un MUX. Ele se pot obŃine fără nici o procesare, folosind
porŃi logice obişnuite: ŞI, SAU, SAU-EXCLUSIV etc.
5. Multiplexorul (MUX) poate fi comparat cu un comutator rotativ
multipoziŃional.
Extinderea multiplexării
Extinderea capacităŃii de multiplexare (selecŃie) se poate face folosind un
număr corespunzător de MUX-uri standard, validate succesiv prin intermediul unui
circuit de decodare.
În cazul în care sunt disponibile MUX cu mai puŃine linii de intrare,
extinderea multiplexării se poate realiza prin structurarea pe mai multe nivele,
134
Modulul 10
fiecare nivel având MUX-uri de capacitate mai mică. Ieşirile MUX-urilor de pe un

nivel se aplică pe intrările MUX-urilor de pe nivelul următor. Această organizare se
numeşte organizare în arbore, cu divergenŃa de la ieşire spre intrare.
Spre exemplificare, multiplexarea în cazul a 16 linii de date de intrare, se
poate realiza folosind multiplexoare 4:1, aşa cum se poate vedea în fig. 10.6
D15D14D13D12 D11D10 D9 D8 D 7 D6 D 5 D 4 D3 D2 D1 D0
A S1 MUX 4:1 MUX 4:1 MUX 4:1 MUX 4:1

S0 W E W E W E W E
B
C
MUX 4:1
W E
D
Fig. 10.6. Multiplexare 16 : 1, realizată pe două nivele

cu MUX 4:1
În această structură arborescentă, datele de intrare se aplică la “ramuri”,

fiind selectate apoi pe “trunchiul” arborelui
ObservaŃie
1. MUX-ul de pe ultimul nivel va avea intrarea de validare generală pentru
organizarea extinsă, toate intrările de validare ale celorlalte MUX-uri, fiind puse în
starea activă E = 0 .
2. Cuvântul de selectare a fost împărŃit în două câmpuri:
- câmpul cu biŃii cei mai semnificativi se repartizează pe ultimul nivel,
care este format dintr-un singur MUX
- câmpul cu biŃii cei mai puŃin semnificativi se repartizează la primul nivel.
Selectarea datelor
O conversie paralel/serie a datelor se poate realiza uşor şi simplu cu un
n n n
MUX 2 :1. BiŃii unui cuvânt de lungimea 2 se aplică pe cele 2 intrări ale
135
multiplexorului. Aplicând succesiv pe intrările de selecŃie cuvintele

corespunzătoare în cod binar natural de la 0 la n-1, la ieşire se transferă succesiv
n
(în ordine) toŃi biŃii cuvântului aplicat pe intrări. Serializarea cu un MUX 2 : 1 poate
fi făcută în scopul transmisiei seriale pe un singur fir.
n
Citirea secvenŃială a câte unui singur bit de pe fiecare din cele 2 intrări ale
MUX se poate extinde la o citire de k biŃi prin utilizarea în paralel a k MUX-uri.
0
d0k
d1k 1
Yk
MUXk
d02
0 2n-1
1
d12
MUX2 Y1
d01
d11 0
1 xn-1 x0
PORT 0
2n-1
PORT 1
MUX1 Y0
PORTURI
DE INTRARE
(k biŃi)
d2n-11 PORT DE
2n-1
IEŞIRE
(k biŃi)
PORT 2 n-1 xn-1 x0
xn-1 x0
SELECTARE COMUNÃ
PE CELE k MUX-uri
Fig. 10.7. Selectarea secvenŃială a cuvintelor

n
cu k MUX-uri 2 :1
10.1.2. Demultiplexorul (DMUX)

Este un circuit logic combinaŃional care permite transmiterea datelor de pe
n
o cale de intrare I (E sau E) , pe una din cele 2 căi de ieşire. Selectarea căii de
ieşire se face prin aplicarea unui cuvânt de selecŃie pe cele m intrări de selecŃie
(adresă).
Se poate afirma că demultiplexorul DMUX este un distribuitor de informaŃie
n
de pe o linie de intrare pe 2 linii de ieşire.
136
Modulul 10
S1 S0 IEŞIRI
0 0 Y0=I S1’S0’
0 1 Y1=I S1’S0
1 0 Y2=I S1S0’
1 1 Y3=I S1S0
S1 S0
Y2n-1 Y3
2n-1
2n
2n-2 Y -2
Y2
I
DMUX I
(ENABLE)
Y1
1 Y1
0 Y0
Y0
xm-1 xm-2 x0 NIVEL "ŞI"
SELECTARE
ADRESE
S1 S0
Fig. 10.8. Demultiplexorul: simbolul logic, structura şi tabela

de adevăr a unui DMUX 4:1
De obicei, demultiplexoarele (DMUX) au ieşirile Yi active în starea 0, iar

intrarea I are rolul de variabilă de validare (ENABLE). Ea se obŃine de obicei printr-
o funcŃie logică de mai multe semnale (figura 10.9).
S2 Q7 Y7
S1 Q6 Y6
S0
DMUX
8:1
G2A
I G2B I = ENABLE = G1 ⋅ G 2 A ⋅ G 2B
Q0 Y0
G1
Fig. 10.9. Demultiplexor 8:1
137
La ieşirea acestui DMUX se obŃin toŃi mintermenii variabilelor de intrare I:

Y0 = I(S 0 S1 S 2 ....S n )
Y1 = I(S 0 S 1 S 2 ....S n )
……………………………
Yn = I(S 0 S1S 2 ....S n )
Extinderea capacităŃii DMUX se poate face folosind mai multe
demultiplexoare.
Utilizarea DMUX pentru implementarea CLC

DMUX-urile uzuale realizate în tehnologie MSI pot fi folosite pentru
implementarea CLC. Aceasta presupune colectarea de la ieşirea DMUX a
mintermenilor Pi care au valoarea 1 în tabela de adevăr şi introducerea lor într-o
poartă NAND, deoarece, conform regulilor lui De Morgan, produsul logic se poate
transforma în sumă logică şi invers:
∏S i = ΣPi
Dacă în tabela de adevăr sunt mai puŃine valori de “0” logic decât de “1”
logic, se poate face sinteza funcŃiei negate. Prin introducerea mintermenilor negaŃi
de la ieşirea DMUX, corespunzători valorilor “0” logic din tabela de adevăr, într-o
poartă NAND (AND + NON) se obŃine negata funcŃiei negate, adică funcŃia propriu-
zisă.
Exemplul 10.3
Fie funcŃia logică (de 3 variabile):
7 7
F= ∑ (2, 4, 7) = ∏ (0,1, 3, 5, 6)
0 0
Această funcŃie se poate implementa folosind un demultiplexor DMUX 8:1, după

cum se vede în figura 10.10.
La ieşirea i a DMUX se obŃine un produs logic Pi:
Yi = Pi = S 0 ⋅ S 1 ⋅ S 2 ⋅ ....S n−1
Se observă că implementarea funcŃiei constă, de fapt, în colectarea tuturor

mintermenilor Pi care au valoarea “1” logic cu o poartă NAND, pentru a putea
realiza produsul logic negat al mintermenilor negaŃi:
138
Modulul 10
Y7 (P7)
S2 Q7
Y6
S1 Q6
Y5
S0
Y4(P4)
DMUX
Y3
8:1
Y2 (P2) F = Y2 Y4 Y7= P2+ P4 +P7
G2A
E G2B Y1
G1 Y0
Q0
Fig. 10.10. Implementarea unei funcŃii logice cu DMUX
10.1.3. Codificatorul (codorul)

Este un circuit logic combinaŃional care furnizează la ieşiri un cuvânt binar
de m biŃi, atunci când numai una din cele n intrări ale sale este activată. OperaŃia
se numeşte codificare sau codare.
Codificatorul realizează operaŃia de asignare a unui cuvânt de cod fiecărui
element al unei mulŃimi X:
X = {x 1x 2 ....x n } - mulŃimea de codificat – n elemente
Y = {y 0 y 2 ....y m−1} - mulŃimea cuvintelor de cod - m elemente
Lungimea cuvântului de cod de la ieşirea codificatorului este de m biŃi, iar
lungimea cuvântului de intrare este de n biŃi. Întotdeauna este îndeplinită
inegalitatea:
m
n≤2
Cuvintele de intrare sunt numai cele care au un singur bit “1” logic,
corespunzător intrării activate, adică xi = 1. Rezultă deci că forma canonică
disjunctivă FCD a funcŃiei se scrie astfel:
n i = 1, 2,...., n

YK = Σ ai xi k = 0, 1, 2...., m − 1
i =1 a ∈ {0,1}
 i
Această relaŃia indică faptul că, fizic, un codificator se poate realiza cu porŃi
SAU (OR).
139
xn-1 In-1 Ym-1

xn-2 In-2 Ym-2
n linii de
m linii de
intrare C
ieşire
(1 linie
activată) x3 I3 Y3 (lungimea cuvântului
x2 Y2 de cod: m biŃi)
I2
x1 I1 Y1
Fig. 10.11. Simbolul logic al codificatorului
Exemplul 10.4
Codificarea cifrelor zecimale 1 – 10.
Tabela de adevăr a CLC care realizează această operaŃie este prezentată
în fig. 10.12.
L INTRĂRI IEŞIRI
x1 x2 x3 x4 x5 x6 x7 x8 x9 x10 Y3 Y2 Y1 Y0
I1 1 0 0 0 0 0 0 0 0 0 0 0 0 1
I2 0 1 0 0 0 0 0 0 0 0 0 0 1 0
I3 0 0 1 0 0 0 0 0 0 0 0 0 1 1
I4 0 0 0 1 0 0 0 0 0 0 0 1 0 0
I5 0 0 0 0 1 0 0 0 0 0 0 1 0 1
I6 0 0 0 0 0 1 0 0 0 0 0 1 1 0
I7 0 0 0 0 0 0 1 0 0 0 0 1 1 1
I8 0 0 0 0 0 0 0 1 0 0 1 0 0 0
I9 0 0 0 0 0 0 0 0 1 0 1 0 0 1
I10 0 0 0 0 0 0 0 0 0 1 1 0 1 0
140
Modulul 10
Linia activata L
CODIFICATOR
x1 I1
x2 I2
x3 I3
x4 I4
x5 I5
INTRÃRI x6 I6
x7 I7
x8 I8
x9 I9
x10 I10
O3 O2 O1 O0
Y3 Y2 Y1 Y0
IEŞIRI
Fig. 10.12. Codificator binar-zecimal: tabelă de adevăr şi

implementare cu porŃi logice SAU (OR)
Din tabela de adevăr se observă că:

♦ Activarea intrării (elementului) xi va genera la ieşirea Oi codul binar al
numărului i.
♦ OperaŃia de codificare este suportată de un nivel logic SAU, deci
circuitul poate fi implementat cu funcŃii SAU (OR).
Codificatorul prioritar
FaŃă de un codificator uzual, un codificator prioritar generează la ieşire,
dacă mai multe intrări sunt activate simultan, codul intrării activate care are
prioritatea cea mai mare (cea mai ridicată). Pentru aceasta, fiecărei intrări i se
atribuie o prioritate care creşte cu numărul de ordine al intrării.
Codificatorul prioritar este prevăzut, în afară de ieşirile obişnuite şi cu alte
ieşiri şi intrări, de exemplu o intrare OE (Output Enable) pentru validarea ieşirilor
Oi, o ieşire (O) care să semnalizeze o operaŃie eronată, o intrare E pentru
validarea circuitului etc.
141
AplicaŃie
Sistemul de servire a întreruperilor multiple la µP poate fi îmbunătăŃit prin
utilizarea unui codificator prioritar (fig. 10.13).
La solicitarea unui periferic sau a mai multor periferice simultan,
microprocesorul µP, printr-o rutină de scrutare (POLLING TECHNIQUE) trebuie să
identifice numărul perifericului cu prioritate maximă care a solicitat întreruperea. În
funcŃie de acest număr, µP determină adresa de început a rutinei pentru servirea
perifericului respectiv. Prin folosirea unui codificator prioritar PE, acest timp de
răspuns al µP la solicitarea unui periferic se micşorează considerabil [16].
D7
MAGISTRALA
D3
DE DATE
D2 (DATA BUS)
µP D1
D0
Vcc
O2 O1 O0
IRQ O PE
I7 I1
PERIFERICE
Fig. 10.13. Sistem de servire a întreruperilor

multiple la un µP
Când una sau mai multe dintre intrările I0…..I7 devin active, codificatorul
prioritar generează semnalul (O) care activează semnalul de cerere de întrerupere
către µP - IRQ şi totodată înscrie pe magistrala de date codul perifericului cu
prioritatea cea mai ridicată care a solicitat întreruperea. Prin aceasta, se elimină
timpul de rulare a rutinei de scrutare pentru identificarea perifericului, deoarece
acesta codifică prioritar, înscrie un cuvânt de cod pe magistrala de date (DATA
BUS) care poate fi utilizat de către µP în calculul adresei de început a rutinei de
servire a perifericului.
ObservaŃie
Dacă se notează cu N numărul binar exprimat de configuraŃia de intrare
x7x6….x0 şi cu M partea întreagă a numărului exprimat prin codul binar Y2Y1Y0,
corespondenŃa între intrare-ieşire pentru un codificator prioritar este:
M = [log2N]
142
Modulul 10
Deci, fizic, codificatorul prioritar calculează partea întreagă a logaritmului în

baza 2 (log2 ) a numărului binar aplicat la intrare [12].
10.1.4. Decodificatorul (decodorul)

Decodorul este un CLC cu mai multe ieşiri, care serveşte la identificarea
unui cod de intrare prin activarea unei singure linii de ieşire, corespunzătoare
acestui cod.
Numărul maxim de linii de ieşire distincte m, corespunde numărului de
n
combinaŃii posibile ale celor n variabile de intrare: m = 2 .
xn-1 In-1 Ym-1

xn-2 In-2 Ym-2
n LINII DE m LINII DE
D
INTRARE IEŞIRE
x2 I3 Y2 m=2n
x1 I2 Y1
x0 I1 Y0
Fig. 10.14. Decodificatorul (decodorul)
Dacă se notează cu N = xn-1, xn-2……x1, x0 numărul configuraŃiilor binare de

intrare şi cu M = ym-1ym-2…..y1y0 numărul binar exprimat de configuraŃiile binare de
N
ieşire, atunci decodorul realizează funcŃia M = 2 . Această funcŃie este inversa
funcŃiei realizată de codificatorul prioritar.
ObservaŃii
1. Dacă analizăm funcŃia realizată de un DMUX în care I = 1, rezultă că
decodorul este, de fapt, un identificator de cod.
2. Decodorul realizează aceeaşi funcŃie ca circuitul DMUX cu I = 1. Deci
n n
un DMUX 1:2 cu I = 1 este identic cu un decodor n : 2 :
3. OperaŃia de decodificare este (poate fi) realizată la un nivel NAND, deci
decodorul poate fi implementat cu porŃi NAND.
Exemplul 10.5
Decodorul TTL binar-zecimal (BCD) SN7442
143
După cum sugerează şi numele, acest decodor realizează decodarea

(identificarea) primelor 10 combinaŃii binare de intrare (de la 0 la 9), pentru fiecare
dintre acestea fiind activată una din cele 10 ieşiri ale decodorului.
Simbolul logic şi schema de principiu a decodorului sunt prezentate în
figurile următoare.
9
D
C
7442
B 2
1
A
0
D C B A
0=DCBA
1=DCBA
2=DCBA
3=DCBA
4=DCBA
5=DCBA
6=DCBA
7=DCBA
8=DCBA
9=DCBA
D C B A
Fig. 10.15. Decodorul BCD SN7442

144
Modulul 10
Tabela de adevăr a decodorului TTL SN7442 este următoarea:
Nr. INTRĂRI IEŞIRI (DECIMAL OUTPUT)

D C B A 0 1 2 3 4 5 6 7 8 9
0 0 0 0 0 0 1 1 1 1 1 1 1 1 1
1 0 0 0 1 1 0 1 1 1 1 1 1 1 1
2 0 0 1 0 1 1 0 1 1 1 1 1 1 1
3 0 0 1 1 1 1 1 0 1 1 1 1 1 1
4 0 1 0 0 1 1 1 1 0 1 1 1 1 1
5 0 1 0 1 1 1 1 1 1 0 1 1 1 1
6 0 1 1 0 1 1 1 1 1 1 0 1 1 1
7 0 1 1 1 1 1 1 1 1 1 1 0 1 1
8 1 0 0 0 1 1 1 1 1 1 1 1 0 1
9 1 0 0 1 1 1 1 1 1 1 1 1 1 0
10 1 0 1 0 1 1 1 1 1 1 1 1 1 1
11 1 0 1 1 1 1 1 1 1 1 1 1 1 1
12 1 1 0 0 1 1 1 1 1 1 1 1 1 1
13 1 1 0 1 1 1 1 1 1 1 1 1 1 1
14 1 1 1 0 1 1 1 1 1 1 1 1 1 1
15 1 1 1 1 1 1 1 1 1 1 1 1 1 1
Principalele tipuri de decodoare:

- decodoare binar-zecimal BCD (Binary Coded to Decimal) cu 4 intrări şi
10 ieşiri (care pot funcŃiona şi ca DMUX cu 3 intrări şi 8 ieşiri (7442, 7445, 74141,
74145);
- decodoare binar – 7 segmente (BCD – 7 segmente), cu 4 intrări şi 7
ieşiri (7446, 7447);
- decodor cod Gray/zecimal cu 4 intrări şi 10 ieşiri (7444);
- decodor BCD “exces 3” în zecimal, cu 3 intrări şi 8 ieşiri (7443).
ObservaŃii
1. Decodoarele se pot implementa atât cu porŃi NAND cât şi cu porŃi NOR.
2. Implementarea decodoarelor ridică probleme de complexitate atunci
când numărul n al variabilelor de intrare creşte
145
3. Reducerea complexităŃii decodoarelor se poate face prin mai multe

metode:
a) ÎmpărŃirea cuvântului de cod de la intrare în două câmpuri de lungimi
n1 n2
n1 şi n2; n1 + n2 = n. Se folosesc două decodoare D1 - n1:2 şi D2 - n2:2 , pentru
care numărul ieşirilor este mai mic decât pentru un singur decodor (figura 10.15):
n1 n2 n
2 +2 ≤ 2 ; n = n1 + n2
Ieşirile celor 2 decodoare concură la selectarea unor porŃi NAND cu două
n1 n2
intrări plasate în nodurile unei matrice de dimensiunile 2 x 2 , deci se obŃin toate
n
cele 2 ieşiri.
x3
D2
O3 x2
O2 O1 O0
x3x2 x3x2 x3x2 x3x2
x1x0
O3
x1
x1x0
O2
D1
x1x0
O1
x0
x1x0
O0
Fig. 10.16. Reducerea complexităŃii decodoarelor
b) Organizarea decodorului pe 2 nivele, fiecare nivel având decodoare de

capacitate mai redusă:
- decodorul trebuie să aibă intrări de validare (ENABLE)
- cuvântul de intrare se împarte în două câmpuri
- biŃii câmpului superior se aplică la decodorul din primul nivel
- biŃii câmpului inferior se aplică pe intrările decodoarelor de la nivelul 2
- semnalele de ieşire ale decodorului din primul nivel sunt semnale de
validare pentru decodoarele din nivelul 2 (fig. 10.17).
În acest mod, fiecare decodor de la nivelul 2 generează un număr egal de
termeni canonici produs (mintermeni) dar situaŃi în intervale disjuncte. Aceasta
este o organizare în “arbore", cu divergenŃa de la intrare spre ieşire.
146
Modulul 10
10.1.5. Convertorul de cod (transcodorul)

Este un circuit logic combinaŃional care, pentru un cuvânt aplicat la intrare,
va genera un alt cuvânt la ieşire, deci circuitul realizează (mapează) o aplicaŃie
între o mulŃime de cuvinte de intrare şi o mulŃime de cuvinte de ieşire, lungimile
celor două cuvinte fiind arbitrare. Maparea implementată de un transcodor trebuie
să fie de 1:1.
De fapt, orice circuit logic combinaŃional cu ieşiri multiple poate fi
considerat ca un convertor de cod.
Organizarea unui transcodor se bazează pe o tabelă de adevăr care
exprimă maparea între cuvintele de intrare şi cuvintele de ieşire.
Argumentul reprezintă codul de intrare iar funcŃia (de ieşire) reprezintă
codul de ieşire.
Intrari
ENABLE
ENABLE x3 x2 x1 x0
4
1
E
NIVEL 1 D 4:16
D 2:4
16
E E E E
NIVEL 2 D 2:4 D 2:4 D 2:4 D 2:4
P15 P14 P13 P12 P11 P10 P9 P8 P7 P6 P5 P4 P 3 P 2 P1 P 0
Fig. 10.17. Organizarea decodorului pe 2 nivele

de decodificatoare
Structura generală a unui transcodor

În general, constă dintr-o pereche decodificator – codificator.
- codul de intrare de n biŃi este aplicat mai întâi la nivelul de decodificare,
n
rezultând o singură ieşire din cele 2 posibile – nivelul ŞI
147
- ieşirea rezultată este aplicată nivelului de codificare, care va genera un

nou cod al cuvântului original – nivelul SAU (OR).
Cele două nivele AND şi OR corespund celor două operaŃii necesare
implementării funcŃiei sub forma canonică disjunctivă FCD.
Schema bloc a unui transcodor este următoarea:
n D n:2n 2n ieşiri 2n CODOR m

codul de nivel ŞI 1 activã intrãri nivel SAU codul de
intrare ieşire
n CONVERTOR m
DE COD
ŞI-SAU
Fig. 10.18. Schema bloc a unui transcodor
10.1.6. Comparatorul digital

Este un circuit logic combinaŃional utilizat pentru determinarea valorii
relative a două numere binare A şi B.
Variabilele de intrare sunt cei n biŃi ai fiecăruia dintre cele 2 numere binare
A şi B.
Variabila de ieşire arată care din relaŃiile: A = B; A < Β sau A > B este
adevărată.
Considerând două numere de 1 bit A şi B, stabilirea egalităŃii dintre ele se
poate face cu o poartă EX − OR care îndeplineşte funcŃia logică:
f e = A ⊕ B = AB + AB = AB + A B A B fe
0 0 1
Se constată că pentru:
0 1 0
A=B ⇒ fe = 1
A≠B ⇒ fe = 0 1 0 0
1 1 1
Determinarea inegalităŃilor A>B şi A<B se face utilizând funcŃia de
superioritate fs şi funcŃia de inferioritate fi:
148
Modulul 10
f s = AB ; fi = AB
Scriind tabele de adevăr ale celor două funcŃii, se constată că:

f s = AB = 1 pentru A = 1, B = 0
f i = A B = 1 pentru A = 0, B = 1
O astfel de funcŃie se poate implementa, pentru bitul de ordinul k, în modul

următor:
fsk (A>B)
A
B fek (A=B)
fik (A<B)
Acest circuit constituie celula de bază a comparatorului pentru numere cu

mai mulŃi biŃi.
Exemplul 10.6
Comparator pentru 2 numere de 4 biŃi: A (A3A2A1A0) şi B (B3B2B1B0)
a) CondiŃia de egalitate A = B presupune existenŃa egalităŃilor:
A3 = B3; A2 = B2; A1 = B1; A0 = B0.
Utilizând pentru fiecare bit un circuit ca cel anterior, condiŃiile de mai sus
devin:
Fe = fe0fe1fe2fe3 – funcŃia de egalitate
Această funcŃie ia valoarea “1” logic pentru A = B şi “0” logic pentru A ≠ B,
ceea ce înseamnă că poate fi implementată cu o poartă ŞI:
fe0
fe1 Fe
fe2
fe3 (A=B)
b) CondiŃia A > B presupune îndeplinirea condiŃiilor:

- A3 > B3 (fe3) sau:
- A2 > B2 şi A3 = B3 (fe3) sau:
- A1 > B1 şi A2 = B2 şi A3 = B3 (fe2 şi fe3) sau:
- A0 > B0 şi Aa = B1 şi A2 = B2 şi A3 = B3
149
Aceste relaŃii conduc la funcŃia de superioritate:

Fs = fs3 + fs2fe3 + fs1fe2fe3 + fs0fe3fe2fe1
care ia valoarea 1 numai pentru A > B.
c) CondiŃia A < B presupune îndeplinirea condiŃiilor:
- A3 < B3 deci fi3 sau:
- A2 < B2 şi A3 = B3 deci (fe3) sau:
- A1 < B1 şi A2 = B2 şi A3 = B3 sau:
- A0 < B0 şi A1 = B1 şi A2 = B2 şi A3 = B3
Aceste relaŃii arată că funcŃia de inferioritate Fi va avea expresia:
FI = fi3 + fi2fe3 +fi1fe2fe3 + fi0fe1fe2fe3
Pornind de la observaŃia că, întotdeauna, numai una din funcŃiile Fe, Fi şi Fs
poate fi adevărată, se pot scrie relaŃiile următoare:
Fe = Fi Fs
Fi = Fe Fs
Fs = Fe Fi
Această constatare conduce la concluzia, că, în principiu, este necesară

implementarea a numai două din aceste funcŃii, cea de a treia obŃinându-se cu
două inversoare şi o poartă ŞI.
În practică, se preferă implementarea tuturor celor 3 funcŃii de la punctele
a, b, c în scopul uniformizării timpilor de propagare pe cele 3 canale de ieşire.
fe3
fs2
P1
fe3
fs1
fe2 P2
fe3
fe0 FS (A>B)
fe1
P3
fe2
fe3
fe0
fe1
fe2 P4
fe3
Fs'
Fig. 10.19. Implementarea funcŃiei de egalitate

150
Modulul 10
ObservaŃii
1. FuncŃia de inferioritate Fi se obŃine în mod similar, ea având o structură
identică cu Fs, dar mărimile de intrare care au indicele s (superior) se vor scrie cu
indicele i (inferior).
1. FaŃă de relaŃia de punctul b), circuitul din figură mai are o poartă P4,
care realizează funcŃia: P4 = fe0fe1fe2fe3Fs’. Această poartă mai adaugă un termen la
relaŃia b) care face posibilă interconectarea a 2 sau mai multe comparatoare de 4
biŃi, intrările suplimentare Fe’, Fs’ şi Fi’ conectându-se la ieşirile comparatorului de 4
biŃi de rang inferior.
Exemplul 10.7
Comparator de numere de 8 biŃi
Circuitul poate fi realizat cu comparatoare de 4 biŃi, de tipul SN7485:
+5V A0 A1 A2 A3 B0 B1 B2 B3 A4 A 5 A 6 A7 B4 B 5 B 6 B 7
Fe1' Fe1 Fe2' Fe2(A=B)

A=B A=B A=B A=B
Fs1' C1 F Fs2' C2 F (A>B)
A>B A>B s1 A>B A>B s2
Fi1' 7485 F Fi2' 7485 F (A<B)
A<B A<B i1 A<B A<B i2
Fig. 10.20. Comparator de 8 biŃi realizat cu comparatoare

integrate de 4 biŃi de tipul SN7485
Semnalele de intrare Fe2’, Fs2’, Fi2’ determină ieşirile comparatorului C2 în

conformitate cu decizia comparatorului C1, numai atunci când sunt îndeplinite
simultan condiŃiile: A4 = B4; A5 = B5; A6 = B6; A7 = B7.
10.1.7. Detectorul de imparitate

Detectorul de imparitate este un circuit logic combinaŃional care are rolul
de a determina paritatea sau imparitatea numărului de variabile de intrare care au
valoarea “1” logic.
Realizarea sa se bazează pe proprietatea porŃii logice SAU-EXCLUSIV
(EX-OR) de a răspunde cu “1” logic când pe una din intrări este “1” logic şi pe cea
de a 2-a “0” logic (imparitate), sau prin “0” logic atunci când pe ambele intrări sunt
“1” , respectiv “0” logic (paritate).
151
Această proprietate se poate extinde pentru cuvinte de cod de 2, 4, 8...biŃi,

folosind mai multe porŃi EX-OR.
Exemplul 10.8
Detectorul de imparitate pentru 4 variabile de intrare se poate implementa
folosind 3 porŃi logice SAU-EXCLUSIV (XOR), aşa cum se poate vedea în fig.
10.21.
Se observă că:
- Y0 = 1 dacă numărul variabilelor de intrare “1” este impar;
- Y0 = 0 dacă numărul variabilelor de intrare “1” este par.
Deci circuitul poate fi folosit ca detector de imparitate pentru 4 variabile de
intrare.
D C B A Y1 Y2 Y0
0 0 0 0 0 0 0
A Y1 0 0 0 1 1 0 1
B 0 0 1 0 1 0 1
Y0
0 0 1 1 0 0 0
C Y2
D 0 1 0 0 0 1 1
0 1 0 1 1 1 0
0 1 1 0 1 1 0
0 1 1 1 0 1 1
1 0 0 0 0 1 1
1 0 0 1 1 1 0
1 0 1 0 1 1 0
1 0 1 1 0 1 1
1 1 0 0 0 0 0
1 1 0 1 1 0 1
1 1 1 0 1 0 1
1 1 1 1 0 0 0
Fig. 10.21. Schema şi tabela de adevăr a detectorului
de imparitate pentru 4 variabile de intrare
Exemplul 10.9
Detector de imparitate pentru 8 variabile de intrare
152
Modulul 10
Circuitul se poate obŃine folosind 2 circuite identice ca cel folosit pentru 4

variabile şi aplicând ieşirile Y0’ şi Y0” ale acestora la intrarea unei porŃi SAU-
EXCLUSIV, după cum se vede în figura 10.20.
Din tabela de adevăr a circuitului se observă că:
Y0 = 1 – în caz de imparitate
Y0 = 0 – în caz de paritate
Prin dublarea circuitului astfel obŃinut şi ataşarea a încă unei porŃi SAU-
EXCLUSIV, se obŃine un detector de imparitate de 16 biŃi ş.a.m.d., după cum se
poate vedea în fig. 10.22.
A Y1
B
Y0'
C Y2
D
Y0" (P)
Fig. 10.22. Detector de imparitate pentru

8 variabile de intrare
10.1.8. Detectorul de paritate

Detectoarele de paritate se obŃin din detectoarele de imparitate prin
complementarea ieşirii.
Dacă se adoptă soluŃia prezentată în exemplul 10.21, pentru Y0” = 1 (P =
1), circuitul funcŃionează ca detector de paritate, iar pentru Y0” = 0 (P = 0), ca
detector de imparitate.
Acest circuit poate fi privit şi ca generator de paritate (imparitate) deoarece
pentru P = 1/0 generează la ieşirea Y0 un bit care semnalizează paritatea/
imparitatea.
AplicaŃie
Detectarea erorilor de transmisie a informaŃiei binare.
În cazul transmisiei cu erori, se semnalizează acest lucru prin bitul “1” (de
exemplu) sau se semnalizează transmisia fără erori prin bitul “0”.
Detectorul de paritate I funcŃionează la locul emisiei informaŃiei (E) ca
generator de imparitate, furnizând la ieşirea Ya un bit de imparitate (1) în toate
cazurile în care numărul variabilelor de intrare (A, B, C, D) care au valoarea “1”
logic este impar.
153
Pe magistrala de date se transmite atât bitul Ya cât şi variabilele de intrare,

care, împreună, vor avea un număr par de biŃi egali cu “1”.
Circuitul II de la locul de recepŃie (R) a informaŃiei funcŃionează ca detector
de paritate pentru cuvântul de 5 biŃi transmis. Pentru transmisia fără erori - Yb = 0,
iar apariŃia unei erori de transmisie care produce modificarea parităŃii, este
semnalizată prin Yb = 1.
Acest mod de detectare a erorilor se utilizează şi la codul ASCII – 7 la care
se adaugă al 8 - lea bit (1/0). Astfel se semnalizează că transmisia ar putea fi
corectă sau că este incorectă.
A
B
E C R
D
A A
B B
0/1
C Ya C Yb
D D
Pa Pb
1 - impar
0 - par
I II
Fig. 10.23. Detectarea erorilor la transmisie

Y6 = 0 – transmisia fără erori; Y6 = 1 – transmisie cu erori
10.1.9. Sumatorul
OperaŃia fundamentală efectuată în calculatoare este adunarea. Scăderea,
ca şi înmulŃirea şi împărŃirea, deci toate operaŃiile aritmetice, se reduc, în esenŃă,
tot la operaŃia de adunare. Sumatorul este un subsistem logic combinaŃional care
asigură, direct sau indirect, efectuarea tuturor operaŃiilor aritmetice într-un sistem
de calcul.
♦ Semisumatorul este un CLC care serveşte pentru efectuarea sumei a 2
numere binare de către un bit, fără a Ńine seama de transportul de la bitul de
semnificaŃie imediat inferioară.
♦ Sumatorul complet este un CLC care efectuează suma a 2 numere
binare de câte 1 bit, socotind şi transportul de la bitul mai puŃin semnificativ.
154
Modulul 10
a) Semisumatorul este prezentată în fig. 10.24:

În această reprezentare:
- variabilele de intrare sunt: A, B (numere de 1 bit);
- variabilele de ieşire sunt: suma parŃială S0 şi transportul C0.
INTRĂRI IEŞIRI A B
A B Σ S0 C0
0 0 00 0 0
1/2 Σ
0 1 01 1 0
1 0 01 1 0
1 1 10 0 1
S0 C0
Fig. 10.24. Semisumatorul: tabela de adevăr şi simbolul
Din tabela de adevăr rezultă expresiile sumei S0 şi a transportului C0:

S 0 = AB + AB ; C 0 = AB
Aceste relaŃii conduc la implementarea semisumatorului folosind o poartă
SAU-EXCLUSIV şi o poartă ŞI, conform schemei logice din fig. 10.25. Se observă
că în cazul semisumatorului nu se Ńine seama de bitul de transport.
A S0
B
C0
Fig. 10.25. Implementarea semisumatorului cu porŃi logice
b) Sumatorul complet
Sumatoarele complete realizează însumarea a două numere (secvenŃe)
binare prin însumarea biŃilor de acelaşi rang. Astfel, în rangul i al unui sumator se
însumează cei 2 biŃi Ai şi Bi precum şi transferul Ci de la rangul anterior. În urma
sumării pe rangul i se generează suma Si şi transferul următor Ci+1. Această celulă
se mai numeşte sumator (3,2) deoarece are 3 intrări (Ai, Bi, Ci) şi 2 ieşiri.
Din tabela de adevăr se observă că:
Si = Ai⊕Bi⊕Ci ; Ci+1 = (Bi⊕Ci) + BiCi
155
Aceste expresii ale Si şi Ci+1 conduc la două implementări ale celulei

sumator cu porŃi X-OR, AND şi NAND, aşa cum se poate vedea în fig.10.27.
INTRĂRI IEŞIRI
Ai Bi Ci Si Ci+1
0 0 0 0 0
0 1 0 1 0
1 0 0 1 0
1 1 0 0 1
0 0 1 1 0
0 1 1 0 1
1 0 1 0 1
1 1 1 1 1
Fig. 10.26. Sumatorul complet: tabela de adevăr şi simbolizare
B i Ci Ai Bi
Ai Ci
a) b)
Si Ci+1 Si Ci+1
Fig. 10.27. Implementarea sumatorului complet

cu porŃi logice
Se observă că în figura 10.27 a) transferul următor Ci+1 se calculează pe 3

nivele logice deci necesită un timp de propagare egal cu 3tp (timpul de propagare
printr-o poartă). De aceea s-a adoptat schema 10.27 b), unde pentru obŃinerea
transportului Ci+1 sunt necesari doar doi timpi 2tp de întârziere (propagare).
156
Modulul 10
De fapt, în mod normal, un sumator complet se implementează folosind

două semisumatoare, aşa cum se exemplifică în figura 10.28.
Ai Bi
Ci'
1/2Σ
Ci
Ci+1 S i'
1/2Σ
Ci"
Si
Fig. 10.28. Schema bloc a unui sumator complet
În sistemele digitale care folosesc structuri integrate de sumatoare, care se

cascadează pentru însumarea unor cuvinte binare de mai mulŃi biŃi (4, 8, 16 etc.).
O astfel de structură este constituită din sumatoare complete de 1 bit, conectate ca
în fig. 10.28 şi în care operaŃiile decurg în modul următor:
- adunarea biŃilor se efectuează paralel;
- propagarea transportului se efectuează serie.
O astfel de structură se numeşte sumator cu transport progresiv (ripple
carry adder) sau sumator paralel şi are ca deficienŃă principală viteza de calcul
redusă deoarece sumarea nu este completată până când nu se calculează
transferul prin celulele sumatorului pentru bitul cel mai semnificativ (de ordin n).
Astfel, deoarece transportul se propagă succesiv de la o celulă la alta, o celulă
oarecare nu poate genera răspunsul corect al operaŃiei de însumare până nu
primeşte transportul de la cea anterioară ei (de ordin inferior).
O astfel de structură integrată pentru un sumator de 16 biŃi, la care
întârzierea tipică pe o celulă este de 30ns, întârzierea cu care se efectuează
însumarea este de 480ns [9].
În aplicaŃiile în care se cere o viteză de calcul mai mare se foloseşte un alt tip de
sumator – sumatorul cu transport anticipat (carry look-ahead adder). Ideea pe care
se bazează funcŃionarea acestui sumator este următoarea [17]: calculul
transportului pentru obŃinerea sumei de rangul i se face nu în funcŃie de valorile
157
Electronică Teste
este
anterioare ale transporturilor ci în funcŃie de valorile care se aplică în primul

moment la intrările sumatorului.
Exemplificând pentru sumatorul cu tr
transport
ansport progresiv din fig. 10.29
10.29,,
circuitele care vor genera transportul anticipat după
după principiul exp
expus
us anteri
anterior
or sunt
prezentate în fig. 10.30
10.30.. Se poate observa că aceste circuite devin extrem de
complicate pe măsură ce creşte numărul biŃilor care se însumează. Din această
cauză, în foarte multe aplicaŃii se folosesc scheme mixte de sumatoare cu
cauză,
transport progresiv şi sumatoare cu transport anticipat, făcându-
făcându-se
se un compromis
între viteză şi cost. Pentru aceasta, aceste sumatoare se realizează sub formă de
blocuri (de câte 4 biŃi),
biŃi), în interiorul cărora transportul se face anticipat, iar între
blocuri transportul se propagă succesiv [9].
[9]
An-1 Bn-1 Ai Bi A0 B0
Cn Ci+1 Ci C1 C0
Σn-1 Σi Σ0
Sn-1 Si S0
a)
b)
Fig. 10.29
10.29.. Sumator cu transport progresiv pentru cuvinte de n biŃi
a) structura de principiu; b) exemplificare pentru un sumator de 4 biŃi
158
Modulul 10
Fig. 10.30
10.30.. Realizarea transportului anticipat [9]
Exemplul 10.10
Sumator complet de 4 biŃi (4
(4 bit binary full adders
adders).
Acest circuit este realizat sub formă integrată, circuitul TTL SN7483 fiind
unul din tipurile de sumatoare integrate de 4 biŃi. Capsula şi simbolul logic ale
circuitului
circuitului sunt prezentate în figura 10.31
10.31..
B 4 Σ 4 C 4 C0 B1 A1 Σ1
Σ1
A
Σ2
16 15 14 13 12 11 10 9
C0
7483 7483 Σ3
1 2 3 4 5 6 7 8
Σ4
B
C4
Vcc
A4 Σ3 A 3 B3 Σ2 B2 A 2
Fig. 10.31
10.31.. Sumatorul
Sumatorul integrat de 4 biŃi SN7483
159
1. Multiplexorul cu m intrări este un circuit logic combinaŃional care

realizează următoarea funcŃie:
a) transmite datele de la una din cele m intrări la o cale de ieşire unică
b) însumează datele de la cele m intrări şi le transmite la o cale de ieşire unică
c) compară datele de la cele m intrări şi rezultatul comparării îl transmite la o
cale de ieşire unică
2. Selectarea căii de intrare a unui multiplexor se face prin intermediul:

a) intrării de validare
b) unei secvenŃe binare aplicate pe intrările de selecŃie
c) unei secvenŃe binare aplicate pe intrările de selecŃie şi a intrării de validare
3. Cu ajutorul unui multiplexor MUX se poate realiza:

a) conversia paralel/serie
b) transmisia datelor provenite de la mai multe surse pe un singur canal
c) implementarea circuitelor logice combinaŃionale cu o singură ieşire
4. Circuitul din figură este un multiplexor de tipul:
D3 11
10 M f(A,B)
D2
01 U
D1 X
00
D0
2 A B
a) 2 : 1
4
b) 2 : 1
2
c) 1 : 2
4
d) 1 : 2
5. Demultiplexorul este un circuit logic combinaŃional care permite:

n
a) transmiterea datelor de pe o cale de intrare pe una din cele 2 căi de ieşire
160
Modulul 10
n
b) distribuirea informaŃiilor de pe o linie de intrare pe 2 linii de ieşire
c) implementarea circuitelor logice combinaŃionale
6. Circuitul logic combinaŃional din figura următoare este:

a) un multiplexor MUX
b) un demultiplexor DMUX
c) un codificator
d) un decodificator
7. Circuitul din figură este un demultiplexor de tipul:
S2 Q7 Y7
S1 Q6 Y6
S0
G2A
I G2B Y0
G1 Q0
2
a) 1 : 2
3
b) 1 : 2
6
c) 1 : 2
d) 1 : 6
161
8. Codificatorul este un circuit logic combinaŃional care:

a) furnizează la ieşiri un cuvânt binar de m biŃi, atunci când numai una din cele
n intrări ale sale este activată
b) serveşte la identificarea unui cod de intrare prin activarea unei singure linii
de ieşire, corespunzătoare acestui cod
c) transmite datele de la una din cele n intrări la o cale de ieşire unică
9. Decodificatorul este un circuit logic combinaŃional care:

a) furnizează la ieşiri un cuvânt binar de m biŃi, atunci când numai una din cele
n intrări ale sale este activată
b) serveşte la identificarea unui cod de intrare prin activarea unei singure linii
de ieşire, corespunzătoare acestui cod
c) transmite datele de la una din cele n intrări la o cale de ieşire unică
10. Circuitul logic combinaŃional din figură este:
D C B A
0=DCBA
1=DCBA
2=DCBA
3=DCBA
4=DCBA
5=DCBA
6=DCBA
7=DCBA
8=DCBA
9=DCBA
D C B A
162
Modulul 10
a) un multiplexor
b) un demultiplexor
c) un codor (codificator)
d) un decodor (decodificator)
fsk (A>B)
A
fek (A=B)
B
fik (A<B)
a) un comparator numeric
b) un detector de paritate
c) un detector de imparitate
d) nici unul din cele de mai sus
a) un comparator numeric
b) un semisumator
c) un sumator
d) nici unul din cele de mai sus
163
Modulul 11
• Circuite ROM
• Implementarea CLC cu circuite ROM
• Structuri logice programabile
11.1. Circuite ROM
11.1.1. Structură, funcŃionare, caracteristici

DefiniŃie
Dispozitiv cu memorie este acel dispozitiv (circuit) care poate stoca
(înmagazina) şi regenera la comandă o configuraŃie binară prestabilită. Dacă se
doreşte memorarea mai multor configuraŃii binare, ele vor fi ordonate pentru a
putea fi adresate şi regăsite printr-un număr de ordine [11].
O memorie fixă stochează configuraŃii binare care, odată înscrise în
memorie (programate), în funcŃionarea normală a memoriei, nu mai pot fi
modificate.
Abrevierea unanim folosită pentru acest tip de memorii este: ROM – Read
Only Memory
Structura şi funcŃionarea ROM

O memorie este structurată, atât logic cât şi ca structură fizică, sub forma
unei matrice de dimensiunea A (adrese) linii şi D (date) coloane. În fiecare nod al
matricei poate fi înmagazinat un bit, iar la fiecare adresă (linie sau locaŃie a
matricei) este memorată o informaŃie sub forma unui cuvânt a cărui lungime este
egală cu numărul de coloane. De aici şi denumirea de linie de cuvânt. În esenŃă,
fiecărei configuraŃii binare de adresare îi corespunde o configuraŃie binară stocată
la adresa indicată.
La modul general, capacitatea memoriei, exprimată în biŃi, este produsul
dintre numărul de adrese A şi numărul de coloane D, adică A x D. În practică,
164
Modulul 11
capacitatea unei memorii se exprimă în: număr de adrese x lungimea cuvântului (1

bit; 1 byte; 1 cuvânt).
Exemplul 11.1
10
1 Kbit = 1 K adrese x 1 bit; 1K = 2 = 1024 biŃi
20
1 Mbit = 1 M adrese x 1 byte; 1M = 2
30
1 G cuvânt = 1 G adrese x 1 cuvânt; 1G = 2
(1 byte = 8 biŃi)
Adresã
A0 D0
0 A1 D1
1
2 Magistrala
Magistrala ROM de
de
A linii date
adrese
de adresă
(locaŃii)
A2n-1 D2n-1
2n-2
2n-1
E S
D coloane de date Magistrala de

control
Fig. 11.1. Circuit ROM – organizarea matriceală şi terminalele

unui cip de memorie
Circuitul ROM este o memorie nevolatilă, adică informaŃia nu dispare la

întreruperea tensiunii de alimentare, deoarece suportul stocării constă în prezenŃa
sau absenŃa unei conexiuni fizice (fuzibil, diodă, tranzistor etc.). Din punct de
vedere funcŃional, ROM este un CLC care poate să mapeze organizarea
matriceală a datelor, el reprezentând un suport numai pentru citirea datelor
înscrise, nu şi pentru modificarea acestora.
FuncŃionare
• Pe magistrale de adresare (adrese) de n linii se transmite un cuvânt de
n
adresă de n biŃi care este decodificat şi activează astfel una din cele 2 adrese
(linii) de la care se citeşte cuvântul de date.
• Cuvântul de date Dm-1Dm-2……D1D0 (m biŃi) apare la ieşirea memoriei,
pe magistrala de date, care este, de obicei, de tipul TSL.
165
• Magistrala de control este necesară pentru transmiterea semnalelor de

control: READ, WRITE, CHIP SELECT etc. În general, pentru controlul unui circuit
de memorie se folosesc două semnale: S (Select) şi E (Enable = Read - R). Când
S şi E sunt activate, este citită memoria ( E şi S sunt active pe 0). Când E = 1,
circuitul de memorare intră în starea HiZ (numită stare de stand - by).
BiŃii cuvântului adresă Magistrala

Adresa veche de adrese
sunt stabili pe MA
tacc
Magistrala
CS=S+READ de control
Datele de la locaŃia adresată Magistrala

sunt valide pe MD de date
t1 t2 t3
Fig. 11.2. Diagramele care ilustrează citirea ROM [16,17]
Citirea unui circuit ROM se face conform diagramelor astfel:

1. La t1, biŃii noului cuvânt de adresă de pe magistrala de adrese MA sunt
stabili la intrarea circuitului de memorie şi începe activarea (decodificarea) adresei
de la care biŃii cuvântului stocat (data) sunt aplicaŃi la bufferele de ieşire.
2. La t2 devine activ semnalul CS (Chip Select) care este o conjuncŃie
între semnalele S şi READ , care se aplică pentru validarea bufferelor de ieşire.
3. La t3, ieşirile de date Dm-1, Dm-2….D1, D0 îşi schimbă starea din HiZ în
starea de funcŃionare normală, iar cuvântul de la adresa decodificată este aplicat
pe magistrala de date MD.
Timpul de acces se defineşte ca fiind intervalul de timp între momentul

aplicării cuvântului de adresare (t1) şi momentul apariŃiei datei valide pe magistrala
de date MD (t3).
Tipuri de circuite ROM

Din punct de vedere al tehnologiei de realizare se deosebesc:
a) Circuite ROM realizate în tehnologie bipolară, utilizate în aplicaŃii la
1
care timpul de acces tacc trebuie să fie mic (de ordinul 10 ns);
b) Circuite ROM realizate în tehnologie unipolară (NMOS, CMOS) – care
au capacitate mult mai mare de memorare, dar timpii de acces tacc sunt mai mari.
166
Modulul 11
Programarea circuitelor ROM

Este procesul prin care se stabileşte conŃinutul memoriei, în conformitate
cu aplicaŃia avută în vedere, acŃionând asupra codificatorului (matricei de
memorie). Metodele de programare depind de tipul de memorie. În esenŃă, circuitul
ROM este un convertor de cod compus din următoarele circuite (figura 11.3):
- un decodificator DEC, care are rolul de a decodifica adresa la care se
găseşte o anume dată stocată (NIVEL ŞI).
- un codificator COD – care este sediul informaŃiei (NIVEL SAU. Acest
nivel este programabil, ceea ce conferă marele avantaj al acestui circuit în raport
cu MUX.
W0
A0 D0
A1 W1
D1
Vectorul
de intrare DEC COD
(cod adresã)
An-1 Dk-1
W m-1
Sediul
informatiei
Fig. 11.3. Circuitul ROM – convertor de cod
Circuite ROM bipolare

După modul de programare, aceste circuite sunt de două tipuri:
- Circuite ROM programabile la producător (prin mască) – care sunt
caracterizate prin cost mai ridicat
- Circuite ROM programabile la utilizator (PROM – Programmable ROM),
prin aplicarea unor proceduri de programare
a) Programarea prin mască (mascare) se realizează în procesul de
fabricaŃie a circuitului, implică costuri ridicate şi imposibilitatea corectării erorilor din
fabricaŃie. De aceea se foloseşte în cazul seriilor mari de circuite (produse de larg
consum, automobile etc.).
De exemplu, când codificatorul este realizat cu tranzistoare bipolare în
conexiunea CC, fiecărui bit (nod) îi corespunde un tranzistor:
Programarea constă în aplicarea unei măşti cu ajutorul căreia, în funcŃie de
cerinŃele utilizatorului, să se realizeze legăturile Li, adică să se înscrie sau nu bitul
“1” în nodurile matricei de memorie. De exemplu, în cazul circuitului din fig. 11.4,
liniei Wp îi corespunde cuvântul 1001.
167
Electronică Teste
este
Fig. 11.4. Programarea prin mascare [14]
b) Programarea la utilizator – permite utilizatorului să

să--şi
şi înscrie în nodurile
reŃelei informaŃia dorită. Fabricantul produce circuitul care are deja înscris, de
exemplu, bitul „1” în toate nodurile sale, iar utilizatorul, prin procedee specifice,
poate schimba, acolo unde doreşte, bitul „1” în bitul „0”. Acest proces poate fi
imaginat uşor examinând circuitul PROM din fig. 11.5.
Fig. 11.5. Programarea la utilizator [14]
fi sunt pelicule subŃiri dintr

dintr-un
un aliaj de CrNi, care pot fi arse de utilizator prin
aplicarea unui curent anumit, numit curent de programare – Ip.. Acesta se aplică pe
1 2
traseul marcat cu linie punctată, are mărimea (10 – 10 )mA şi este de scurtă
1
durată (de ordinul 10 ms).
Diodele au rolul de a împiedica ramificarea curentului de programare prin
fuzibilele f2, f1, f0. De exemplu, dacă se doreşte programarea cuvântului 1010, se
ard fuzibilele f3 şi f1. Legăturile întrerup
întrerupte
te nu mai pot fi refăcute şi o nouă
programare se poate face numai dacă se trec unii biŃi din “0” în “1” logic [14].
168
Modulul 11
Trebuie remarcat că procesul de programare descris mai sus se poate

realiza o singură dată, deci eventualele erori de programare nu pot fi corectate şi
duc la rebutarea circuitului.
Circuite ROM unipolare (MOS)

Memoriile unipolare folosesc în nodurile matricei de memorie tranzistoare
MOS. Pot fi de două tipuri [14]:
- programabile prin mască
- programabile la utilizator
a) Programarea prin mască – În prima etapă se realizează toate
tranzistoarele MOS din nodurile matricei codificatorului, cu excepŃia depunerii
stratului izolant al porŃii şi electrodului poartă. În etapa de programare,
tranzistoarele inactive se realizează cu o grosime mare a stratului izolant al porŃii,
iar cele active, cu o grosime mai mică. Tranzistoare pot fi deci active sau inactive.
+E
Coloana
Ts Ts Ts Ts
Wp Linie
VDD
"1"
T3 T3 T3 T3
Ts - tranzistoare
D3 D2 D1 D0 de sarcina
Fig. 11.6. Structură de ROM unipolară [14]
b) Programarea la utilizator a circuitelor de tip ROM se face pe cale

electrică, aplicând nişte impulsuri de programare care blochează tranzistoarele
MOS din noduri, indiferent de tensiunea aplicată pe Wp. Ştergerea informaŃiei
înscrise în noduri se realizează prin aducerea tuturor tranzistoarelor MOS din
noduri în stare activă prin iradierea matricei de memorie cu radiaŃii ultraviolete UV
printr-o fereastră de cuarŃ. După ştergere, memoria poate fi reprogramată.
OperaŃiile descrise mai sus pot fi repetate de mai multe ori.
Dezavantajul major al acestor circuite este acela că pentru ştergere
circuitul trebuie scos de pe placă, iar ştergerea este totală, deci se pierde toată
informaŃia înscrisă anterior în circuit, nu numai cea din nodurile care se
reprogramează.
169
Exemplul 11.2
Organizarea tipică a unui ROM de 8KbiŃi
- SelecŃia unui cuvânt de ieşire de 8 biŃi (07…00) se face nu cu un
decodor de 1024 linii de ieşire, ci cu un decodor cu 128 linii şi 8 MUX cu 8 căi.
- CS1 şi CS2 permit selectarea sau deselectarea capsulei de memorie
prin intermediul celor 8 amplificatoare de ieşire TSL (open colector sau 3-state).
A3...A 9
MATRICE DE MEMORIE
D
128 x 64 biŃi
1:128 (128 linii x 64 coloane)
A2
A1 MUX 8:1 MUX 8:1 MUX 8:1
A0
CS1
CS2
D7 D6 D0
Fig. 11.7. Organizarea tipică a unui circuit ROM de 8 KbiŃi
Tipuri de ROM şi PROM: 256 x 4 biŃi; 512 x 8 biŃi; 1024 x 8 biŃi

Tipuri de circuite EPROM care se produc în mod curent: 1024 x 8 biŃi;
2048 x 8 biŃi; 4096 x 8 biŃi; 8192 x 8 biŃi, 32K x 16 biŃi; 64K x 16 biŃi; 512K x 8 biŃi;
128K x 16 biŃi; 256K x 16 biŃi etc.
AplicaŃiile circuitelor ROM

Circuitele ROM au un dublu caracter şi anume:
1. Caracter de convertor de cod
2. Caracter de circuit de memorie
De aceea, aplicaŃiile principale sunt:
- Memorarea instrucŃiunilor şi datelor în sisteme de calcul şi automate
secvenŃiale;
- Efectuarea transformărilor de adresă şi înmagazinarea
microinstrucŃiunilor în microprogramare;
170
Modulul 11
- Implementarea circuitelor logice combinaŃionale cu un număr mare de

variabile de intrare şi cu mai multe ieşiri;
- Conversia de cod;
- Realizarea unor tabele de funcŃii în cadrul sistemelor de calcul sau
conducere numerică;
- Generarea unor secvenŃe de impulsuri.
Din această trecere în revistă se poate vedea că aplicaŃiile circuitelor ROM
se pot clasifica în două mari categorii:
1. AplicaŃii de tip aritmetic, care constau practic în implementarea unor
tabele de date. Circuitele de acest tip sunt numite LUT, de la abrevierea denumirii
lor din limba engleză Look-Up Table şi constituie reprezentarea unei funcŃii prin
valorile sale numerice înscrise în locaŃiile circuitului. Aceste valori sunt generate la
ieşire atunci când la intrarea circuitului se aplică o secvenŃă logică (cuvânt binar)
care reprezintă adresa unei locaŃii anume.
2. AplicaŃii de tip logic - care constau în implementarea unei funcŃii logice,
de obicei cu mai multe ieşiri, pe cele două nivele AND şi OR ale circuitelor ROM,
deci circuitele ROM sunt în esenŃă circuite logice combinaŃionale.
ObservaŃii
1. Circuitul ROM, ca şi multiplexorul, este un circuit logic universal pentru
că prezintă atât nivelul AND cât şi nivelul OR, dar spre deosebire de MUX, nivelul
OR este programabil şi poate fi un circuit cu ieşiri multiple, deci poate genera un
cuvânt de date.
2. În cazul implementării circuitelor logice combinaŃionale cu circuite ROM,
datorită structurii interne a ROM, fiecare linie de cuvânt reprezintă un termen al
formei canonice, iar codificatorul permite însumarea acestor termeni în
conformitate cu tabela de adevăr, eliminându-se astfel necesitatea minimizării.
11.1.2. Circuite ROM programabile (Programmable Read Only Memory -

PROM)
Spre deosebire de circuitele ROM cu mascare, în cazul acestor circuite, în
procesul de fabricaŃie în fiecare nod este înscrise fie “1” logic fie “0” logic, în funcŃie
de organizarea ROM, iar utilizatorul va programa, o singură dată, prin înscrierea în
unele noduri ale matricei valoarea “0” logic, respectiv “1” logic, lăsând celelalte
noduri nemodificate.
171
Pentru programare se selectează nodul de programat şi se aplică un

curent sau un impuls de tensiune relativ ridicată (10 - 30V), care arde legătura
galvanică dintre linie şi coloană. Această legătură poate consta din: bară metalică
CrNi, trasă de polisiliciu, 2 joncŃiuni înseriate în opoziŃie etc. (vezi şi secŃiunea
11.1.1). Aceste dispozitive sunt deci o singură dată programabile. Deşi ele elimină
în mare măsură dependenŃa utilizatorului de fabricant, nu exclud erorile de
programare şi de aceea au fost imaginate următoarele tipuri de circuite ROM, aşa
numitele circuite ROM reprogramabile.
Circuite ROM reprogramabile (PROM cu ştergere)

Avantajul circuitelor PROM de a fi programate de utilizator, o singură dată,
nu este suficient pentru implementarea CLC, mai ales în etapa de dezvoltare, când
posibilitatea de eroare este mare. De aceea, s-au imaginat 2 variante de ROM
reprogramabile:
FuncŃionarea circuitelor ROM reprogramabile se bazează pe folosirea
tranzistorului MOS cu poartă flotantă. FaŃă de un tranzistor MOS obişnuit cu canal
de tip n, acest tranzistor are două porŃi suprapuse – o poartă flotantă Gf şi o poartă
de control, separate printr-un strat de SiO2 extrem de subŃire, de ordinul 10nm.
Poarta flotantă nu are un terminal de acces în exterior, dar în anumite condiŃii de
tensiuni aplicate pe terminalele tranzistorului, electronii de energie ridicată din
canalul de conducŃie (hot electron) pot străbate acest strat izolant extrem de
subŃire până la poarta flotantă, iar aceasta fiind izolată, rămâne încărcată
permanent (minimum 10 ani) cu sarcina negativă captată (fig. 11.8). Această
sarcină negativă permanentă pe poarta tranzistorului MOS îl blochează, deci
tranzistorul apare ca o întrerupere, iar nodul matricei de memorie în care se
găseşte apare ca fiind înscris cu “0” logic.
b Fig. 11.8. Tranzistorul MOS cu poarta flotantată
172
Modulul 11
Un nod din matricea de memorie va fi constituit din două tranzistoare

MOS: un tranzistor convenŃional care conectează linia de bit la masă (tranzistorul
de acces sau de selectare) şi un tranzistor cu poartă flotantă, care îndeplineşte
rolul tranzistorului de memorare (storage transistor Ts). Cele două tranzistoare sunt
înseriate, iar tranzistorul cu poartă flotantă îndeplineşte practic rolul unui fuzibil (fig.
11.9). Programarea nodului constă în blocarea tranzistorului cu poartă flotantă prin
colectarea unei sarcini negative şi se realizează aplicând pe poarta metalică a
acestuia o tensiune de programare Vpp de valoare pozitivă (20-25V).
a) EPROM (Erasable PROM) sau UVEPROM pot fi şterse prin expunere
într-un fascicul de radiaŃii ultraviolete (UV). Circuitele EPROM au la suprafaŃă o
fereastră acoperită cu sticlă de cuarŃ care este transparent pentru radiaŃiile UV.
Prin re-expunere cca. 20min. la radiaŃia UV, sarcina negativă de pe poarta flotantă
a tranzistorului n-MOS este neutralizată. Această sarcină a fost indusă la
programare, astfel încât, un nod activ este 1. După expunere nodul este 0, deci
memoria ROM poate fi reprogramată aplicând o tensiune de programare de 20 -
25V (Vpp) pe poarta flotantă. Timpul de acces este de cca. (150 – 450)ns.
Vpp coloana
linie
G
G
Gf
VDD
Ta
D S D
Ts S
Fig. 11.9. Nodul de memorie EEPROM [16]
2
b) EEPROM sau E PROM (Electrical Erasable PROM), care este o
memorie cu ştergere pe cale electrică. La acest tip de circuite ROM ştergerea se
face prin aplicarea pe acelaşi terminal pe care s-a aplicat şi tensiunea pozitivă de
programare Vpp a unui impuls de tensiune negativ. Ştergerea nu se face pe bit, ci
pe blocuri de până la 64Kbytes. Timpul de ştergere este de ordinul milisecundelor.
Această metodă este mai comodă, pentru că circuitul nu trebuie scos din
soclu pentru ştergere. De asemenea, este în acelaşi timp şi selectivă pentru că se
poate şterge o singură linie din matricea SAU, care apoi se programează bit cu bit.
c) Memoria FLASH (USB Flash Drives) este o variantă de circuit

EEPROM care se produce sub formă de cartele, fiind utilizată pe scară largă în
173
aparatura digitală: calculatoare, camere digitate, camere video, telefoane mobile,

îmbrăcăminte electronică etc. Este o memorie nonvolatilă, ceea ce înseamnă că
păstrează informaŃia stocată în absenŃa alimentării, principiul de funcŃionare fiind
bazat pe folosirea unei matrice de tranzistoare MOSFET cu poartă flotantă.
În prezent există două tipuri de memorii flash: memorii de tip NAND şi
memorii de tip NOR, diferenŃa dintre ele constând în modul în care sunt realizate
conexiunile între celulele memoriei şi în interfețele folosite pentru citire/scriere.
Aceste diferenŃe fac memoriile de tip NAND mai rapide decât cele de tip NOR.
Rata de transfer a acestor memorii a depăşit în prezent 15MB/sec iar
capacitatea de memorare a ajuns la 256GB (Kingston), ceea ce ne poate duce cu
gândul la faptul că într-un viitor nu prea îndepărtat acest tip de memorii vor putea
înlocui hard disk-urile din calculatoare (Solid - State - Memory Disks - SSD).
Extinderea capacităŃii circuitelor ROM

Se poate face prin mai multe procedee pentru a se realiza:
- extinderea capacităŃii de adresare (extindere pe intrare)
- extinderea dimensiunii cuvântului (extindere la ieşire)
- extinderea atât a numărului de adrese cât şi a dimensiunii cuvântului.
Exemplul 11.4
Realizarea unui modul ROM din circuite de capacitate 1K x 8 biŃi, prin
extinderea capacităŃii de adresare.
Pentru realizarea acestei capacităŃi de memorie sunt necesare:
4K x 8 biŃi = 4x(1K x 8 biŃi) = 4 module
Adresarea unui circuit ROM de 1K se face cu 10 biŃi (A0….A9) iar pentru un
circuit ROM de 4K sunt necesari 12 biŃi (A0…A11). De aceea este necesară o
extindere a decodoarelor interne a circuitelor folosite. Această extindere, externă,
se face prin adăugarea unui decodor D 2:4, pe ale cărui intrări se aplică biŃii A10,
A11 iar ieşirile validează fiecare câte un circuit, prin intrarea CS (fig. 11.10).
Exemplul 11.5
Extinderea capacităŃii de adresare şi a lungimii cuvântului.
Pentru extinderea pe adresă se folosesc primele 2 circuite ROM şi se
adaugă un decodor D 1:2.
Pentru extindere de lungime de cuvânt se folosesc celelalte 2 circuite ROM
(fig. 11.11).
174
Modulul 11
MAGISTRALA DE ADRESE A 0 - A 11
CS
ROM 0
A0 - A 9 D0 - D 7
1024 x 8
A11 A10 CS
ROM 1
A0 - A 9 D0 - D 7
0 1024 x 8
D 1
2:4 2
CS
3
ROM 2
A0 - A 9 D0 - D 7
1024 x 8
CS
ROM 3
A0 - A 9 D0 - D 7
1024 x 8
MAGISTRALA DE DATE D 0 - D7
Fig. 11.10. Modul de memorie cu capacitatea de 4K x 8 biŃi

realizat cu circuite ROM de 1K x 8 biŃi [14, 17]
MAGISTRALA DE ADRESE A 0 - A 10
CS
ROM 0
A0 - A 9 D0 - D 7
1024 x 8
CS
ROM 1
A0 - A 9 D0 - D 7
1024 x 8
CS
D ROM 2
1:2 A0 - A 9 D8 - D15
1024 x 8
CS
ROM 3
A0 - A 9 D8 - D 15
1024 x 8
MAGISTRALA DE DATE D 0 - D7
Fig. 11.11. Modul de memorie cu capacitatea de 2K x 16 biŃi,

realizat cu circuite ROM de 1K x 8 biŃi [14,17]
175
Validarea circuitelor ROM ( CS ) se efectuează pe rând, câte 2 circuite

simultan, cu acelaşi cuvânt, la ieşire obŃinându-se bytul inferior (D0 – D7), respectiv
bytul superior (D8 – D15).
11.1.3. Implementarea CLC cu circuite ROM

MUX, ca circuit logic universal, are o limitare intrinsecă: termenii canonici,
produşi la nivelul ŞI sunt utilizaŃi o singură dată la nivelul SAU, pentru realizarea
doar a unei singure funcŃii.
Circuitele ROM, având nivelul SAU (OR) programabil, pot fi folosite mai
eficient pentru că toŃi maxtermenii generaŃi pe nivelul AND (nivelul decodificator)
pot fi utilizaŃi pentru implementarea mai multor funcŃii şi nu doar a uneia, ca la
MUX. Se poate spune deci că circuitul ROM este un circuit logic universal mai
extins decât MUX. Din punct de vedere structural este un CLC care poate
implementa funcŃii în forma canonică disjunctivă (sumă de produse).
Circuitul ROM poate fi privit ca un circuit la intrarea căruia se aplică un
cuvânt binar (de intrare), iar datorită faptului că structura circuitului conŃine un
modul de procesare, corespunzător acestui cuvânt se generează la ieşirea
circuitului un cuvânt binar, deci ROM este un convertor de cod.
La un circuit ROM, decodificarea se realizează la nivelul ŞI (AND) iar
codificarea - la nivelul SAU (OR), care este programabil.
Structura logică a circuitului ROM, care trebuie să permită implementarea
funcŃiei canonice disjunctive (FCD), este următoarea:
- fiecare linie apare ca un ŞI obŃinut din înserierea nodurilor activate de
pe acea linie;
- fiecare coloană din matricea de codificare apare ca un nivel SAU
obŃinut prin conectarea în paralel a nodurilor programate de pe ieşirile liniilor de la
matricea decodificatoare.
Concluzie:
Fiecare coloană a circuitului ROM generează valorile unei funcŃii de
variabile de intrare (adrese) pentru acei termeni canonici care au fost selectaŃi prin
programarea nivelului SAU. Deci implementarea unei funcŃii logice cu circuite ROM
nu necesită operaŃiuni de minimizare pentru că în nivelul ŞI sunt produşi oricum toŃi
termenii canonici (mintermenii).
176
Modulul 11
Exemplul 11.3
Implementarea unei funcŃiei logice de 6 variabile (x5x4x3x2x1x0):
F = F(x5,x4,…x0).
FuncŃia este dată sub formă de diagramă Veitch-Karnaugh şi se cere
implementarea funcŃiei cu circuite ROM.
Pentru implementarea funcŃiei este necesar un circuit ROM având
5
capacitatea de 2 = 64 x 1 biŃi.
Modul de lucru este următorul:
• Se inspectează diagrama Veitch - Karnaugh şi se găsesc termenii
produs egali cu “1” logic şi pentru aceşti termeni se programează nodurile
corespunzătoare din matricea SAU;
• Când variabilele de adresă (x5,x4,…x0) parcurg toate combinaŃiile de
intrare, circuitul ROM va genera valorile din diagrama Veitch-Karnaugh a funcŃiei F.
x0 0
1
2
x1 DMUX 3
3:8 4
x2 5
6
7
x4 0 1 2 3 4 5 6 7
x5 MUX 8:1
x6
Fig.11.12. Implementarea unei funcŃiei logice cu

un circuit ROM de 64 x 1 biŃi
Exemplul 11.4
Să se implementeze cu ajutorul unei memorii PROM următoarele funcŃii
logice de 3 variabile:
177
Electronică Teste
este
Deoarece un circuit ROM generează la ieşire toŃi temenii canonici produs

(mintermeni), selectarea produsele logice dorite se face programând la nivelul SAU
nodurile corespunzătoare.
Fig. 11.13. Exemplu de implementare a unei funcŃii logice de 3 variabile

folosind un circuit PROM
11.2. Structuri logice programabile
Unul dintre cele mai folosite circuite logice programabile a fost circuitul
ROM programabil o singură dată - PROM. T
Termenul
ermenul de circuit logic programabil
sau PLD (P
Programmable
rogrammable Logic evices)) este un termen general care se referă la
ogic Devices
evices
orice tip de circuit integrat care poate fi configurat de către utilizator pentru
implementarea unui proiect. Plecând de la această arhitectu
arhitectură
ră au fost dezvoltate
apoi mai multe tipuri de circuite logice programab
programabile,
ile, primele fiind circuitele PAL.
PAL
178
Modulul 11
Circuitele PAL - Programmable Array Logic – reprezintă nişte matrice

logice programabile şi au fost introduse în anul 1975 de firma Signetics Inc., ca o
alternativă pentru eliminarea dezavantajelor implementării funcŃiilor logice cu ROM,
dintre care cel mai important este existenŃa nivelului de ŞI neprogramabil, care
conduce la generarea tuturor termenilor canonici-produs (mintermeni) de n
variabile, indiferent dacă aceştia sunt necesari sau nu.
Structura logică a unei matrice logice programabile PAL este aceeaşi ca la
circuitele ROM, adică acesta conŃine:
- matricea de decodificare – nivelul ŞI
- matricea de codificare – nivelul SAU
- circuitele de intrare (buffere/inversoare)
- circuitele de ieşire (circuite basculante/inversoare TSL)
DiferenŃa este aceea că nivelul de decodificare ŞI este o matrice
programabilă pentru variabilele de intrare. Astfel, în cazul circuitelor PAL se pot
genera numai termenii produs de maxim n variabile de intrare, necesari pentru
generarea funcŃiei şi se elimină redundanŃa.
Fig. 11.14. Structura unui circuit PLA
Programarea unui nod al matricei programabile pentru conectarea sau nu

a unei variabile x sau x’ la poarta ŞI se realizează prin păstrarea sau arderea
fuzibilului din nodul respectiv (pentru tehnologia bipolară). Pentru tehnologia
unipolară MOS se programează sau nu un tranzistor cu poarta flotantă (fig. 11.15).
Pasul următor a fost realizarea unor structuri logice programabile în care
atât nivelul ŞI cât şi nivelul SAU sunt programabile. Acestea sunt circuitele PLA -
Programmable Logic Array - care, datorită acestui fapt, sunt mult mai flexibile din
punctul de vedere al utilizatorului. Mai mult, în afară de cele două nivele AND şi
179
Electronică Teste
este
OR programabile, o matrice PLA poate conŃine şi amplificatoare de ieşire

programabile.
Fig. 11.15. Modelul de reprezentare a stării unui nod dintr

dintr-o
o
matrice decodificatoare PLA
Circuite tipice
tipice:
Circuitele PLA sau PAL pot fi realizate sub diferite forme, în capsule
având până la 100 pini, dar circuitele aflate în capsule cu 24 pini (ex. 16V
16V8/20V8,
8/20V8,
22V10) au devenit practic un standard industrial. Un circuit PLA tipic conŃine, după
cum se poate vedea din figura 11.14:
- o matrice ŞI programabilă conŃinând 48 porŃi cu câte 32 intrări;
- o matrice SAU programabilă constituită din 8 porŃi cu câte 48 intrări;
- 16 circuite de intrare (A0, A1….A15)
- 8 circuite de ieşire cu bistabili (opŃional) şi porŃi TSL (F0, F1….F7)
Plecând de la cele spuse anterior, schema logică a unui circuit PLA tipic va
avea structura din figura 11.16.
180
Modulul 11
Fig. 11.16. Structura unui circuit PLA tipic [14]
ObservaŃii
1. În stare neprogramată, la fiecare poartă ŞI sunt conectate toate
intrările A0,…A15 şi complementul acestora. La ieşirile porŃilor ŞI se obŃin termenii
produs P0, P1….P47.
2. Toate ieşirile porŃilor ŞI sunt conectate la intrările fiecărei porŃi SAU, la
ieşirile cărora se obŃin termenii sumă S0,S1….S7.
3. Complementarea programabilă a termenilor sumă se face cu 8 porŃi
de ieşire SAU
SAU--EXCLUSIV.
EXCLUSIV.
4. Ieşirile PLA se pot conecta la magistrale prin intermediul
intermediul
amplificatoarelor de ieşire cu 3 stări TSL, sau cu colectorul în gol ((open colector).
open--colector)
colector).
181
Fig. 11.17. Schema circuitelor de ieşire (sus) şi

schema bloc a unui circuit PLA
Avantajele folosirii PLA

În comparaŃie cu un circuit ROM cu acelaşi număr de intrări (16) şi ieşiri
(8) se constată că:
a) PLA are o capacitate mult mai mică: 48 cuvinte de 8 biŃi, faŃă de
16
circuitele ROM (2 cuvinte de 8 biŃi) deci, constituie o soluŃie mult mai economică.
b) la circuitele ROM, fiecărei combinaŃii a intrărilor de adresă îi
corespunde un singur cuvânt de ieşire, pe când la PLA, acelaşi cuvânt de ieşire
poate fi selectat prin mai multe combinaŃii ale intrărilor (adrese). Această
proprietate se numeşte Don’t Care – posibilitatea de a programa unele intrări
redundante. ConsecinŃa imediată este aceea că matricea decodificatoare este mult
redusă.
182
Modulul 11
c) la PLA, ieşirile pot fi programate individual ca active pe “0” sau pe “1”

logic, deci variabilele de ieşire pot fi programate să poată fi obŃinute şi sub formă
complementară.
d) la PLA se pot genera simultan mai multe funcŃii de ieşire, spre
deosebire de circuitele ROM unde funcŃiile de ieşire se pot genera doar succesiv.
e) PLA este mult mai avantajos pentru implementarea unor funcŃii logice
cu un număr mic de termeni, dar cu variabile multe, pe când circuitele ROM sunt
indicate pentru funcŃii cu număr mare de termeni, dar de puŃine variabile.
AplicaŃiile structurilor FPLA

- microprogramare
- conversie de cod
- generarea de caractere
- realizarea tabelelor de funcŃii
- implementarea automatelor secvenŃiale etc.
Pentru a depăşii limitările datorate arhitecturi simple a circuitelor SPLD s-a

dezvoltat o nouă ramură de circuite logice programabile de mare capacitate,
numite CPLD (Complex Programmable Logic Devices) si FPGA (Field
Programmable Gate Arrays) care au o arhitectură mai complexă şi mai flexibilă.
Variante de circuite PLA

♦ FPLA – Field Programmable Logic Array este un circuit integrat
programabil destinat corectării unor informaŃii înregistrate incorect în circuitele
ROM de mare capacitate. Combinarea structurii circuitelor PLA cu tehnologia
PROM a avut ca rezultat dezvoltarea dispozitivelor logice programabile de tip
FPLA (Field Programmable Logic Array), care au apărut pe piaŃă la mijlocul anilor
’70. Circuitele FPLA au un număr fix de intrări, de ieşiri şi un număr fix de termeni
de tipul produs.
♦ FPGA – Field Programmable Gate Array este o structură logică
programabilă de porŃi ŞI respectiv ŞI-NU, utilizată pentru implementarea circuitelor
logice combinaŃionale.
♦ GAL - Generic Array Logic – este, de fapt, un fel de circuit PAL la care
s-au introdus o serie de facilităŃi pentru a extinde posibilităŃile de utilizare.
♦ PMUX – Programmable Multiplexer – circuit integrat ce conŃine o
matrice ŞI programabilă, uzual cu 10 intrări, care furnizează 32 termeni produs.
183
Electronică
Electronic ă digitală. Teorie. AplicaŃii. T
Teste
este
Fig. 11.18. Schema circuitului PLA 24V10
184
Modulul 11
Exemplul 11.1
Implementarea simultană a două funcŃii logice de 3 variabile cu un circuit
PLA se poate face conform modului prezentat în fig. 11.19.
Se observă că prin arderea fuzibilelor din nodurile matricei programabile ŞI
se generează 4 termeni produs, care sunt apoi însumaŃi în matricea SAU, care, în
exemplul prezentat, este tot programabilă.
Ieşirile circuitului PLA sunt cu porŃi SAU-EXCLUSIV, ceea ce înseamnă că
la ieşirea F2 se va obŃine suma negată a celor două produse AB şi A’B’ însumate
în nivelul SAU.
Fig. 11.19. Implementarea a două funcŃii logice cu un circuit PLA
FuncŃiile generate sunt:

F1(A,B,C) = AB + BC + AC
F2(A,B,C) = (AB + A’B’)’
Exemplul 11.2
Să se implementeze următoarele funcŃii logice de două variabile folosind
un circuit PLA:
F0(A,B) = AB’ + A’B + A’B’
F1(A,B) = AB’ + A’B + AB
185
Electronică Teste
este
În fig. 11.20 este prezentat un circuit PLA cu două intrări şi două ieşiri, ca
structură fizică (sus) şi în forma simplificată (jos) folosit pentru implementare. Se
pot observa conexiunile programabile care au fost arse, atât în matrice SI cât şi în
matricea SAU. În schema simplificată (jos), conexiunile existente (care nu au fost
arse) sunt figurate cu semnul x.
Fig. 11.20. Implementarea unei funcŃii logice cu un circuit PLA

186
Modulul 11
Concluzii
Sintetizând cele spuse anterior, se poate concluziona că principalele tipuri
de structuri logice programabile se pot grupa în 4 mari categorii (fig. 11.21):
Structuri de tip ROM (Read Only Memory) care sunt, în esenŃă,
constituite dintr-o arie (matrice) de porŃi ŞI (AND) fixă (decodorul) şi o arie (matrice)
programabilă de porŃi SAU (OR);
Structuri de tip PAL (Programmable Array Logic), care sunt constituite
dintr-o arie programabilă de porŃi ŞI (AND) şi o arie fixă de porŃi SAU (OR);
Structuri de tip PLA (Programmable Logic Array), la care ambele arii de
porŃi logice ŞI (AND) şi de porŃi SAU (OR) sunt programabile.
Există şi o categorie de structuri programabile complexe cu dispozitive
logice, în categoria cărora pot fi incluse circuitele CPLD (Complex Programmable
Logic Device şi circuitele FPGA (Field - Programmable Gate Array) care sunt
suficient de complexe pentru a fi denumite “arhitecturi”.
Conexiuni
Matrice fixă programabile Matrice
Intrări AND programabilă Ieşiri
(decodor) OR
a) Circuit PROM
Conexiuni
programabile Matrice Matrice
Intrări programabilă fixă Ieşiri
AND OR
b) Circuit PAL
Conexiuni Conexiuni
programabile Matrice programabile Matrice
Intrări programabilă programabilă Ieşiri
AND OR
c) Circuit PLA
Fig. 11.21. ComparaŃie între principalele structuri

logice programabile
187
Electronică Teste
este
Fig. 11.22. Structura de principiu a celor 3 structuri logice programabile:

PROM, PAL şi PLA
188
Modulul 11
1. ROM reprezintă abrevierea folosită pentru a desemna:

a) o memorie volatilă
b) o memorie nevolatilă
c) o memorie în general
2. Circuitele ROM se pot folosi pentru:

a) memorarea instrucŃiunilor şi datelor în sistemele de calcul
b) conversia de cod
c) Implementarea CLC cu multe variabile de intrare şi cu mai multe ieşiri
3. Unui circuit ROM îi este asociată:

a) o magistrală de adrese
b) o magistrală de date
c) o magistrală de control
4. Un circuit PROM poate fi programat de către utilizator:

a) o singură dată
b) nici o dată
2
c) de cca. 10 ori
d) ori de câte ori este nevoie
5. Un circuit PLA are:

a) matricea ŞI fixă şi matricea SAU programabilă
b) matricea ŞI programabilă şi matricea SAU programabilă
c) matricea ŞI programabilă şi matricea SAU fixă
5. Un circuit PAL are:

a) matricea ŞI fixă şi matricea SAU programabilă
b) matricea ŞI programabilă şi matricea SAU programabilă
c) matricea ŞI programabilă şi matricea SAU fixă
189
Modulul 12
• ReacŃia în circuitele logice
• Latch-uri
• Principiu Master-Slave
• Circuite basculante bistabile
• Registre
Circuite de memorare
(Sisteme de ordinul 1)
Sistemele de ordinul 0 (circuitele logice combinaŃionale) pot rezolva

aspectele funcŃionale într-un sistem digital. Dar, pe lângă capacitatea de a prelucra
date, sistemele digitale trebuie să aibă şi capacitatea de a le stoca. De fapt,
funcŃiile esenŃiale ale sistemelor digitale sunt:
- prelucrarea datelor
- stocarea datelor
- transmiterea datelor
Trecerea de la sistemele de ordinul 0 (circuitele logice combinaŃionale -
CLC) – la sistemele de ordinul 1 (circuitele de memorare), se face prin structuri
care posedă bucle de reacŃie (figura 12.1). Aceste două tipuri de circuite stau la
baza celor două funcŃii esenŃiale ale sistemelor digitale: prelucrarea şi stocarea
datelor.
x
x'
S S'
Fig. 12.1. Structura generală a unui circuit digital cu memorie
190
Modulul 12
12.1. ReacŃia în circuitele logice
Spre deosebire de circuitele analogice, efectul buclei de reacŃie în

sistemele digitale este diferit în funcŃie numărul de nivele logice inversoare (care
poate fi par sau impar) peste care se închide aceasta.
a) Structura oscilantă
În sistemele digitale, o buclă închisă se deosebeşte esenŃial de una din
sistemele analogice unde variaŃia semnalului dintr-un punct al buclei se transmite
în orice alt punct, cu un defazaj mai mare sau mai mic. În aceste sisteme bucla de
reacŃie este închisă continuu.
La sistemele digitale se poate ca o tranziŃie de foarte scurtă durată să nu
se transmită pe buclă, deci bucla nu este închisă continuu.
O structură oscilantă simplă este aceea care reprezintă o buclă de reacŃie
ce se închide peste 3 nivele inversoare. Bucla se amorsează la tranziŃia semnalului
de intrare x din “0” logic în “1” logic.
x
x
0 t
A
A
0 t
B
B 0 t
C
0 t
Fig. 12.2. Structură logică oscilantă şi

formele de undă [11]
O dată amorsată bucla, circuitul generează un semnal dreptunghiular cu o

perioadă şi un factor de umplere determinate de întârzierile introduse de porŃile
logice care îl compun. Amorsarea şi dezamorsarea oscilaŃiilor se produce de către
semnalul de intrare x. Astfel, dacă:
- x = 1 - bucla este amorsată
191
- x = 0 - bucla este dezamorsată, poarta NAND fiind închisă

Deoarece parametrii tehnologici ai circuitelor integrate logice nu pot fi
riguros controlaŃi şi depind de temperatură, stabilitatea semnalului generat nu este
foarte bună. Pentru circuitele realizate în tehnologie CMOS este posibil un control
mai riguros al caracteristicilor semnalului.
b) Structuri care se blochează

Buclele care se închid peste un număr par de circuite inversoare au un
comportament diferit faŃă de cele care au un număr impar.
Structurile perfect simetrice sunt structuri ideale care au un comportament
ce nu se întâlneşte la circuitele reale. Aceste structuri se caracterizează prin aceea
că se consideră că parametrii porŃilor care le compun sunt absolut identici.
x
x
t
Q
1 2
Q t
Q Q
0 t
Fig. 12.3. Structură perfect simetrică [11]
Dacă cele două porŃi NAND sunt identice, când x = 0, cele două ieşiri au
aceeaşi valoare: Q = Q’ = 0. Dacă x = 1, bucla se închide şi, datorită întârzierilor
identice, cele două ieşiri încep să comute identic. Fenomenul se produce ca şi cum
fiecare NAND are ieşirea proprie conectată la intrare şi se formează două bucle
identice constituite peste un număr par de porŃi inversoare, având un
comportament identic cu cel descris la paragraful a).
c) Structuri parŃial simetrice sunt acele structuri la care unii din

parametrii porŃilor care le compun diferă. De exemplu, o structură parŃial simetrică
este aceea în care tpLH = tpHL , dar tp1> tp2 .
d) Structuri complet asimetrice sunt acele structuri la care timpii de
propagare şi de comutare ale porŃilor componente sunt diferiŃi. Când orice simetrie
este înlăturată, circuitul se blochează într-o anumită stare Q = 0 sau Q = 1, în
funcŃie de tip.
192
Modulul 12
12.2. Latch-uri
Latch-urile sunt structuri fizice elementare care posedă funcŃia de

memorare. Latch înseamnă în limba engleză circuit de zăvorâre, de memorare,
circuit bistabil. El are două stări: una în care este “deschis” şi una în care este
“închis”.
Structurile fizice elementare de ordinul 1, cu o singură buclă de reacŃie,
îndeplinesc numai funcŃia de memorare. La aceste circuite, bucla de reacŃie se
închid întotdeauna peste un număr par de nivele logice inversoare şi asigură
realizarea funcŃiei de memorare.
12.2.1. Latch-ul elementar SR

Este o celulă elementară de memorare, realizată sub forma unei structuri
simetrice constituite din două porŃi logice (număr par de nivele logice inversoare).
În figura 12.4 sunt prezentate câteva variante constructive de latch-uri elementare.
S R S R R S
Q Q Q Q Q Q Q Q
a) b) c) d)
R, S - intrãri active pe "1" logic
R, S - intrãri active pe "0" logic
Fig. 12.4. Latch-uri elementare
Latch-ul elementar SR se mai numeşte şi bistabil asincron fiindcă

schimbarea stării ieşirii, datorită reacŃiei, se produce parŃial independent de
semnalele aplicate la intrare. Ieşirile nu mai urmăresc fidel orice variaŃie a
semnalelor de la intrarea circuitului.
FuncŃionare
Latch-ul SR are 2 stări stabile (de aici denumirea de circuit basculant
bistabil), pentru că bucla de reacŃie se închide peste 2 nivele logice inversoare: Q =
0; Q’ = 1 şi Q = 1; Q’ = 0,.
193
Intrările S (S’) – SET - de înscriere şi R (R’) – RESET - de ştergere sunt

intrări active pe “1” logic, respectiv pe “0” logic.
În funcŃionare normală:
- dacă S’ = 0, atunci Q = 1; Q’ = 0
- dacă R’ = 0’ atunci Q = 1; Q’ = 0
- dacă R’ =S’ = 1, atunci circuitul îşi păstrează starea curentă dobândită
la ultima tranziŃie temporară a lui S’ sau R’ în ”0” logic.
Activarea ambelor intrări este lipsită de sens, deoarece la o astfel de
comandă latch-ul trece într-o stare ce nu poate fi riguros precizată anterior (“0” sau
“1” logic).
Tabela de tranziŃie care descrie funcŃionarea unui latch realizat cu porŃi
NAND este prezentată în figura următoare.
S R Qn+1 Q
n+1
1 1 Qn Qn
1 0 1
1 1 0
0/1 1/0 ?
Fig. 12.5. Tabela tranziŃiilor pentru un latch
realizat cu porŃi NAND
Intervalul de timp minim al tranziŃiei semnalelor S’ sau R’ în “0”, care

permite comutarea fermă a circuitului, este dat de timpul de propagare prin cele
două porŃi NAND.
Tabela de tranziŃie care descrie funcŃionarea unui latch realizat cu porŃi
NOR (S şi R active pe 1 logic) este prezentată în figura următoare.
S R Qn+1 Q
n+1
0 0 Qn Qn
0 1 0
0 0 1
0/1 1/0 ?
Fig. 12.6. Tabela tranziŃiilor pentru un latch
realizat cu porŃi NOR
194
Modulul 12
Se observă că, pentru acest circuit, semnalele S şi R sunt active pe “1”

logic. Pentru ambele circuite comportamentul imprevizibil apare atunci când S = R.
Formele de undă ccare
are caracterizează funcŃionarea latch
latch-ului
ului RS cu porŃi
NOR sunt prezentate în fig. 12.7
Fig. 12.7. Diagrama funcŃionării latch-ului

latch ului elementar Sr
Dacă datele din tabela de adevăr a latch

latch-ului
ului elementar se transpun într
într-o
o
diagramă Veitch
Veitch-Karnaugh,
Karnaugh, se poate
poate deduce ecuaŃia logică care descrie
funcŃionarea acestuia:
Qn+1 = S +R’Qn
De fapt, această ecuaŃie se poate deduce uşor analizând structura latch
latch-
ului.
DeficienŃele latch ului elementar sunt următoarele:

latch--ului
a) Comutarea nedeterminată atunci când sunt active ambele intrări.
AcŃiunea de intrare este deterministă iar efectul pe ieşire este imprevizibil. O
asemenea corelaŃie este inadmisibilă într
într-un
un sistem digital şi de aceea această
deficienŃă este înlăturată în structuri mai complexe.
b) Semnalele de pe intrările de date S (S’) şi R (R’) determină doar felul în
care comută latch
latch-ul
ul şi momentul în care se produce comutarea dar nu permit
distincŃia între cum? şi când,
când ceea ce este de neacceptat într-
într-un
un sistem digital.
Latch-ul
Latch ul comută condiŃionat şi în timp de informaŃia pe care o va memora. În
sistemele digitale este însă esenŃială distincŃia între comenzile care controlează în
timp procesul de prelucrare a datelor şi cele care controlează natura prelucrării. De
aceea, au fost imaginat
imaginatee structuri mai complexe care înlătură parŃial sau total
deficienŃele de acest tip.
195
12.2.2. Latch-ul cu ceas

Cea de a doua deficienŃă a latch-ului elementar este înlăturată parŃial de
către latch-ul cu ceas. Acest lucru se obŃine adăugând două porŃi NAND (NOR)
prin care se aplică semnalele S şi R, condiŃionat de către un semnal de
declanşare. Acest semnal este semnalul de ceas (clock – CK, CLK). Numai dacă
CK = 1 (0), semnalele S şi R se transmit sub formă negată (S’ şi R’) la intrările
latch-ului elementar (figura 12.7).
Fig. 12.8. Structura latch-ului cu ceas
Într-o funcŃionare coerentă, în intervalul de timp în care ceasul CK = 0,

semnalele de pe intrările S şi R iau valorile dorite, apoi rămân fixe şi ceasul comută
în “1” logic, producând bascularea latch-ului. Se spune că ceasul este activ pe
palierul “1” logic.
Fig. 12.9. Diagrama funcŃionării în timp a

latch-ului SR cu ceas
196
Modulul 12
Nici în cazul acestui bistabil, distincŃia între când şi cum nu este perfectă.
Această decuplare se produce numai dacă S şi R comută, când este cazul, numai
pe durata palierului inac
inactiv
tiv al ceasului.
Latch
Latch--ul
ul cu ceas este transparent pe durata palierului activ al semnalului
de tact (ceas),
(ceas), în sensul că orice modificare a semnalelor de pe intrările R, S este
resimŃită la ieşire numai atunci când CK = 1.
TransparenŃă înseamnă deci că, pe durata palierului activ a semnalului de
ceas, ieşirea latch
latch-ului
ului cu ceas este cuplată cu intrarea.
ObservaŃii
1. Dacă datele din tabela de adevăr a latch-ului
latch ului cu ceas se transpun într
într-o
o
diagramă Veitch
Veitch-Karnaugh,
Karnaugh, se poate deduce ecuaŃia logică care descrie
funcŃionarea acestuia:
Qt+1 = S +R’Qt
2. În figura 12.9 se remarcă faptul că ceasul CK (tactul) reprezintă un
semnal periodic dreptunghiular (rectangular), care comută din “0”logic
“0”logic în “1” logic şi
din “1” logic în
n “0” logic şi marchează timpul cu foarte mare precizie. Semnal
Semnalul
emnalul de
ceas se caracterizează prin fronturi şi prin paliere,
paliere, care pot fi active sau inactive.
inactive. În
cazul de faŃă se observă că ceasul este activ pe palierul “1” logic, care este figurat
îngroşat în figură.
Concluzie
Latch
Latch--ul
ul cu ceas permite distincŃia dintre cum
cum? şi când?
când are loc procesarea
semnalelor, numai dacă datele pe intrare rămân stabile pe durata palierului activ a
semnalului de ceas, dar nu elimină nedeterminarea care apare atunci când sunt
activate simultan semnalele de date R şi S.
Latch
Latch--ul
ul cu ceas se mai numeşte şi latch declanşat (Gated latch) sau
Gated RS latch)
sincron.. El poate fi realizat atât cu porŃi NOR cât şi cu poŃi NAND. Circuitul
latch sincron
integrat TTL 74LS279 conŃine 4 latch-uri
latch uri RS într
într-o
o capsulă
Fig. 12.10. Latch-

Latch-uri
uri cu ceas realizate cu
porŃi NAND şi cu porŃi NOR
197
Electronică Teste
este
12.2.3.
.2.3. Latch-ul
Latch ul de tip D (date - data)
data
Acest tip de latch rezolvă problema tranziŃiei nedeterminate prin impunerea
unei soluŃii
soluŃii brutale: restricŃionează evoluŃiei stărilor intrărilor S şi R, care nu mai pot
lua simultan valori identice. Aceasta înseamnă că situaŃia S=R=1 nu se va mai
produce niciodată şi întotdeauna R = S’.
FuncŃionare
Ceasul este activ pe palierul “1” logic. Dacă pe durata palierului ac
activ
tiv
semnalul de la intrarea D nu comută, atunci tranziŃia latch
latch-ului
ului este controlată de
ceas. Dacă semnalul de pe intrarea D comută pe palierul activ al ceasului, atunci
intrarea D va determina tranziŃia ieşirii.
Spunem că latch
latch--ul
ul de tip D este transparen
transparent (simte la ieşire comutarea
intrării de date) pe toată durata palierului activ al ceasului.
Fig. 12.11.
12.11. Latch-ul
Latch ul de tip D: structură (a), simbol logic (b)
şi formele de undă (c)
Cea mai importantă aplicaŃie a latch

latch-ului
ului de tip D este memorarea
temporară a datelor. Ieşirea sa urmăreşte la fiecare impuls de ceas evoluŃia intrării
de date, deci ecuaŃia care îi descrie funcŃionarea va fi:
Q(t+1) = D
198
Modulul 12
12.3. Circuite basculante bistabile
Un prim pas în obŃinerea unor structuri logice mai complexe îl constituie

extensia serie. Ea se obŃine prin conectarea în serie a mai multor structuri
elementare – latch-uri – pentru a obŃine comportamente controlabile cu o mai mare
acurateŃe [12,13]. Avantajele folosirii acestui tip de extensie sunt următoarele:
c) se obŃin circuite ce comută sincron cu fronturile impulsurilor de ceas (nu
pe palierul ceasului);
d) se obŃine controlul mai riguros al funcŃionării în timp a sistemelor
digitale;
e) se realizează funcŃiuni de tipul deplasării seriale secvenŃiale a unui şir
de biŃi.
Prin extensia serie se obŃin următoarele 4 tipuri de circuite:
a) bistabili ce comută pe frontul activ al impulsului de ceas (bistabili MS -
MASTER-SLAVE);
b) bistabili de tip D (delay) folosite ca circuite de întârziere;
c) registre de deplasare serie, ca aplicaŃie a bistabililor de tip D.
În esenŃă, aceste noi tipuri de circuite elimină total deficienŃele din
funcŃionarea latch-ului elementar (nediferenŃierea dintre când şi cum şi restricŃia
activării simultane a semnalelor S şi R), parŃial eliminate de către latch-ul cu ceas.
De asemenea, s-a urmărit şi eliminarea transparenŃei (ieşirea cuplată cu intrarea)
manifestată de latch-ul cu ceas şi de latch-ul de tip D pe durata palierului activ al
semnalului de ceas.
12.3.1. Principiul Master-Slave

Latch-uri cu ceas (sincron) se poate spune că este sensibil (level sensitive)
adică comută pe palierul activ al semnalului de control (de ceas CK). TranziŃiile
(comutările) acestui latch-uri nu pot fi controlate riguros în timp şi de aceea s-a
căutat să se realizeze un circuit de memorare care să-şi schimbe ieşirea exact la
momentul de timp la care ceasul comută (din 1 în 0 sau din 0 în 1). Un astfel de
circuit se spune că comută pe front (edge triggered).
Un circuit care comută sincronizat pe frontul activ al impulsului de ceas CK
este un circuit care asigură trecerea informaŃiei de la intrare la ieşirea circuitului,
fără a permite manifestarea fenomenului de transparenŃă.
Pentru aceasta se folosesc 2 latch-uri SR conectate în serie, transparente
pe paliere distincte (figura 12.12).
199
Fig. 12.12. Principiul bistabilului RS master-slave:

structura internă, simbolul logic, forme de undă
FuncŃionare
Se folosesc latch-uri cu ceasul activ pe palierul “1” logic. Primul latch –
master – este transparent pe palierul “1” şi permite stocarea unei valori ce
corespunde valorilor logice de pe intrările R, S. Al 2-lea latch, datorită inversorului
înseriat cu ceasul, este transparent pe palierul “0” al ceasului (primul nu este
transparent), ceea ce permite “vărsarea” conŃinutului latch-ului master în acest al
2-lea latch denumit slave. Modificarea ieşirii se produce deci la tranziŃia ceasului
din “1” logic în “0” logic. La bornele întregului circuit, tranziŃia este sesizată ca o
consecinŃă a frontului negativ a impulsului de ceas, deci acesta este un bistabil RS
ce comută pe frontul negativ al impulsului de ceas (CK).
Acest tip de circuit este cunoscut ca Master-Slave SR flip-flop (SR F-F).
12.3.2. Bistabilul de tip D (delay)

Bistabilul de tip SR prezentat anterior suferă în continuare de deficienŃa
tranziŃiei imprevizibile la activarea simultană a ambelor intrări. Acest lucru se evită
(dar nu se soluŃionează) ca în cazul latch-ului de tip D (date): se interconectează
intrările R-S cu o poartă inversoare NOT. Rezultă bistabilul de tip D(delay) – net
diferit de latch-ul de tip D (data) – pentru că bistabilul comută pe frontul activ; iar
latch-ul - oricând pe durata palierului activ.
Din formele de undă prezentate se poate observa că declanşarea
bistabilului se face pe frontul negativ al semnalului de ceas.
Principalele aplicaŃii ale bistabilului de tip D (delay) sunt:
200
Modulul 12
a) stocarea temporară sau realizarea unei întârzieri cu 1 tact, secven

secvenŃială;
Ńială;
b) registre de deplasare serie
c) sincronizarea semnalelor asincrone înainte de a fi aplicate unui semnal
sincron („aducerea în acelaşi timp” cu ceasul sistemului sincron).
Fig. 12.13
12.13.. Bistabilul de tip D ((delay
delay ): structură,
delay):
simbol logic şi forme de undă
ObservaŃii
1. Un circuit similar ca funcŃionare cu bistabilul de tip D poate fi realizat cu
porŃi NAND, ca în fig. 12.14. Se poate deduce uşor că sincronizarea se face pe
frontul pozitiv al semnalului de ceas.
Fig. 12.14. Bistabil de tip D (delay

(delay
delay) realizat
cu porŃi logice NAND
201
Electronică Teste
este
2. Dacă se înlocuiesc porŃile NAND cu porŃi NOR, se obŃine un bistabil de

tip D sincronizat pe frontul negativ al semnalului de ceas.
3. Se poate face o comparaŃie între funcŃionarea celor 3 tipuri de circuite

de memorare: latch
latch--ul
ul de tip D, bistabilul de tip D cu declanşare pe frontul pozitiv şi
bistabilul cu declanşare pe frontul negativ (fig. 12.15). Din figură se poate observa
că ieşirea latch-
latch-ului
ului urmăreşte pe durata palierului activ al impuls
impulsului
ului de ceas
evoluŃia intrării d
dee date, pe când ieşirea bistabilului D comută pe frontul ceasului
(pozitiv sau negativ) doar dacă intrarea de date D este în 1 logic.
Fig. 12.15.Comparea funcŃionării latch

latch--ului
ului D cu
funcŃionarea bistabilului de tip D
12.3.3.
.3.3. Registrul de deplasare serie (Shift
Shift register
register)
Registrul de deplasare serie (registrul seria sau shift register în limba
engleză) constituie o aplicaŃie curentă a bistabililor de tip D
engleză) D,, fiind o extensiei serie
în domeniul circuitelor de memorare,
memorare, în clasa sistemelor digitale de o
ordinul
rdinul 1.
Se bazează pe proprietatea bistabililor de tip D de a funcŃiona ca circuite
de întârziere comandate de impulsul de ceas CK. Se obŃin conectând în cascadă
un număr par de bistabili (celule) de tip D care sunt comandaŃi sincron de acelaşi
impuls de
de ceas CK.
De obicei, un registru serie de n biŃi conŃine un număr par de latch-
latch-uri
uri
(latch-uri
(latch uri de tip master şi latch-uri
latch uri de tip slave).
slave
202
Modulul 12
Fig. 12.16
12.16.. Registru de deplasare serie realizat
cu bistabili de tip D
FuncŃionare
La fiecare impuls de ceas CK,
CK, data aplicată la intrarea unei celule (bistabil)
este înscrisă în aceasta, iar data deja existentă în fiecare celulă este înscrisă în
celula următoare, ceea ce înseamnă că data aplicată la intrare ajunge la ieşire
după un număr de perioade ale semnalului de ceas egal cu numărul celulelor
registrului. Formal
Formal,, acest transfer are loc în modul următor:
Qi(t+T) = Qi-1(t) CLK; Q0(t+T) = x(t) CLK; Qi(t+iT) = x(t)
unde T este perioada ceasului iar x(t) este valoarea bitului din succesiunea X(t)
aplicată
aplicată la intrare la momentul t.
Pentru un registru de deplasare de 4 biŃi, de exemplu (fig. 12.17),
12.17), tranziŃiile
se petrec în modul următor:
n +! n n 1
n+ n n+1 n n+1
DINn = Q 0 ; Q 0 = Q1 ; Q1 = Q 2 ; Q2 = Q3 = DOUT
Fig. 12.17
12.17.. Registru de deplasare serie realizat
ccu 4 bistabili de tip D
203
ObservaŃii
1. La fiecare impuls de ceas, conŃinutul fiecărui bistabil din componenŃa
registrului este încărcat în bistabilul următor, obŃinându-se o deplasare a
conŃinutului întregului registru.
2. Comutarea unui bistabil este caracterizată de următorii timpi de
propagare şi de comutare (fig. 12.18):
d) tpLH – timpul de propagare la comutarea ieşirii din 0 → 1, măsurat ca
întârziere faŃă de frontul activ al ceasului CK
e) tpHL – timpul de propagare la comutarea ieşirii din 1 → 0 adică timpul de
propagare de la intrarea CK la Q sau Q’
De obicei, tpLH ≠ tpHL , ca şi la circuitele logice combinaŃionale.
tSU – timpul de set-up sau timpul de prestabilire - este intervalul de timp
dinaintea frontului activ, în care celelalte semnale trebuie să fie stabile.
tH – timpul de menŃinere (hold) – este intervalul de timp ce urmează
tranziŃiei unui front, în care celelalte semnale trebuie să fie stabile.
f) tH + tSU – intervalul de timp înainte şi după frontul activ al ceasului, în
care se stabileşte starea intrării bistabilului.
g) Timpii tSU şi tH sunt timpii critici de corelaŃie între intrările de comandă şi
ceas. În jurul tranziŃiilor ceasului există un interval de timp critic în care intrările S şi
R de anumite valori trebuie să fie stabile.
h) Timpul de propagare tp –este timpul de întârziere la propagarea
informaŃiei logice prin poartă.
0,9
0,5
0,1
0 t
tr tsu tf tH
Fig. 12.18. Definirea timpilor tSU şi tH în cazul

în care frontul activ este cel negativ
Un registru de deplasare serie de 4 biŃi, de exemplu, este format din 8

latch-uri conectate în cascadă:
- 4 latch-uri de tip master
- 4 latch-uri de tip slave
204
Modulul 12
Avem de-a face deci cu o extensie serie pe 8 nivele logice. Latch-urile de

tip master sunt “deschise” simultan pentru CK = 0, iar cele de tip slave sunt închise
în acest interval. La momentul CK = 1, situaŃia se inversează. Rezultă că în nici un
moment nu există o cale combinaŃională deschisă între DIN şi DOUT, fapt ce
permite controlul deplasării datelor prin registru. În esenŃă lucrurile se petrec astfel:
- la CK = 0 conŃinutul circuitului slave SK se varsă în circuitul master MK+1,
conŃinutul lui S3 se pierde, iar în M0 se încarcă DIN.
- La CK = 1, conŃinutul MK se varsă în SK
Rezultă că, în această structură, master nu este decât M0, iar slave
propriu-zis nu este decât S3. Toate celelalte latch-uri pot fi privite atât ca master cât
şi ca slave.
Registrele de deplasare serie pot fi realizate în două variante:
- variantă statică
- variantă dinamică
În cazul variantelor dinamice se impune o frecvenŃă fmin. a tactului pentru
ca datele înscrise în celulele de memorare să se poată regenera singure prin
transferul în celulele următoare. Registrele de acest tip pot fi utilizate ca circuite
ROM cu acces serie SAR – Serial Acces Memory – spre deosebire de memoriile
cu acces aleatoriu RAM.
Registrele serie pot fi realizate sub formă integrată pentru un număr
foarte mare de biŃi, deoarece nu presupun un număr de conexiuni proporŃional cu
numărul de celule.
În fig. 12.19 este prezentată un registru cu intrarea serie şi ieşirile paralel.
PORT DE IESIRE
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
S Q S Q S Q S Q S Q S Q S Q S Q
CK
C CK
C CK
C CK
C CK
C CK
C CK
C CK
C
R R R R R R R R
Cl Q
KClr Cl Q
KClr Cl Q
KClr Cl Q
KClr Cl Q
KClr Cl Q
KClr Cl Q
KClr Cl Q
KClr
r r r r r r r r
A B
In CLK Clear
serie
Fig. 12.19. Registrul cu intrări serie şi ieşiri

paralel TTL 74164
205
Această configuraŃie de registru de deplasare derivă din registrul de

deplasare serie şi se numeşte registru cu intrare serie şi ieşiri paralel – SIPO -
(Serial-in Parallel-Out). Se caracterizează prin aceea că datele sunt încărcate bit
cu bit şi sunt citite paralel. Circuitul tipic din această clasă este registrul TTL 74164.
12.4. Extensia paralel
Dacă la nivel de bit, suportul fizic pentru memorarea (stocarea) şi

prelucrarea informaŃiei îl constituie bistabilul, la nivel de cuvânt acest suport este
registrul serie sau paralel. Registrele sunt structuri obŃinute prin conectarea
împreună a unui număr de bistabili (celule de memorare). Înscrierea şi citirea
informaŃiei stocate în celulele registrelor se poate face serial, aşa cum s-a văzut în
secŃiunea precedentă, sau paralel, aşa cum se va vedea în cele ce urmează.
12.4.1. Registrul paralel

Este un registru de stocare (memorare) temporară a unor configuraŃii
binare într-o zonă uşor accesibilă prelucrării şi reprezintă o extensie serie-paralel
în clasa sistemelor digitale de ordinul 1. Este constituit dintr-o colecŃie de bistabili
de tip D, activaŃi sincron de un semnal de ceas comun.
Port de intrare
I0 I1 I2 In-1
CK
CK D0 CK D1 CK D2 CK Dn-1
Q0 Q1 Q2 Qn-1
D0 D1 D2 Dn-1
Port de iesire
Fig. 12.20. Structura de principiu a unui registru paralel
206
Modulul 12
Registrul paralel este memoria zonelor de viteză maximă dintr-un sistem

digital de prelucrare. Este o memorie al cărei conŃinut are o dinamică foarte
puternică.
Seriile uzuale de circuite integrate conŃin registre cu un număr de 4 - 8 - 16
celule de memorare, limitarea fiind dată de necesitatea de a avea acces direct la
întreaga configuraŃie memorată, pentru scrierea sau citirea informaŃiei înscrisă în
registru.
Exemplul 12.1
Registru paralel de 4 biŃi cu bistabili de tip D.
Aplicarea semnalului de ceas CLK şi a semnalelor de control CLR, OD1,
OD2 se face prin combinaŃii de porŃi logice (fig. 12.21).
Încărcarea datelor în registru se face paralel prin portul de intrare iar citirea
conŃinutului registrului se face de asemenea paralel prin portul de ieşire al
registrului, realizat cu porŃi de tip TSL.
SemnificaŃia notaŃiilor este următoarea:
D0…D3 – intrări de date;
O0…O3 – ieşiri de tip TSL;
OD1, OD2 – semnale ce controlează trecerea ieşirii în starea HiZ (OD1 ’=
OD2’ = 1);
ID1, ID2 – semnale ce permit comutarea stării registrului conform intrărilor,
sub comanda semnalului de tact (sunt active pe “0” logic)
CK – semnal de ceas (tact)
CLR – intrare asincronă de ştergere a conŃinutului registrului, activă pe “1”
logic.
ID1 D0 D0 D0 D0
ID2
CK
CK D CK D CK D CK D
CLR Q CLR Q CLR Q CLR Q

CLEAR
OD1
OD2
O3 O2 O1 O0
Fig. 12.21. Registru paralel de 4 biŃi

207
12.4.2. Registrul serie-paralel

Cele două registre anterioare sunt utilizabile în aplicaŃii în care transferul
datelor se face fie numai serie, fie numai paralel. Uneori însă este necesară
trecerea de la transferul serie la cel paralel sau invers. Acest lucru se realizează cu
registrele de tip serie-paralel (figura 12.22).
Un bistabil de tip D din acest registru primeşte datele de intrare din două
surse:
- de la bistabilul de tip D anterior, la deplasarea serie
- din exteriorul registrului, la încărcarea paralel
Aceste două surse sunt multiplexate la intrarea fiecărui bistabil din registru,
care este completat cu un circuit combinaŃional CLC.
a) dacă S/P = 0, circuitele ŞI (AND) sunt deschise pentru datele din
exterior. Intrările I0…I3 sunt intrări pentru accesul paralel al datelor. La aplicarea
impulsului de ceas CK registrul se încarcă paralel.
b) Dacă S/P = 1, registrul realizează deplasarea serie a datelor de la
stânga la dreapta, odată cu aplicarea impulsului de tact.
Fig. 12.22. Registru serie-paralel
Registrul poate fi prevăzut şi cu intrare de ştergere a conŃinutului celulelor

sale – CLEAR.
O configuraŃie de registru de deplasare care derivă din registrul paralel
este registrul cu intrare paralel şi ieşire serie – PISO (Parallel-in Serial-out),
prezentat în fig. 12.23. Celulele registrului sunt latch-uri de tip D pe care semnalul
de ceas, activ pe frontul negativ, este aplicat simultan.
208
Modulul 12
Ştergerea conŃinutului registrului prin forŃarea simultană a ieşirilor latch-

urilor în starea “0” logic se realizează prin aplicarea nivelului “1” logic pe o intrare
de ştergere (CLEAR).
Circuitul este prevăzut cu o intrare de comandă a funcŃionării –
deplasare/încărcare.
Iesire
R R R R
T T T T
serie
S S S S
Clear
A B C D
Intrare serie CLK
de date Deplasare/
încãrcare
Fig. 12.23. Registrul de deplasare paralel-serie
12.4.3. Registrul de stare

Registrul de stare este un circuit de memorare temporară a unor date
necesare pentru funcŃionarea normală a unui sistem digital. Acestea sunt, de
regulă datele de la ieşirile unei unităŃi logice aritmetice (ALU) ce caracterizează
rezultatul unei operaŃii efectuate. De obicei, rezultatele unei operaŃii logice
aritmetice sunt stocate în registre de date pentru o folosire ulterioară, registrul de
stare fiind memoria folosită în acest scop. BiŃii ce caracterizează rezultatele
operaŃiei logice sunt stocaŃi aici pentru a fi testaŃi ulterior în vederea unor eventuale
decizii bazate pe modul în care s-au desfăşurat anumite operaŃii [12].
În cazul registrului de stare, memorarea datelor are un caracter selectiv,
ceea ce semnifică faptul că:
- numai rezultatul anumitor operaŃii este semnificativ şi trebuie să fie
caracterizat de starea acestui registru. De aceea, el nu trebuie încărcat decât în
anumite momente de timp, riguros controlate;
209
- în funcŃie de operaŃia efectuată, numai anumiŃi biŃi de stare trebuie

modificaŃi, deci comutarea trebuie să afecteze numai o parte din bistabilii
registrului;
- conŃinutul acestui registru trebuie mereu salvat, deci trebuie stocat într-
un alt dispozitiv de memorare, iar după un anumit interval de timp trebuie restaurat,
adică readus în registrul de stare.
Simbolul unui registru de stare va pune în evidenŃă toate aceste funcŃiuni
(fig. 12.24).
Intrãri de
Indicatori setare
n n
M0
So Mod de
REGISTRU M1 lucru
FuncŃii S1
DE
S2 STARE CLK
Iesiri
Fig. 12.24. Reprezentarea simbolică a unui registru de stare [12]
După cum se observă, în figura 12.26 sunt puse în evidenŃă:

- intrările pe care se aplică indicatorii
- ieşirile bistabililor de stare din registru
- intrările de selectare pentru restaurarea conŃinutului registrului
- intrările S2, S1, S0 ce reprezintă codurile funcŃiilor efectuate în ALU (de
exemplu 8 funcŃii)
- intrările M1, M0 pe care se specifică modul de lucru al registrului în ciclul
curent de ceas
- intrarea de ceas.
210
Modulul 12
12.5. Sincronizarea unui CLC
Pe lângă funcŃia de memorare pe care o îndeplinesc registrele, în special

cele paralel, într-un sistem digital ele pot contribui, datorită faptului că bistabilii
master-slave comută pe front, la decelarea mai precisă a unor procese ce se
desfăşoară în timp. Această proprietate este folosită pentru înlăturarea efectelor
neplăcute de hazard ce apar la ieşirile unui circuit logic combinaŃional din
următoarele cauze:
- datorită întârzierilor inegale printr-o reŃea (hazardul de propagare –
semnalele aplicate la intrarea circuitului se propagă pe trasee diferite care implică
întârzieri diferite, astfel încât la ieşirea circuitului apare hazard)
- comutărilor necontrolate a intrărilor acestora (hazardul datorită
asincronismului la intrare – se manifestă prin aceea că, atunci când combinaŃia
binară de la intrarea circuitului se schimbă apare un decalaj între momentele de
comutare ale variabilelor) [12, 14].
DeficienŃa principală a circuitelor logice combinaŃionale CLC constă în
imposibilitatea de a controla eficient tranziŃiile parazite (necontrolate) la ieşire
(hazardul), atunci când este necesară, de exemplu, o funcŃionare de tip “sincron”.
I3 CLK
Q3
I2 Q2 I0
I1 CLC
Q1 I1
I0 Q0 I2
Fig. 12.25. FuncŃionarea de tip “sincron” a unui CLC
SoluŃia pentru înlăturarea aceste deficienŃe este folosirea unor circuite

specifice atât la intrare cât şi la ieşirea CLC, pentru sincronizarea cu semnalul de
ceas (CLK). De aceea, în orice sistem digital, clasic sau de tip pipe-line, circuitele
logice combinaŃionale sunt interfaŃate pe intrare şi pe ieşire cu elemente de
memorare (latch-uri, bistabile, registre) pentru a le putea sincroniza.
I3
Q3
I2
I1 R1 CLC R2 Q2
I0 Q1
Q0
CLK
Fig. 12.26. Sincronizarea unui CLC

211
În această structură, comutare sincronă a celor 2 registre R1, R2 permite

sincronizarea corectă atât a intrărilor cât şi a ieşirilor CLC.
În cazul cel mai general, utilizarea registrelor pentru sincronizare la borne
a unui CLC se realizează cu următoarea configuraŃie:
I0 I1
n1
n2
R1
CLC
m1 R2
m2
O0 O1
Fig. 12.27. ConfiguraŃie folosită pentru sincronizarea

la borne a unui CLC [14]
NotaŃii: I0 – n1 intrări ce trebuie sincronizate; I1 – n2 intrări ce nu mai trebuie

sincronizate deoarece sunt sincronizate sau afectează numai ieşirile O0; O0 – m1
ieşiri asincrone; O1 – m2 ieşiri sincrone.
12.6. Structuri pipeline
O aplicaŃie în care registrul joacă un rol fundamental este structura pipeline

(conductă). Această structură este folosită pentru a creşte performanŃele de viteză
ale sistemului.
Un sistem digital, în marea majoritate a cazurilor, poate fi conceput ca fiind
format din subsisteme delimitate de registre: intrarea într-un subsistem se face prin
intermediul unui registru, iar rezultatul prelucrării se varsă tot într-un registru.
212
Modulul 12
În majoritatea cazurilor, circuitele ce sunt interpuse între 2 registre sunt

circuite logice combinaŃionale. Deci un subsistem digital poate fi reprezentat, în
cazul general, în modul următor [14] (fig. 12.28 a):
- un CLC
- 2 registre (intrare-ieşire)
- un ceas pentru sincronizarea evenimentelor din subsistem
Un astfel de subsistem poate fi reconfigurat ca o structură pipeline (figura
12.30 b):
IN
IN
CLK
Rn
CLK
Rn
CLC 2
CLC
RPq
Rm
CLC 1
OUT
Rm
a)
OUT
b)
Fig. 12.28. Reconfigurarea unui subsistem (a)
ca o structură pipeline (b) [14]
Viteza maximă de funcŃionare a structurii din fig. 12.28 a, exprimată prin

frecvenŃa limită a ceasului (fmax), este limitată de următorii timpi [14]:
- tR - timpul de propagare prin registrul Rn şi de stabilire (setup time) a
configuraŃiei corecte la intrarea CLC, timp în care se înscrie în registrul Rn
configuraŃia binară de n biŃi de la intrarea IN;
- tCLC - timpul de propagare prin reŃeaua de porŃi a CLC;
213
- tSU - timpul de stabilire la intrarea Rm (setup time) înaintea frontului activ

al ceasului CLK.
Timpii tR şi tSU sunt caracteristici registrelor cu care se operează şi care
sunt cunoscuŃi de proiectant. Timpii tCLC depind foarte mult de problema concretă
ce trebuie rezolvată şi pot deveni foarte mari în cazuri limită. De exemplu, dacă
circuitul logic combinaŃional execută funcŃii de tip aritmetic, se poate atinge uşor
durata de 200ns, sau chiar mai mult, în condiŃiile în care tR + tSU ≤ 35ns.
Mărimea Rn sau Rm nu afectează timpii asociaŃi, dar extinderea funcŃiilor
CLC poate duce la mărirea timpului de propagare tCLC asociat.
Rezultă că, pentru cazul cel mai defavorabil de care trebuie să se Ńină cont
în proiectare, frecvenŃa maximă de funcŃionare a subsistemului este:
1 1
f max = =
TCK t R + t CLC + t SU
În multe aplicaŃii este îndeplinită condiŃia:

tCLC > tR + tSU
Acestea sunt cazurile în care se aplică mecanismul de structurare pipeline,
prin fragmentarea convenabilă a CLC în 2 circuite cu adâncimi cât mai apropiate.
Reamintim că adâncimea (depth) unui circuit logic combinaŃional
reprezintă numărul maxim de porŃi logice (nivele logice) le care îl parcurge un
semnal aplicat la intrarea Di a circuitului până la ieşirea acestuia.
Între cele 2 circuite astfel obŃinute se intercalează un registru pipeline -
RPq - de q biŃi, acŃionat de acelaşi ceas CK.
FrecvenŃa maximă de ceas se calculează acum cu relaŃia:
1 1
f max = =
TCK t Rq + max ( t CLC1, t CLC2 ) + t SU
Se observă că:
fPmax > fmax
Această inegalitate este cu atât mai profundă cu cât CLC este împărŃit
(fragmentat) în părŃi cât mai egale ca adâncime.
Criteriile de împărŃire (fragmentare) a CLC în vederea structurării de tip
pipeline sunt:
- timpii de propagare tCLC1, tCLC2 (adâncimea) celor două CLC să fie cât mai
apropiaŃi;
- dimensiunea RP să fie cât mai mică (numărul de conexiuni ce rezultă
între cele 2 subcircuite să fie cât mai mic).
214
Modulul 12
Procesul de structurare pipeline poate continua dacă inegalitatea dintre

timpii de propagare tCLC1 şi tCLC2 persistă.
LatenŃa unei structuri pipeline reprezintă numărul de tacturi după care, la

ieşire, se obŃine rezultatul asociat unei configuraŃii binare aplicate la intrare.
LatenŃa este supărătoare la amorsarea funcŃionării structurii, când primul
rezultat va apărea după un anumit număr de tacturi. Odată “conducta” amorsată, la
fiecare tact se obŃine la ieşire un nou rezultat. Rezultatele “curg” cu o frecvenŃă
sporită fPmax > fmax numai dacă sistemul este alimentat ritmic. Orice întrerupere în
funcŃionarea structurii va necesita la pornire “reamorsarea” conductei.
Un criteriu important de care se Ńine seama la structurarea pipeline este
legat de caracteristicile fluxului de date de la intrare.
ObservaŃie
Principiul pipeline poate fi aplicat nu numai sistemelor de ordinul 0 (CLC),
ci şi sistemelor de ordin superior, cu implicaŃii esenŃiale în declanşarea unor
paralelisme în prelucrarea datelor.
215
1. Latch-ul de tip „D”:

a) este un circuit de memorare
b) este un latch cu ceas
c) este transparent pe durata palierului activ al ceasului
2. Bistabilul de tip „D”:

a) comută pe frontul activ al ceasului
b) realizează o întârziere de 1 tact
c) este transparent pe durata palierului
d) ambele a şi b
3. Circuitul următor reprezintă:

DIN DOUT
D0 Q0 D1 Q1 D2 Q2 D0 Qn-1
CK CK CK CK
CK
a) o linie de întârziere de 1 tact, realizată cu latch-uri de tip „D”

b) un registru de deplasare serie realizat cu latch-uri de tip „D”
c) un registru de deplasare serie realizat cu bistabil de tip „D”

I0 I1 I2 In-1
CK
CK D0 CK D1 CK D2 CK Dn-1
Q0 Q1 Q2 Qn-1
D0 D1 D2 Dn-1
a) o linie de întârziere de 1 tact, realizată cu latch-uri de tip „D”

b) un registru de deplasare paralel realizat cu latch-uri de tip „D”
c) un registru de deplasare paralel realizat cu bistabil de tip „D”
d) o linie de întârziere de n tacte, realizată cu bistabil de tip „D”
216
Modulul 12
a) un registru de deplasare serie

b) un registru de deplasare paralel
c) un registru paralel cu acces serie
d) un registru paralel cu acces serie sau paralel
a) un registru de deplasare serie/paralel

b) un registru de deplasare paralel/serie
c) un registru paralel cu acces serie şi ieşire paralel
d) un registru paralel cu acces serie sau paralel
217
Modulul 13
• Latch-ul adresabil
• Circuite RAM
• Circuite LCA
Memorii
Memoriile reprezintă extensia paralel în clasa sistemelor logice de ordinul 1

(circuite de memorare). Ele sunt, în esenŃă, o colecŃie celule de memorare (de
exemplu latch-uri), conectate într-o structură matriceală, accesul fiind permis
nerestricŃionat, indiferent de poziŃia celulei de memorare sau de succesiunea
adreselor de citire sau scriere a datelor din/în memorie.
13.1. Latch-ul adresabil
Latch-ul adresabil poate fi privit ca o memorie în care informaŃia este

înscrisă bit cu bit şi este citită integral (paralel), deoarece utilizatorul are acces
simultan la ieşirile tuturor bistabililor care-l compun.
După cum s-a văzut în secŃiunea precedentă, un registru paralel de n biŃi
permitea numai scrierea tuturor celor n biŃi simultan, pentru că semnalul de ceas
era comun, iar intrările de date – distincte. Dacă se doreşte modificarea bit cu bit a
configuraŃiei binare dintr-un latch, se impune o structură care să permită acest
lucru. Acesta este latch-ul adresabil, care are intrările de ceas distincte, iar intrarea
de date în latch-urile de tip D – comună.
Un latch adresabil este prevăzut cu următoarele conexiuni externe:
- O7…O0 - ieşirile celor 8 celule de memorie
- D - intrare de date
- A2A1A0 - codul (adresa) prin care se selectează scrierea datelor într-una
din cele 8 celule de memorie
218
Modulul 13
- CK’ - intrare de ceas care validează (efectuează) scrierea bitului de pe

intrarea D în celula de memorie selectată prin adresa A2A1A0
A2 CK
A1
LATCH D
A0
ADRESABIL
Q7 Q 6 Q2 Q1 Q0
Fig. 13.1. Latch adresabil
Structura internă a unui latch adresabil (figura 13.2) va fi deci următoarea:

- un DMUX folosit pentru distribuirea impulsului de tact către latch-ul
selectat în care se înscrie valoarea de la intrarea de date D
- 8 celule de memorie constituite din bistabili de tip D
AplicaŃia principală a latch-ului adresabil este memorarea bit cu bit, a unei
configuraŃii binare care poate deveni accesibilă în totalitate la bornele unei alte
structuri, prin ieşirile Q7…Q0.
Datele pentru înscrierea în latch-ul adresabil se introduc serial, prin
intrarea de date D şi se aplică simultan la intrările tuturor latch-urilor de tip D din
structura acestuia. La un moment dat de timp, data aplicată pe intrarea D se va
înscrie în acel latch de tip D care este selectat de semnalul de clock (CK) şi de una
din ieşirile DMUX. Selectarea latch-ului pentru înscrierea datei se face prin
aplicarea cuvântului de adresă A2A1A0 corespunzător acestuia. Simultan cu aceste
semnale trebuie activată comanda de validare E’ de către semnalul de clock.
A2 S2 E
A1 S1 CK
A0 S0 DMUX
Q7 Q0
D
D CK D CK
Q Q
Fig. 13.2. Structura internă a unui latch adresabil

219
13.2. Circuite RAM
Circuitul RAM – Random Acces Memory – este o memorie cu acces

aleatoriu. Este circuitul de memorare cel mai important în cadrul sistemelor digitale.
El reprezintă un suport de stocare a informaŃiei sub formă de cuvinte binare, dar
funcŃiile sale de memorare sunt foarte rudimentare. Acest circuit s-a impus datorită
simplităŃii sale.
Abrevierea RAM semnifică faptul că accesul la orice locaŃie se poate face
la orice moment de timp şi indiferent care este adresa locaŃiei (adică în mod
aleatoriu - random).
Caracteristica principală a RAM este următoarea: dacă este accesată
locaŃia i, următoarea locaŃie accesată poate fi oricare. Această precizare esenŃială
a fost făcută pentru că primele memorii RAM erau cu acces serial, adică accesul la
o locaŃie era posibil numai după parcurgerea tuturor locaŃiilor anterioare.
Spre deosebire de memoriile ROM, memoriile RAM sunt memorii volatile,
adică informaŃia stocată într-o astfel de memorie se pierde la întreruperea tensiunii
de alimentare a circuitului. Caracterul volatil se datorează faptului că stocarea
informaŃiei numerice are ca suport fizic o stare a unui circuit şi nu prezenŃa sau
absenŃa unui element fizic, aşa cum este în cazul circuitelor ROM.
Clasificarea memoriilor RAM

Există mai multe criterii de clasificare a circuitelor de tip RAM:
a) Din punct de vedere constructiv:
2
- memorii RAM în tehnologie bipolară (TTL, Schottky TTL, ECL, I L)
- memorii RAM realizate în tehnologie unipolară (MOS, CMOS etc.)
b) Din punct de vedere al adresării:
- cu 2n pini de adresă (memorii rapide, de regulă statice)
- cu n pini de adresă
c) Din punct de vedere al căilor de date:
- circuite de memorie RAM cu DIN şi DOUT folosind căi diferite;
- circuite de memorie RAM cu DIN şi DOUT folosind aceeaşi cale
bidirecŃională.
d) După numărul căilor de date oferite la nivel de cip:
- memorii RAM cu o singură cale de date (pentru cuvinte de 1 bit);
- memorii RAM cu 4 sau 8 căi de date (organizate pe cuvinte de 4 sau 8
biŃi).
220
Modulul 13
Structura circuitelor RAM

Teoretic, latch-ul adresabil este un circuit RAM. Practic, deficienŃa sa
principală – numărul mare de conexiuni – limitează aplicaŃiile în care poate fi folosit
la cele cu un număr redus de biŃi.
Structura circuitelor RAM se defineşte pornind de la structura latch-ului
adresabil, căruia i se adaugă un multiplexor MUX pentru a selecta la o ieşire de 1
bit (W) conŃinutul oricăruia dintre latch-urile care constituie celulele memoriei
(celulele de stocare a informaŃiei) (fig. 13.3).
A0 S0 E WE
S1
A1
DMUX
An Sn Q Qm-1
m Q0
DIN
D CK D CK D CK
Q Q Q
Im Im-1 I0
S0
S1
MUX OS
Sn E
W
DOUT
Fig. 13.3. Structura internă de principiu a unui circuit RAM
NotaŃii:
A0, A1, A2…. An – intrări de adresare
Din – intrarea de date
Dout – ieşirea de date
OS’ – Output Select – intrare de validare a ieşirii porŃilor de tip TSL. Când
OS’ = 0, trece în LowZ, iar când OS’ = 1, în HiZ
WE’ – Write Enable – intrarea de validare a scrierii datelor. Aceasta are o
durată de timp minimă (dată de catalog) impusă de structura internă a memoriei şi
de aplicaŃia implementată.
Rolul circuitelor care constituie o memorie de tip RAM este următorul:
221
- Demultiplexorul DMUX – se foloseşte la înscrierea în celulele de

memorie, la adresa selectată prin secvenŃa A0…An, a datelor de la intrarea de date
DIN, când WE’ = 0.
- Multiplexorul MUX – este folosit la citirea din memorie a celulei selectate
prin secvenŃa A0…An, când OS’ = 0.
MUX şi DMUX au rolul de circuite de acces şi sunt circuite logice
combinaŃionale CLC (deci din clasa sistemelor de ordinul 0), iar latch-urile de tip D
sunt celule de memorie (de stocare), deci fac parte din clasa sistemelor digitale de
ordinul 1.
ObservaŃie
Este important de reŃinut de către utilizator că, în funcŃionarea unei
memorii RAM, modificarea adresei nu se poate face decât în intervalul de timp în
care semnalul WE’ (Write Enable) este inactiv. La stabilirea acestui interval trebuie
să se Ńină seama de timpii de set-up şi hold ai biŃilor de adresă faŃă de tranziŃiile
semnalului WE’. ExplicaŃia acestei restricŃii este logică: comanda de scriere a unei
informaŃii în memorie nu poate fi dată decât după ce a fost stabilită adresa (locaŃia)
în care se va înscrie aceasta.
În practică, o structură optimă de memorie RAM utilizează un MUX

bidirecŃional, care permite realizarea circuitelor RAM ca matrice bidimensionale şi
în care circuitele de acces sunt nesemnificative pentru determinarea complexităŃii
circuitului (fig. 13.4).
FuncŃionare
D (DMUX) – decodifică ½ din biŃii adresei An-1…An/2 pentru a selecta cele
n/2
2 adrese obŃinute, care sunt de fapt câte una din liniile matricei de celule.
n/2 n/2
Matricea de latch-uri este organizată astfel: ea conŃine 2 linii şi 2
n/2
coloane. O linie odată accesată, toŃi cei 2 biŃi pe care îi conŃine se vor regăsi în
partea de jos a matricei, la intrările MUX.
Circuitul MUX/DMUX (prescurtat MDX) este un MUX bidirecŃional care
este selectat de cealaltă ½ din biŃii (câmpul de adrese) pentru citire sau scriere, în
funcŃie de semnalul WE’:
- când WE’ = 1, MDX va funcŃiona ca MUX şi va selecta la ieşirea DOUT,
datele din linia selectată de decodorul D, bitul de la
adresa An-1…A0, mai precis toată adresa;
222
Modulul 13
- când WE’= 0, va funcŃiona ca DMUX şi va modifica, conform valorii de

la DIN starea latch-ului An/2-1…A0, de pe linia selectată de decodorul D cu adresa
An-1…An/2.
2n / 2 x 2n / 2 latchuri =2 n
celule elementare
2n / 2 de memorie = 2n biti
linii
An-1... A n/2 MATRICE

D DE
n/2
(DMUX) LATCH - uri
(pãtratã)
ADRESE
n - par 2 x 2 n / 2 linii
An/2-1....A 0
WE
n/2 MUX/DMUX
DIN/DOUT
Fig. 13.4. Structura optimă a unei memorii de tip RAM
Pentru aprecierea performanŃelor circuitelor de memorie RAM se iau în

considerare următorii parametri:
- timpii de acces
- puterea disipată
- costul/bit (acesta este în strânsă legătură cu densitatea de integrare,
adică cu numărul de componente pe unitatea de suprafaŃă a cip-ului de memorie).
13.2.1. Memoria statică SRAM

Celula statică de memorie cu acces aleatoriu din nodul matricei de la
intersecŃia liniei Li cu coloana Cj a unei memorii RAM are ca suport un latch
constituit din două inversoare (fig. 13.5). Starea acestuia se modifică prin forŃarea
unui nivel de tensiune H (SUS - HIGH) sau L (JOS - LOW) pe una din cele 2 ieşiri.
223
Această celulă statică păstrează un interval de timp indefinit informaŃia înscrisă.

InformaŃia se şterge în următoarele situaŃii:
- la întreruperea alimentării
- la dorinŃa utilizatorului.
Fig. 13.5. Celula de memorie SRAM: principiu

şi implementare cu tranzistoare CMOS
În prezent, tehnologia VLSI folosită la realizarea memoriilor SRAM se

bazează pe utilizarea celulelor de tip 6T-CMOS, care conferă unele avantaje, cum
ar fi:
- putere consumată redusă
- imunitate ridicată la zgomot
- funcŃionarea într-o gamă largă de tensiuni de alimentare
Dezavantajele acestui tip de memorii constau, în principal, în procesul
tehnologic mai complicat folosit la realizarea lor şi în apariŃia aşa-numitului
fenomen de “zăvorâre” în funcŃionare.
Implementarea operaŃiilor de citire/scriere pe un circuit SRAM trebuie să
respecte timing-ul (succesiunea) prescris(ă) prin valori limită în foaia de catalog.
Indiferent de memorie, există o succesiune de principiu în aplicarea comenzilor
pentru realizarea citirii/scrierii (timing).
Pentru utilizatorul de memorie, aceasta apare în exterior ca un circuit
având (fig. 13.6):
- o magistrală de adrese (prescurtat MA);
224
Modulul 13
- o magistrală de date (prescurtat MD);

- o magistrală de control (comandă) (prescurtat MC).
A8
I/O3
A7
A6 I/O2
A5
Magistrala RAM Magistrala
de A4 de
1Kx4biti I/O1
adrese A3 date
A2
I/O0
A1
A0
CS WE
Magistrala
de
control
Fig. 13.6. Reprezentarea simbolică a unui circuit SRAM

de capacitate 1Kx4biŃi
Succesiunea activării semnalelor care concură la realizarea unei operaŃii

de înscriere a unui cuvânt de 4 biŃi într-o locaŃie de memorie (timing) este
următoarea:
1. Se aplică cuvântul de adresă A9…A0 pe MA. Pentru această fază
utilizatorul trebuie să Ńină seama de următorii timpi specifici:
- timpul de stabilizare a adresei pe MA
- timpul de menŃinere a adresei pe intrările de adresă
2. Se activează semnalul de selectare a circuitului: CS’ = 0
3. Se aplică cuvântul de date I3…I0 pe MD. Aici se Ńine seama de
următorii timpi:
- timpul de stabilizare a datelor pe MD
- timpul de menŃinere a datelor pe MD
4. Se activează semnalul de scriere R/W’ = 0. Se va Ńine seama de
durata semnalului de înscriere (palierul impulsului).
5. Se dezactivează semnalele de comandă CS’ = 1 şi R/W’ = 1
6. Se eliberează magistralele de date MD şi adrese MA
Pentru citire, succesiunea operaŃiilor este aceeaşi, cu deosebirea că se
elimină operaŃiile de la punctele 3 şi 4 deoarece semnalul (intrarea) R/W’ nu
trebuie activat(ă).
225
A9
A8
DEC
A7 linii 64
A6
64x16 64x16 64x16 64x16
+
A5 buffere
A4
A3 DEC
16 Aplificatoare
A2 coloane
A1
de sens +
+
MUX / DMUX
A0 buffere
CS
Buffere TSL
WE
(R/W)
I/O3 I/O2 I/O1 I/O0
Fig. 13.7. Structura fizică a unui circuit SRAM

de capacitate 1Kx4biŃi
Trecând în revistă toate operaŃiile pe care le presupune procesul de

înscriere şi de citire a informaŃiilor într-o memorie RAM, se poate trage concluzia
că operaŃiile de citire şi de înscriere, sunt asincrone, deoarece momentele apariŃiei
lor nu sunt sincronizate cu semnalul de ceas.
13.2.2. Memoria dinamică DRAM

DRAM reprezintă abrevierea denumirii din limba engleză – Dinamic RAM -
a memoriilor dinamice.
Aceste circuite de memorare păstrează aceeaşi structură matriceală ca la
memoriile SRAM, dar latch-ul care formează celula statică de memorare a
informaŃiei (bitului) dintr-un nod este substituit cu o capacitate integrată care
formează aşa-numita celulă dinamică de memorare (fig. 13.8).
Memoriile DRAM s-au impus imediat faŃă de memoriile SRAM datorită
faptului că, deşi necesită o circuistică de control mai complicată, au o capacitate de
memorare mult mai mare pentru că permit o densitate ridicată de integrare.
226
Modulul 13
Fig. 13.8. Structura unei celule şi 4 celule adiacente

dintr
dintr--o
o memorie DRAM
Principiul funcŃionării DRAM este, în esenŃă, bazat pe faptul că o

capacitate (parazită) Cp îşi poate menŃine sarcina puŃin alterată un interval de timp
suficient de mare, dacă la bornele ei rezistenŃele sunt suficient de mari.
Capacitatea de memorare a unei celule de
de memorie realizate pe acest
principiu depinde de configuraŃia circuitului şi de timp.
Denumirea DRAM rezultă din faptul că, pentru a menŃine sarcina stocată
într o celulă statică cât mai mult timp, deci pentru a păstra nealterat conŃinutul
într-o
memoriei, el trebuie
trebuie regenerat (reîmprospătat) periodic – de obicei la intervale de
timp de maximum 2-
2 4ms. Intervalul de timp dintre două operaŃii de regenerare
(refresh
refresh) se numeşte perioadă de refresh.
RAS CAS
A0
A1 DIN
DRAM
DOUT
An/2-1
CS R/W
Fig. 13.9
13.9.. Simbolul logic al unui circuit DRAM
OperaŃiile specifice funcŃionării memoriilor DRAM sunt:

227
Regenerarea reprezintă operaŃia prin care conŃinutul fiecărei locaŃii de

memorie este citit şi reînscris bit cu bit, la intervale de maximum 2 - 4ms.
Citirea se efectuează, în principiu, în modul următor:
1) Se selectează celula ij;
2) Semnalul R/W’ = 0 dezactivează bufferul de intrare şi activează
bufferul de ieşire (amplificatorul de sens);
3) Valoarea bitului înscris în celulă este generată şi va fi dată la ieşirea
DOUT de către amplificatorul de sens;
4) Se dezactivează Li şi R/W.
Scrierea se efectuează, în principiu, astfel:

1) Se selectează celula ij prin activarea liniei Li;
2) Pe intrarea de date DIN se aplică valoarea bitului care trebuie înscris;
3) Semnalul R/W’ = 1 dezactivează bufferul de ieşire TSL, activează
bufferul de intrare, iar condensatorul Cp se încarcă cu o sarcină proporŃională cu
nivelul de tensiune al bitului aplicat la intrarea de date DIN;
4) Se blochează tranzistorul Tij prin dezactivarea liniei Li, deci Cp rămâne
încărcat cu acea sarcină.
Regenerarea decurge în modul următor:

1) Se selectează celula ij;
2) Semnalul R/W’ = 0 activează amplificatorul de sens, deci nivelul de
tensiune corespunzător bitului înscris în celulă se aplică la intrarea bufferului de
regenerare;
3) Prin activarea semnalului REGENERARE, bufferul de regenerare
reface nivelul de semnal care se aplică pe capacitatea Cpij;
4) Se dezactivează semnalele Li, R/W’ şi REGENERARE.
Se observă că apar două structuri de memorare suplimentare – circuitele
LT1 şi LT2 - comandate de semnalele CAS’ şi RAS’, active pe 0 logic. Acestea
sunt două latch-uri în care sunt stocate temporar adresele liniei şi a coloanei la
intersecŃia cărora este locaŃia de memorie care urmează să fie accesată.
SemnificaŃia abrevierilor din figură este următoarea:
CAS – Column Adress Strobe
RAS – Row Adress Strobe
Apare, de asemenea, o nouă noŃiune caracteristică funcŃionării memoriilor
(dar nu numai) şi anume operaŃia de strobare (strobe).
228
Modulul 13
Strobarea reprezintă procesul de testare a unui eveniment la un moment

dat de timp, folosind, de regulă, un semnal sub formă de impuls de durată foarte
mică. Pentru procesul de strobare contează valoarea evenimentului numai în
momentul testării.
CONTROL
NUMARATOR INITIERE
REGENERARE
REGENERARE
& TIMING (REGENERARE)
n/2
A0, An/2 n/2
S
A1, An/2+1 0
LATCH D MATRICE
ADRESA
n/2 n/2
LINIE I MUX linii 2n
LT1 n/2:2 celule dinamice
An/2-2, An-1
n/2
DIN
LATCH n/2 BUFFERE
D
ADRESA intrare/ieşire
COLOANA
coloane
AMPLIFICATOARE DOUT
LT2 n/2:2
DE SENS
CAS
RAS
CS R/W
Fig. 13.10. Structura fizică a unui circuit DRAM
FuncŃionare
Ordinea operaŃiilor care se efectuează atunci când se accesează o
memorie dinamică DRAM este, în principiu, următoarea:
a) În latch-ul LT1 se încarcă primii n/2 biŃi de adresă A0…An/2-1 (biŃii cel mai
puŃin semnificativi), iar în latch-ul LT2 se încarcă biŃii cei mai semnificativi ai
adresei: An/2…An-1. Astfel, la intrarea cipului, pentru adresă sunt suficienŃi numai n/2
pini în loc de n pini;
b) Se generează întâi primii n/2 biŃi ai adresei, care se încarcă la comanda
RAS’ = 0, prin care se selectează linia adresei;
c) Se încarcă ultimii n/2 biŃi la comanda CAS’ = 0, prin care se selectează
coloana adresei.
229
Timing -ul unui DRAM are deci 4 cicluri (faze):

1) Ciclul de regenerare, care asigură reîmprospătarea conŃinutului
memoriei (refacerea sarcinii pe capacităŃile Cp);
2) Ciclul de citire;
3) Ciclul de scriere;
4) Ciclul de citire-modificare-scriere.
Regenerarea informaŃiei se poate face în două moduri:
a) Regenerarea întreŃesută – care se face prin introducerea de refresh,
când există intervale disponibile între operaŃiile de citire sau scriere (max. 4ms).
b) Regenerarea în rafală – care realizează împrospătarea tuturor liniilor,
una după alta, după care memoria este disponibilă pentru alte operaŃii.
Pentru regenerare este necesară o componentă circuistică ce trebuie să
realizeze în mod autonom acest proces. Pentru aceasta sunt necesare
următoarele circuite:
- un automat de comandă
- un numărător
- un MUX selectat prin variabila S, activă pe 0 logic.
Dacă S = 0, se aplică adresa la intrarea decodorului de linii.
Dacă S = 1, se aplică ieşirile numărătorului.
Semnalele REGENERARE (INIłIERE) şi RAS’ rămân active pe întregul
ciclu al unei rafale de regenerare.
Ciclul de regenerare reprezintă ciclul de scriere simultană a tuturor biŃilor
de pe o linie şi necesită aplicarea doar a adresei de linie.
Memoria DRAM sincronă (SDRAM)

Din prezentarea sumară a operaŃiilor de citire sau înscriere a informaŃiilor
într-un circuit DRAM se poate trage concluzia că funcŃionarea memoriilor DRAM
este tot de tip asincron, ca şi a memoriilor statice SRAM. Pentru a putea integra
acest tip de memorii într-un sistem digital sincron este necesar să se folosească un
circuit de interfaŃare separat. Prin integrarea în ultimii ani a acestui circuit (interfaŃă)
în structura memoriei DRAM (pe acelaşi cip) s-a obŃinut un nou tip de circuit de
memorare – memoria DRAM sincronă (SDRAM). În acest fel, în exterior, pentru
utilizator, memoria de acest tip apare ca un circuit cu funcŃionare sincronă.
OperaŃiile de citire şi înscriere a datelor în memoria SDRAM sunt realizate
folosind practic structuri asemănătoare celor de tip pipe-line, pentru ca aceste
operaŃii să poată fi sincronizate cu frontul activ al semnalului de ceas.
230
Modulul 13
Memoria DDR SDRAM

Acest tip de memorie dinamică a apărut din necesitatea ca, în aplicaŃiile
complexe, să se poată citi şi înscrie cantităŃi mari de date în unitatea de timp.
Acest tip de aplicaŃii sunt caracterizate prin procedeul de citire şi înscriere a datelor
(cuvintelor) “în rafală”.
Memoria DDR SDRAM (Double Data Rate SDRAM – rată de transfer
dublă), spre deosebire de memoria SDRAM la care accesul la un cuvânt de date
se face doar pe o perioadă a semnalului de ceas, permite accesare cuvintelor de
date pe ambele fronturi ale semnalului de ceas. Acest lucru se realizează prin
folosirea pentru comanda circuitului de memorie a două semnale de ceas:
semnalul propriu-zis (CLK) şi negatul acestuia (CLK’).
Memoria DDR2 SDRAM
Acest tip de memorie este o variantă îmbunătăŃită a memoriei DDR
SDRAM, caracterizată printr-o rată mai mare de transfer a datelor, rată care poate
ajunge, cu o frecvenŃă a semnalului de tact de 100MHz, până la cca. 3200MB/sec.
Memoria QDR SDRAM
Denumirea QDR reprezintă abrevierea sintagmei Quad Data Rate (rată de
transfer qvadruplă), ceea ce semnifică faptul că, la acest tip de memorii, rata de
transfer a datelor a fost dublată faŃă de memoriile DDR. Pentru a putea realiza
această mărire a ratei de transfer, memoriile QDR sunt prevăzute cu două porturi
(unul de intrare şi unul de ieşire) cu funcŃionare independentă. Fiecare din aceste
două porturi pot fi accesate de două ori pe durata perioada semnalului de ceas.
Memoriile QDR sunt destinate aplicaŃiilor de mare viteză, în care
succesiunea dintre semnalele de citire şi de înscriere a datelor în memorie este
foarte strânsă în timp.
13.2.3. Extinderea capacităŃii circuitelor RAM

ConfiguraŃii uzuale de circuite DRAM sunt: 1024x1; 4096x1; 16384x1;
65356x1; 262144x1 biŃi.
Prelucrarea şi stocarea datelor în aplicaŃiile curente se face însă în
configuraŃii de 8, 16, 32 sau 64 biŃi, iar capacităŃile de memorare necesare
depăşesc cu mult 1MW (Mega Word – Mega Cuvânt). În aceste condiŃii este
necesară constituirea unor reŃele complexe de memorii (bancuri de memorii), atât
pentru extinderea dimensiunii cuvântului, cât şi a numărului de locaŃii.
Procedeele folosite în acest sens sunt aceleaşi ca cele folosite la circuitele
ROM şi anume:
231
- extinderea capacităŃii de adresare

- extinderea dimensiunii cuvântului
- extinderea numărului de adrese şi a dimensiunii cuvântului
13.3. Circuite LCA (Logic Cells Arrays)
Posibilitatea de programare la utilizator, prezentă la circuitele de tip PLA,

care conŃin circuite logice combinaŃionale cu două nivele de logică programabilă,
constituite dintr-o matrice de porŃi ŞI (AND) şi o matrice de porŃi SAU (OR), a fost
introdusă şi pentru realizarea traseelor pe ariile de porŃi neconectate. A rezultat
astfel un nou tip de circuite, circuitele FPGA – Field Programmable Gate Arrays.
Circuitele FPGA (produse de firma XILINX) sunt matrice (arii) de celule
logice (LCA), ce au ca suport de configurare (programare) a traseelor elemente de
memorie de tip RAM.
Aceste circuite integrate, prin caracteristica lor de programare/
reprogramare oferă posibilitatea de schimbare a structurii lor hardware la fel de
uşor ca şi a software-ului.
Circuitele de tip LCA sunt indicate în aplicaŃiile de dezvoltare. În acest
context al sistemelor digitale, prin dezvoltare se înŃelege realizarea de funcŃii
diferite la momente de timp diferite.
De asemenea, acest tip de circuite sunt indicate în aplicaŃiile cu producŃii
de serie mică sau medie. Când se trece la producŃia de serie mare, circuitul
corespunzător se poate realiza pe arii de porŃi logice cu trasee metalice – Hard
Wire Gate Array.
Organizarea unui circuit LCA se face pe 4 blocuri principale (fig. 13.11):
1) Blocul logic de configurare CLB (Configurable Logic Block) constituit
din 8 - 30 blocuri/latură, plasate într-o matrice pătratică sau dreptunghiulară, între
care există intervale cu trasee programate;
1 2
2) Blocurile de intrare/ieşire I/O în număr de 10 – 10 ;
3) Resursa de interconectare, care constă din traseele programabile;
4) Latch-urile de stocare a bitului de configurare (memoria de configurare).
Totalitatea acestor latch-uri, plasate acolo unde este necesară realizarea unei
conexiuni programate, formează memoria de stocare a programului de configurare.
232
Modulul 13
Fig. 13.11. Organizarea de principiu a unui circuit LCA [16, 18]
• Blocurile logice de configurare (CLB) formează o matrice pătratică sau

dreptunghiulară, având între 8 şi 30 blocuri pe latură. SpaŃiile dintre blocuri sunt
ocupate de traseele care pot fi programate. Structura de principiu a unui CLB este
prezentată în fig. 13.12.
• Pe laturile ariei de interconectare se află până la 200 blocuri de intrare
/ieşire programabile de către utilizator pentru semnale de intrare, de ieşire sau
bidirecŃionale. Ele constituie interfaŃa dintre circuitele interne şi unul din pinii
circuitului LCA. Structura de principiu a unui bloc I/O este prezentată în fig. 13.14.
• Resursa de interconectare este constituită din traseele metalice cu care
se pot configura traseele de transfer pentru semnalele dintre intrările/ieşirile CLB –
urilor şi blocurile I/O. Traseele se configurează prin intermediul unor puncte de
interconectare programabile (PIP) de către utilizator (fig. 13.13).
Resursa de interconectare este constituită din:
- Linii de lungime simplă şi linii de lungime dublă care pot fi folosite
pentru rutarea rapidă între blocuri logice configurabile (CLB) sau blocuri I/O
adiacente;
- Linii lungi orizontale şi verticale, având lungimea egală cu a laturilor
LCA, care sunt folosite pentru propagarea la distanŃe mari;
233
- ReŃele globale, care sunt folosite pentru distribuŃia pe întreaga

suprafaŃă a LCA a semnalelor de clock sau a semnalelor de control.
Fig. 13.12. Structura de principiu a unui CLB

din seria XILINX 4000[18]
Fig. 13.13. Resursa de interconectare de uz general

dintr-un CLA [18]
234
Modulul 13
• Memoria de configurare este constituită din mai multe latch-uri care

sunt plasate în punctele unde este necesar să se realizeze o conexiune
programabilă. Pentru fiecare conexiune posibilă dintr-un LCA, în programul de
configurare există un bit 0 sau 1 care se înscrie în circuitele latch, a căror ieşire Q
comandă tranzistoarele MOSFET, situat în punctele de conexiune PIP
(Programmable Interconnect Point).
Fig. 13.14. Structura de principiu a unui bloc

de intrare/ieşire din seria XILIX 3000 [18]
Concluzii
Sistemele de ordinul 1 (S1) introduc în sfera structurilor utilizate în
prelucrarea datelor patru concepte fundamentale:
1. Latch-ul – care este elementul de bază în clasa sistemelor de ordinul 1;
2. Bistabilul Master-Slave – care reprezintă extensia serie în clasa
sistemelor de ordinul 1;
3. Memoria – care reprezintă extensia paralel în clasa sistemelor de
ordinul 1;
4. Registrul – care reprezintă extensia serie – paralel.
235
Caracteristica comună a acestor 4 tipuri de structuri este aceea că ele

posedă funcŃia de memorare (stocare) a datelor.
Aceste circuite, care constituie ceea ce se cheamă celulele elementare de
memorie, sunt folosite pentru a realiza reŃele complexe capabile să stocheze un
număr mare de date.
Caracteristica fundamentală a circuitelor de memorare este aceea că, în
cazul lor, apare o primă formă de manifestare a unei autonomii a ieşirii faŃă de
intrări (intrările nu mai determină decât la intervale limitate de timp configuraŃiile de
ieşire). Această autonomie este o consecinŃă directă a folosirii unei bucle de
reacŃie în sistem, care se manifestă la un prim nivel.
Creşterea autonomiei se realizează prin introducerea mai multor bucle de
reacŃie şi implicit a unor noi niveluri de acŃiune a reacŃiei în sistem.
236
Modulul 13
1. Unui circuit RAM îi este asociată:

a) o magistrală de adrese
b) o magistrală de date
c) o magistrală de control
2. Care dintre următoarele operaŃii este specifică memoriilor DRAM?

a) citirea
b) scrierea
c) regenerarea
3. Regenerarea informaŃiei înscrisă într-o memorie DRAM se poate face în

modul următor:
a) regenerarea întreŃesută
b) regenerarea în rafală
c) regenerarea serie-paralel
d) oricare a sau b
237
Modulul 14
• Automate finite elementare
• Automate bistabile
14.1. Automate finite elementare
Introducerea unei bucle de reacŃie la circuitele logice combinaŃionale (CLC)

conferă structurii rezultante posibilitatea unei stări autonome, parŃial independente
de evoluŃia intrării [11]. Această proprietate se manifestă prin autonomia stării
sistemului de ordinul 1.
Introducerea unei a doua bucle de reacŃie permite obŃinerea unui sistem de
ordinul 2 (S2) care se caracterizează prin autonomia evoluŃiei stării sau autonomia
de comportament. Aceasta înseamnă că ieşirea unui sistem de ordinul 2 poate să
evolueze parŃial sau total independent de evoluŃia intrării sistemului.
Fiecare buclă de reacŃie aduce un spor de autonomie al structurii digitale
pe care se aplică.
Comportamentul autonom al sistemelor de ordinul 2, care se obŃine prin
închiderea celei de a doua bucle de reacŃie, constă în:
- pentru aceeaşi configuraŃie binară aplicată la intrare în momente
diferite, circuitul se comportă diferit;
- în absenŃa unei variaŃii a configuraŃiei binare aplicată la intrare se va
putea obŃine o variaŃie a configuraŃiei binare a ieşirii.
Sistemele digitale de ordinul 2 (S2) se manifestă ca şi cum ieşirea depinde
de următoarele variabile:
- configuraŃia binară aplicată la intrare (vectorul de intrare);
- o altă variabilă - variabila de stare - care evoluează în timp, parŃial
independent de variabila de intrare. Aceasta înseamnă că starea curentă a unui S2
este corelată cu starea anterioară a sistemului.
Sistemele de ordinul 2 sunt automate finite elementare. Structura lor fizică
generală este prezentată în figura 14.1 a şi b [11].
238
Modulul 14
MulŃimile de intrare (X) şi de ieşire (Y) pot fi conectate la buclele CLC prin
intermediul unor registre, pentru sincronizarea funcŃionării (figura 14.1 b). Acest
sistem de ordinul 2 pune în evidenŃă posibilitatea segregării (separării) funcŃionale
într-un automat finit şi anume segregarea între elementele de prelucrare - care
sunt sistemele de ordinul 0 (CLC) - şi între elementele de memorare – care sunt
sisteme de ordinul 1 (S1).
X RI
CLC
CLC
Q
Q
R
R
Y
RO
a) b)
Y
Fig. 14.1. Structura unui sistem digital de ordinul 2 [11]:

R – registru de stare (sistem de ordinul 1);
RI, RO – registru de intrare, respectiv de ieşire;
X,Y,Q, - mulŃimile de intrare, de ieşire, respectiv de stare
Automatele finite se pot reprezenta prin:

- tabele de tranziŃie
- tabele de adevăr
- organigrame
- grafuri orientate şi marcate
14.1.1. Clasificarea automatelor elementare

Structura unui automat se obŃine prin conectarea în bucla unui sistem de
ordinul 1 – latch-ul elementar – a unor sisteme logice ce au cel mult ordinul 1.
Rezultă două tipuri distincte de automate (figura 14.2):
a) Automate asincrone, realizate prin conectarea pe bucla unor latch-uri
elementare a unui sistem de ordinul 0 (S0 sau CLC);
239
b) Automate sincrone – realizate prin conectarea pe buclă a unui sistem

de ordinul 1 (S1).
X X
CK' CK
CLC L CLC & L L
S0 S1 S0+S1 S1
Y Y
Fig. 14.2. Automate sincrone şi asincrone
Automate asincrone sunt automate a căror comutare nu este controlată

de semnalul de ceas. În structura lor, circuitele care asigură memorarea stărilor nu
sunt net separate (segregate) de cele care asigură comutarea stării. Ele au, în
general, o structură mai complexă, deşi sunt realizate cu un număr mai mic de
circuite, tocmai datorită nesegregării circuitelor de memorare de circuitele care
calculează funcŃiile de tranziŃie.
Automate sincrone se caracterizează prin segregarea (separarea)
perfectă între circuitele care memorează starea şi cele care asigură funcŃia de
tranziŃie.
În automatele sincrone, starea este memorată în bistabili de tip MS
(Master –Slave) care comută sincronizat pe frontul activ al ceasului.
14.2. Automate bistabile
Automatele bistabile reprezintă cele mai simple exemple din familia

automatelor elementare finite. Ele nu au fost studiate laolaltă cu circuitele bistabile
de tip master-slave SR şi de tip D deoarece funcŃionarea lor este întrucâtva
diferită, ele aparŃinând de drept sistemelor digitale de ordinul 2. Acest lucru se
justifică prin autonomia comportamentală crescută a acestor automate bistabile
FaŃă de bistabilii RS a căror autonomie se manifesta în sensul că ieşirea
lor nu urmăreşte orice evoluŃie a intrărilor, automatele bistabile în categoria cărora
intră bistabilii de tip T şi bistabilii de tip JK, au o autonomie care se manifestă în
cazul în care variabilele de intrare nu-şi modifică valoarea [11].
240
Modulul 14
14.2.1. Bistabilul de tip T

Cel mai simplu automat elementar este acela la care dimensiunile
mulŃimilor X,Y, şi Q sunt minime, adică 2. Rezultă că:
- X = {0,1} - mulŃimea intrărilor are doar 2 elemente, care asigură
dialogul minim cu automatul;
- Q = {0,1} - mulŃimea stărilor are tot 2 elemente, care asigură minima
posibilitate a automatului de a comuta în spaŃiul stărilor;
- Y = Q – reprezintă forma cea mai simplă pe care o poate lua funcŃia de
tranziŃie a ieşirii.
Bistabilul de tip T este automatul elementar care este caracterizat de 2
stări şi 1 intrare. El este derivat din bistabilul de tip D şi în principiu se poate obŃine
conectând ieşirea Q a bistabilului la intrarea de date D, prin intermediul unei porŃi
SAU-EXCLUSIV cu două intrări. În acest mod se realizează o buclă de reacŃie care
se închide peste structura elementară de ordinul 1 (bistabilul de tip D) prin
intermediul unui CLC, care este poarta SAU-EXCLUSIV (fig. 14.3). Cealaltă intrare
a porŃii XOR constituie intrarea de date a configuraŃiei şi se notează cu T (de la
englezescul toggle - basculant), care semnifică faptul că structura basculează (îşi
schimbă starea) atunci când T = 1.
T
T
CLC
CK CK T
D
Q Q
D CK D
D D
Q Q Q
Q Q
CK
0
t
Q
0 t
T=1
Fig. 14.3. Bistabilul de tip T: structură, simbol şi

forme de undă
241
Circuitul funcŃionează astfel:

- dacă T = “1” – circuitul basculează în starea complementară la fiecare
impuls de ceas (CLK);
- dacă T = “0”– circuitul îşi menŃine starea curentă (nu îşi modifică starea)
(no operation - NOP).
Exemplul 14.1
Circuit pentru divizarea frecvenŃei cu 2.
CK
CK T 0 t
D Q
Q Q
0 t
Circuitul din figură este un bistabil de tip T cu intrarea T conectată la

ieşirea Q’, care se comportă ca un numărător “modulo 2” declanşat de impulsurile
de tact: el numără astfel: 0, 1, 0, 1… pentru că aşa se comportă ieşirea Q a
bistabilului când T = 1. La fiecare impuls de ceas, conŃinutul bistabilului D este
însumat “modulo 2” cu intrarea, prin intermediul circuitului SAU-EXCLUSIV (vezi
fig. 14.3).
Alte moduri de realizare a bistabilului de tip T sunt prezentate în figura

14.4.
X X
CK D CK D CK D
Q Q Q Q Q Q
Q Q Q
Fig. 14.4. Realizarea bistabilului de tip T folosind în

bucla de reacŃie diverse combinaŃii de porŃi logice
242
Modulul 14
Practic, o structură integrată de bistabili de tip T este constituită din celule

a căror schemă logică este prezentată în fig. 14.5. Se observă că bucla de reacŃie
în care este inclus bistabilul de tip D este constituită dintr-un CLC compus din două
porŃi AND, o poartă OR şi un inversor. Bascularea structurii se produce pe frontul
pozitiv al ceasului atunci când pe intrarea T se aplică 1 logic, ceea ce înseamnă că
pe intrarea de date D se aplică semnalul:
D = QT’ + Q’T = T ⊕ Q
Concluzia este aceea că bistabilul de tip T se comportă ca un numărător
modulo 2 declanşat de impulsurile de ceas.
Fig. 14.5. Bistabilul de tip T: structura, formele de undă,

simbolul şi tabela tranziŃiilor
14.2.2. Bistabilul de tip JK

Structura bistabilului de tip D evită dar nu soluŃionează activarea simultană
a ambelor intrări, pentru care bistabilul SR are un comportament imprevizibil. Acest
lucru se elimină doar forŃând circuitul să basculeze în starea opusă, atunci când
intrările sunt activate simultan, ceea ce implică o autonomie mai mare faŃă de
intrări.
243
Mărirea gradului de autonomie a unei structuri elementare de gradul 1 (cu

o buclă de reacŃie), cum este circuitul basculant RS sau cel de tip D, se realizează
prin includerea ei într-o buclă de reacŃie, deci prin trecerea la o structură de gradul
2, care este un automat sincron.
Bistabilul JK funcŃionează asemănător cu cel RS numai că, pentru
configuraŃia binară de la intrare R = S = 1, are un comportament univoc. În lista
automatelor elementare el este al 2-lea ca simplitate şi este caracterizat prin faptul
că are intrarea definită de 2 biŃi (J şi K), cu care se pot transmite bistabilului 4
comenzi distincte:
JK = 00 – starea nu se modifică (NOP)
JK = 01 – bistabilul trece în starea “0”
JK = 11 – bistabilul comută în starea complementară
J K J K
CLC CLC
Q+ CK
CK D S R
MS
Q Q Q Q
+
Q J K Q S R
0 0 0 0 0 -
0 0 1 0 0 -
0 1 0 1 1 0
0 1 1 1 1 0
1 0 0 1 - 0
1 0 1 0 0 1
1 1 0 1 - 0
1 1 1 0 0 1
Fig. 14.6. Bistabil JK: schema bloc, tabela de adevăr

şi realizarea cu bistabil SR
244
Modulul 14
J K
CK
CK J K
Q Q
S R
Q Q
Fig. 14.7. Implementarea bistabilului JK cu

bistabil SR
Bistabilul JK funcŃionează asemănător cu cel RS numai că, pentru

configuraŃia binară de la intrare R = S = 1, are un comportament univoc. În lista
automatelor elementare el este al 2-lea ca simplitate şi este caracterizat prin faptul
că are intrarea definită de cei 2 biŃi J şi K, cu care se pot transmite bistabilului 4
comenzi distincte:
JK = 00 – starea nu se modifică (NOP – NO OPERATION)
JK = 11 – bistabilul comută în starea complementară
Practic, implementarea acestei noi structuri se realizează folosind în bucla
de reacŃie a bistabilului de tip D un CLC care, în cazul apariŃiei combinaŃiei S = R =
1 în care se manifesta nedeterminarea, forŃează structura să se comporte ca un
bistabil de tip T. CLC-ul folosit în bucla de reacŃie a bistabilului D are două intrări
de date notate cu J şi K (fig. 14.8).
FuncŃia logică asociată circuitului logic combinaŃional din componenŃa
bistabilului JK este următoarea:
D = QJ + QJ
Astfel, bistabilul JK combină comportamentul unui bistabil de tip SR cu

acela al unui bistabil de tip T:
- dacă J = S şi K = R, exceptând cazul J = K = 1, comportamentul este
similar cu al bistabilului SR;
- dacă J = K = 1, structura basculează ca un bistabil de tip T.
245
Fig. 14.7. Bistabilul de tip JK: structura, simbolul

şi tabela tranziŃiilor
ObservaŃii
1. La ieşirea circuitului logic combinaŃional din structura bistabilului JK nu
apare niciodată configuraŃia de intrare R = S = 1, care nu este utilizată, prin
urmare, pentru comanda coerentă a bistabilului RS. În acelaşi timp, toate celelalte
3 combinaŃii binare posibile de intrare sunt admise pe intrările J şi K.
2. Dacă se impune condiŃia ca J = K , atunci bistabilul obŃinut este un
bistabil de tip T, deci condiŃia J = K atrage condiŃia J = K = T. Familiile uzuale de
circuite integrate logice nu conŃin bistabili de tip T, deoarece aceştia pot fi construiŃi
utilizând observaŃia anterioară.
246
Modulul 14
1. În categoria automatelor bistabile intră:

a) bistabilul de tip ”T”
b) bistabilul de tip ”J-K”
c) bistabilul de tip ”D”
d) numai a şi b
2. Circuitul din figură realizează următoarea operaŃie:
CK
CK T 0 t
D
Q Q Q
0 t
a) divizarea frecvenŃei semnalului de tact cu 2

b) divizarea frecvenŃei semnalului de tact cu 4
c) întârzierea semnalului de tact cu 1 perioadă
d) întârzierea semnalului de tact cu 2 perioade
3. Circuitele de mai jos reprezintă:

X X
CK D CK D CK D
Q Q Q Q Q Q
Q Q Q
a) bistabili de tip ”J-K”

b) bistabili de tip”T”
c) bistabili de tip ”D”
d) bistabili de tip ”R-S”
247
Modulul 15
• Numărătoare sincrone şi asincrone
• Numărătoare reversibile
• Numărătoare presetabile
• Numărătoare în cod arbitrar
15.1 Numărătoare
Una din funcŃiile cele mai importante ce se regăseşte în sistemele digitale

este incrementarea – adunarea cu 1 unitate.
Incrementarea (creşterea) se obŃine cel mai simplu prin numărare, iar
structurile fizice ce realizează această funcŃie se numesc numărătoare. Ele
reprezintă aplicaŃia principală a bistabililor de tip T.
Numărătoarele sunt automate finite deoarece:
- primesc o comandă de tipul: adună la numărul curent o unitate;
- generează starea următoare, care reprezintă numărul incrementat
pornind de la starea (numărul) curentă.
U U - up
N
CK U=1 numără
Yn Yn-1 Y0
N
Fig. 15.1. Reprezentarea schematică a unui

numărător
Numărul maxim ce poate fi reprezentat în acest automat (numărător) este

n+1
N=2 – 1. Odată atins acest număr maxim, la o nouă comandă de numărare,
pentru U = 1, numărul N ia valoarea 0.
248
Modulul 15
Clasificare
Pentru obŃinerea unui numărător de capacitate mare se pot folosi mai
multe circuite basculante bistabile de tip T. În funcŃie de modul de conectare a
acestora, se deosebesc 2 tipuri de numărătoare:
a) Numărătoare asincrone, la care impulsul de ceas (clock) nu
comută în acelaşi timp toate automatele elementare independente (bistabili de tip
T) şi la care semnalele binare aplicate pe intrările T sunt constant egale cu “1”
logic.
b) Numărătoare sincrone, caracterizate prin faptul că impulsurile de ceas
(clock) sunt aplicate simultan şi întotdeauna tuturor bistabililor, iar intrările T pot lua
cele două valori logice “0” şi “1”, în funcŃie de tranziŃia realizată de sistem.
15.1.1. Numărătoare asincrone

O succesiune binară crescătoare de la 0 la 7 este următoarea:
000 – 001 – 010 – 011 – 100 – 101 – 110 – 111 – 000
Se observă că:
- valoarea ultimului bit (cel mai puŃin semnificativ - LSB) comută la
creşterea cu o unitate a oricărui număr;
- valoarea biŃilor anteriori acestuia comută întotdeauna ca o consecinŃă a
tranziŃiei în zero a bitului anterior lor.
Pornind de la această observaŃie, se poate deduce funcŃionarea unui
numărător asincron de 3 biŃi, prezentat în figura 15.2.
Numărătorul binar din figură are 4 celule şi este realizat cu bistabili de tip T
ce comută pe frontul negativ al impulsului de ceas.
Numărătorul funcŃionează ca un divizor de frecvenŃă. Într-adevăr, dacă
generatorul de tact CK are frecvenŃa fCK, atunci la ieşirile numărătorului se obŃin
următoarele frecvenŃe:
1
A0 → f0 = fCK/2= fCK /2
2
A1 → f1 = fCK/4 = fCK /2
3
A2 → f2 = fCK/8 = fCK /2 ş.a.m.d.
Concluzie:
Fiecare bistabil din această structură comută de două ori mai rar decât
predecesorul său.
249
Fig. 15.2. Structura şi formele de undă ale unui

numărător asincron (direct, înainte) de 3 biŃi
Schema poate funcŃiona şi ca un numărător invers, care generează

numerele în ordine descrescătoare, dacă se iau în considerare ieşirile Q ale
fiecărui bistabil (fig. 15.3).
Fig. 15.3. Structura şi formele de undă ale unui

numărător asincron (invers, înapoi) de 3 biŃi
ObservaŃii
1. Caracterul asincron al numărării este dat de faptul că un bistabil, diferit
de cel de la intrare, nu comută decât ca o consecinŃă a comutării bistabilului
anterior şi nu a intrării.
250
Modulul 15
2.. Timpul de comutare (numărare) al unui numărător asincron este, în cel

mai defavorabil caz, egal cu suma timpilor de comutare a tuturor bistabililor care
care-ll
compun. Aceasta este deficienŃa principală a acestor numărătoare. Ea este
înlăturată în cazul numărătoarelor sincrone cu preŃul măririi complexităŃii schemei,
prin adăugarea unor circuite logice combinaŃionale suplimentare.
3.. Avantajul numărătoarelor sincrone rezidă în simplitatea schemelor. Ele
sunt folosite frecvent la frecvenŃe joase.
Exemplul 15.1
Numărătorul integra
integratt asincron 7493.
Este un numărător binar de 4 biŃi (4 bit binary counter).
counter). Structura sa este
următoarea:
Fig. 15.4.
15.4. Numărătorul binar integrat 7493
Numărătorul integrat TTL 7493 poate realiza divizarea cu 2, 8 şi 16, fiind

constituit din 4 bistabile master slave.. Intrările R01 şi R02 inhibă intrările de
master--slave
numărare InA şi InB şi aduc simultan ieşirile QA - QD ale celor 4 bistabili în “0” logic.
Aceste intrări
intrări (de control) sunt active pe “1” logic.
Circuitul poate funcŃiona în 2 moduri distincte:
a) Ca numărător de 4 biŃi – când ieşirea QA se conectează la intrarea InB,
iar impulsurile de numărare se aplică la intrarea InA. Simultan, la ieşirile QA, QB,
QC, QD se obŃin divizări respectiv cu 2, 4, 8 şi 16.
251
Electronică Teste
este
b) Ca numărător de 3 biŃi – când impulsurile de numărare sunt aplicate la

intrarea InB iar la ieşirile QB, QC, QD se obŃin divizări respectiv cu 2, 4, 8.
Bistabilul A poate fi comandat independent, cu condiŃia ca aducerea la
zero să coincidă cu aducerea la zero a numărătorului de 3 biŃi format din celulele
B, C şi D.
Exemplul 15.2
15 2
Numărătorul CMOS 4020.
Este un numărător binar asincron de 14 biŃi, cu transport succesiv, realizat
în tehnologie CMOS.
Toate etajele numărătorului sunt bistabili master-slave
master slave de tip T.
Numărătorul îşi incrementează conŃinutul pe frontul negativ (tranziŃia negativă) a
fiecărui impuls de intrare Φ.
Φ
Nivelul “1” logic pe intrarea RESET aduce toate ieşirile numărătorului în “0”
logic. Circuitul trigger Schmitt de la intrare permite lucrul cu impulsuri de intrare cu
fronturi lente. Ieşirile sunt cu buffer
buffer,, iar viteza maximă de operare este de 16MHz.
Fig. 15.5
15.5.. Numărătorul binar asincron CMOS 4020
14.1
14.1.2.
.2. Numărătoare sincrone
DeficienŃa principală a unui numărător asincron o reprezintă timpul de
comutare, care, în cel mai defavorabil caz, este egal cu suma timpilor de comutare
a bistabililor care
care-ll compun.
Realizarea numărătoarelor sincrone urmăreşte creşte
creşterea
rea vitezei de
comutare a numărătorului în ansamblu, prin conceperea unei structuri în care
frecvenŃa de ceas fCK se aplică simultan tuturor bistabililor numărătorului.
252
Modulul 15
Comutarea sau necomutarea bistabililor este comandată pe intrările T, în funcŃie

de poziŃia celulei de numărare în ansamblul numărătorului.
Conceperea unei astfel de scheme s-a bazat pe următoarea observaŃie,
făcută la numărătoarelor asincrone: un anumit bistabil dintr-un numărător asincron,
cu excepŃia primului (care comută la fiecare impuls de tact), comută numai atunci
când toŃi bistabilii de ordin inferior (anteriori) sunt în “1” logic în starea anterioară
(Qj = 1, j < i).
Din această observaŃie se poate deduce natura circuitelor logice
combinaŃionale (CLC) care intră în structura unui numărător sincron.
Structura de principiu a unui numărător sincron

Un numărător sincron (figura 15.11)este constituit din:
- bistabili de tip T - în număr egal cu rangul numărătorului (sisteme de
ordinul 1), conectaŃi în cascadă;
- circuite logice combinaŃionale CLC - prin care se detectează stările
bistabililor astfel încât, pentru bistabilul de rang i se detectează stările necesare ale
tuturor bistabililor de rang inferior, astfel încât acesta să comute.
Cei n bistabili de tip T conectaŃi în cascadă sunt comandaŃi sincron de
acelaşi ceas CK, acest circuit digital fiind o extensie de tip serie în clasa sistemelor
de ordinul 2 (S2).
Starea (ieşirea) fiecărui bistabil este testată cu un circuit logic
combinaŃional care comandă intrarea “T” a bistabilului următor, astfel încât acesta
poate comuta numai dacă T = 1, pe frontul activ al semnalului de ceas CK.
Înseamnă că toŃi bistabilii care au T = 1, comută sincron cu frontul activ al ceasului.
EcuaŃiile structurii din figura 15.6 a), pentru a funcŃiona ca numărător
sincron, sunt următoarele:
T0 = 1
T1 = A0
T2 = A0 A1
T3 = A0 A1 A2
……………….
Tn = A0 A1…An-1
Concluzie:
Viteza maximă de funcŃionare a acestui numărător sincron este dată de:
- timpul de propagare prin circuitele logice combinaŃionale
- timpul de set-up pe intrarea bistabilului.
253
Un astfel de numărător sincron de ordinul n se poate implementa folosind

n bistabili de tip T şi n porŃi AND cu (i + 1) intrări, unde i este rangul bistabilului, mai
puŃin primul bistabil (figura 15.6 b).
CK U
CK
CK T
CK T Q0
Q0
Q0
A0
T
CLC1 CK
Q1
Q1
CK T
Q1
T
CK
A1 Q2
Q2
CLC2
T
CK Q3
CK T Q3
Q
2
A2
CLC3 T
CK
Q n-1 n intrari
Qn-1
a) b)
Fig. 15.6. Structura unui numărător sincron
ObservaŃie
În această structură, teoretic valabilă, pentru n foarte mare, capacitatea
parazită echivalentă care încarcă ieşirile bistabililor este foarte mare, mai des
pentru bistabilii de rang inferior, datorită faptului că ieşirile acestora sunt conectate
la un număr foarte mare de intrări ale porŃilor AND. Aceasta înseamnă că timpul de
comutaŃie a semnalului la ieşirea acestor bistabili devine semnificativ, adăugându-
se cel de propagare prin bistabil. Rezultă o scădere a vitezei de numărare a
numărător sincron, dacă numărul n depăşeşte o anumită limită, dată de tehnologia
de realizare a circuitelor elementare.
254
Modulul 15
O variantă de numărător sincron, care presupune circuite cu fan-in şi fan-

out finite, se poate implementa dacă se pleacă de la următoarea observaŃie:
Ti = Ti-1 x Ai-1
adică în loc de o poartă AND cu (i+1) intrări se folosesc i porŃi AND cu 2 intrări
(figura 15.7).
Acest numărător sincron prezintă avantajul unei complexităŃi reduse a
circuitelor care-l compun.
Dezavantajul structurii este reducerea drastică a frecvenŃei de lucru, în
cazul în care n devine prea mare, deoarece propagarea semnalului se produce
prin (n -2) porŃi, n fiind numărul bistabililor din numărător.
CK U
CK T
Q0
Q0
T
CK
Q1
Q1
T
CK
Q2
Q2
T
CK Q3
Q3
Fig. 15.7. Numărător sincron care foloseşte

porŃi AND cu 3 intrări
Concluzie:
Un numărător sincron este un sistem de ordinul 2 (S2), realizat prin
cascadarea unor automate elementare simple.
Caracteristicile numărătoarelor sincrone

a) Timpul necesar unei incrementări reprezintă suma timpilor de
propagare tp şi de set-up tSU care determină valoarea minimă a perioadei ceasului.
255
Pentru prima variantă de numărător sincron, această perioadă este:

Tb(n) = tpT + tpAND + tSU
NotaŃii folosite:
T1(n) – timpul necesar unei incrementări;
tpT – timpul de propagare prin bistabilul T;
tpAND – timpul de propagare prin poarta AND;
tSU – timpul de set-up pe intrarea bistabilului.
Pentru numărătorul sincron implementat cu AND cu 2 (3) intrări, perioada
ceasului va fi dată de relaŃia:
TC(n) = tpT + n tpAND + tSU
Varianta din figura 7.12 prezintă numai avantajul comandării sincrone a
tuturor bistabililor, frecvenŃa de lucru fiind însă de acelaşi ordin de mărime ca la
numărătoarele asincrone.
b) Complexitatea S a numărătorului sincron (S – size)
Sb(n) = C1(n+1) + C2[(n+3)/2]n
Complexitatea S dă o măsură asupra mărimii circuitului, adică asupra
efortului structural depus pentru realizarea lui. Se poate defini în mai multe moduri,
unul fiind acela al numărului de intrări al tuturor circuitelor din care este constituit
numărătorul. Dacă se folosesc următoarele notaŃii:
C1(n + 1) - complexitatea asociată bistabililor din schemă
n+3
C2 [ ]n - complexitatea asociată circuitelor AND
2
atunci complexitatea numărătorului este dată de relaŃia:

SC(n) = C1(n+1) + 3nC2
ObservaŃii
1. Reducerea complexităŃii în cazul numărătorului din figura 7.12 este
plătită cu o reducere drastică a vitezei maxime de numărare.
2. Complexitatea numărătorului este determinată în primul rând de
reŃeaua de porŃi AND.
Exemplul 15.3
În practică, structurile integrate de numărătoare sincrone folosesc bistabili
de tip T sau D. O astfel de structură, realizată cu bistabili T este prezentată în fig.
15.8 a şi b. Cea de a doua schemă a fost prevăzută cu posibilitatea de ştergere
256
Modulul 15
(Clear) a conŃinutului numărătorului (comandă asincronă) şi cu o intrare de validare

(Enable) a funcŃionării numărătorului.
a)
b)
Fig. 15.8. Numărător sincron de 4 biŃi
Implementat cu bistabili de tip T
Exemplul 15.4
Un numărător sincron (înainte) de 4 biŃi realizat cu bistabili de tip D, cum
este cel prezentat în fig. 15.xx numără în secvenŃe de forma:
0, 1, 2…15, 0, 1, 2….ş.a.m.d.
Fig. 15.9. Numărător sincron de 4 biŃi cu bistabili D

257
Rezultatul numărării este obŃinut la ieşirile Q3Q2Q1Q0, sub forma unei

secvenŃe binare de 4 biŃi.
Intrările de date ale celor 4 bistabili vor fi date de următoarele relaŃii:
D0 = Q0 ⊕ Enable
D1 = Q1 ⊕ Q0 Enable
D2 = Q2 ⊕ Q1 Q0 Enable
D3 = Q3 ⊕ Q2 Q1 Q0 Enable
15.1.3. Numărătoare reversibile

Se caracterizează prin {X} = 2, în sensul că pot fi comandate din exterior
două maniere de evoluŃie a stării sistemului:
- numărare înainte (UP) – X = 0
- numărare înapoi (DOWN) – X = 1
Un numărător care numără înapoi va avea aceeaşi schemă ca unul care
numără înainte, cu deosebirea că intrările porŃilor AND sunt conectate la ieşirile
negate Q ale bistabililor ce compun numărătorul iar intrarea U va fi notată cu D
(Down). Pornind de la această observaŃie se pot construi numărătoare care
numără atât înainte (Up) cât şi înapoi (Down).
Numărătoare UP/DOWN
Aceste numărătoare au structura asemănătoare unui numărător reversibil,
la care se adaugă n MUX-uri de 2 căi care selectează la intrările porŃilor AND
ieşirile Q sau Q ale bistabililor de tip T (figura 15.10). Aceste MUX-uri realizează,
de fapt, funcŃia X-OR prin care se complementează comandat ieşirea Q a fiecărui
bistabil.
Bitul care comandă numărarea înainte sau înapoi va fi folosit ca bit de
comandă a intrării de selecŃie a MUX-urilor.
Aceste numărătoare sunt prevăzute cu următoarele intrări şi ieşiri de
control:
- COUNT – condiŃionează numărarea
- UP/DOWN – condiŃionează sensul în care se numără
- OVFL – overflow – indică depăşirea capacităŃii de numărare a
circuitului, fiind folosită pentru realizarea unui circuit cu capacitate de numărare
mai mare.
258
Modulul 15
Q3 Q2 Q1 Q0
CK
CK T CK T CK T CK T
Q Q Q Q Q Q Q Q
1 0 1 0 1 0 1 0
MUX S MUX S MUX S MUX S
Y Y Y Y
U/D
COUNT
Fig. 15.10. Numărător up/down (U/D) de 4 biŃi
Cascadarea a 2 numărătoare sincrone reversibile pentru obŃinerea unui

circuit cu capacitate de numărare mai mare se face ca în figura 15.11.
CK
U/D
OVFL U/D CK U/D CK COUNT

OVFL N1 COUNT OVFL N2 COUNT
(CARRY) Q3 Q2 Q 1 Q0 Q3 Q2 Q 1 Q0
Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0
Fig. 15.11. Cascadarea a două numărătoare
7.3.4. Numărătoare presetabile

O facilitate foarte importantă, pe care o au majoritatea numărătoarelor
sincrone integrate, este posibilitatea de a fi forŃată tranziŃia într-o stare oarecare
impusă din exterior sau într-o stare limită fixă (de exemplu starea 000…0). Acest
tip de numărătoare se numesc numărătoare presetabile şi se caracterizează prin
faptul că valoarea înscrisă în ele poate fi încărcată (presetată) din exterior. Pentru
259
aceasta, numărătorul este prevăzut cu intrări suplimentare (figura 7.14) pe care se

poate aplica valoarea la care are loc presetarea.
Intari de date
I3 I2 I1 I0
CK LD
U/D
N
OVFL COUNT
(CARRY)
Q3 Q2 Q1 Q0 CLR
Q7 Q6 Q5 Q4
Iesiri
Fig. 15.10. Numărător sincron reversibil U/D de 4biŃi, presetabil
SemnificaŃia notaŃiilor din figură este următoarea:

- LD (LOAD) – intrare de comandă, pe care se aplică un semnal care
declanşează operaŃia de încărcare;
- CLR (CLEAR) – intrare de ştergere, prin care conŃinutul numărătorului
este şters – ieşirile sunt forŃate în starea zero 000…0.
- COUNT – semnal de intrare care condiŃionează numărarea (numără/nu
numără înainte sau înapoi).
Exemplul 15.4.
Circuitul integrat logic TTL – 74193 (figura 15.11).
Este un numărător binar sincron, reversibil, prestabil, prevăzut cu 2 intrări
de ceas. În alcătuirea lui intră 4 bistabile master-slave care comută pe frontul
pozitiv (tranziŃia din “0” în “1” logic) a semnalului aplicat pe una din intrările de
ceas. Pentru comanda acestui circuit se folosesc două tipuri de comenzi:
- comenzile asincrone – CLEAR, LOAD – care au prioritate faŃă de cele
sincrone, în sensul că inhibă efectul acestora;
- comenzile sincrone – COUNT-UP, COUNT-DOWN – care sunt constituite
de semnalele aplicate la cele două intrări de tact (ceas).
Sensul de numărare este determinat de intrarea de ceas activată, în timp
ce cealaltă intrare de ceas este în starea SUS (“1” logic). Ieşirile Qi ale circuitului
pot fi aduse în orice stare prin introducerea informaŃiei (secvenŃei) binare pe
260
Modulul 15
intrările de date, operaŃia de încărcare (LOAD) fiind independentă de intrările de

tact (este o comandă asincronă).
Intari de date
Numără înainte Depăşire la numărare

(count UP) A B C D înainte (CARRY)
CU CR
Numără înapoi Depăşire la numărare
CD 74193 BR
(count DOWN) înapoi (BORROW)
Încãrcare LD CLR Stergere (CLEAR)
(LOAD) QA QB QC QD "1"
"0"
Q7 Q6 Q5 Q4
Iesiri
Fig. 15.11. Numărătorul integrat TTL 74193
„ForŃarea” ieşirilor circuitului în “0” logic (ştergerea informaŃiei din cei 4

bistabili) se realizează prin aplicarea semnalului “1” logic pe intrarea de ştergere
(CLEAR). Această intrare (comandă) este independentă de intrările (comenzile) de
numărare şi încărcare.
Cascadarea mai multor numărătoare sincrone în scopul măririi capacităŃii
de numărare se poate face ca în figura 15.12. Această operaŃie se face fără a fi
necesare circuite exterioare pentru interconectare.
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11
COUNT-UP CARRY
A B C D A B C D A B C D
CU CR CU CR CU CR
COUNT-DOWN
CD 74193 BR CD 74193 BR CD 74193 BR
CLR CLR CLR
BORROW
LD LD LD
QA QB QC QD QA QB QC QD QA QB QC QD
Q7 Q6 Q5 Q4 Q7 Q6 Q5 Q4 Q7 Q6 Q5 Q4
CLEAR
LOAD
Fig. 15.12. Numărător sincron de 12 biŃi realizat prin

cascadarea a 3 numărătoare integrate
261
Electronică Teste
este
ObservaŃii
1. Când numărătorul se află în starea 1111, impulsul de numărare aplicat
pe intrarea CU ((Count Up)) se propagă cu întârzierea dată de o poartă logică la
Count Up
ieşirea Carry (CR) şi poate fi folosit pentru a comanda comutarea numărătorului
următor. Similar, când numărătorul este în starea 0000, semnalul de la intrarea CD
(Count Down)) se propagă la ieşirea BR (Borrow
Count Down Borrow tot cu o întârziere şi poate fi
Borrow)
folosit pentru comutarea ordinelor binare superioare. În cazul numărătorului
integrat 74193, porŃile acestuia sunt NAND
NAND-uri
uri cu 5 intrări.
2. Acesta este un numărător de 12 biŃi. El nu mai este perfect sincron
pentru că numai primii 4 bistabili comută pe ceasul aplicat la intrare. Următorii 4
bistabili comută pe un ceas care este întârziat printr-
printr-oo poartă faŃă de cel aplicat la
intrarea primei celule de numărare. Ceasul aplicat celui de al 3
3-lea
lea cip este
întârziat suplimentar
suplimentar cu o poartă faŃă de al 2
2-lea
lea cip. Numărătorul integrat TTL
74169 nu mai are această deficienŃă.
7.3.5. Numărătoare în cod arbitrar

Toate numărătoarele sincrone şi asincrone prezentate până acum realizau
o succesiune de stări codificate (în ordine crescătoare
crescătoare sau descrescătoare) în cod
binar natural.
Se pot realiza însă şi numărătoare la care se poate adapta o codificare
justificată de utilizarea specifică a succesiunii de cuvinte la ieşire. Un exemplu este
numărătorul
numărătorul în cod GRAY din figura 15.13
15.13.
Fig. 15.13
15.13.. Implementarea unui numărător în cod GRAY
cu bistabili JK şi porŃi logice
262
Modulul 15
Pentru a realiza sinteza unui astfel de numărător, de exemplu de la 0 la 7,

se procedează în modul următor:
a) se scrie tabelul tranziŃiilor
b) se deduce diagrama Veitch-Karnaugh
c) se minimizează funcŃiile logice care generează semnale pe intrările de
date J şi K
Apoi se implementează numărătorul folosind bistabili JK şi circuite logice
combinaŃionale.
Starea prezentă Starea următoare

+ + +
Q2 Q1 Q0 Q2 Q1 Q0
0 0 0 0 0 1
0 0 1 0 1 1
0 1 1 0 1 0
0 1 0 1 1 0
1 1 0 1 1 1
1 1 1 1 0 1
1 0 1 1 0 0
1 0 0 0 0 0
Acelaşi numărător în cod Gray se poate implementa folosind circuite ROM

(figura 15.14).
Q7 A6 D7
Q6 A6 Q6
CK ROM Cuvânt în
N 256x6 cod Gray
Q1 A1 Q1
Q0 A0 Q0
Fig. 15.14. Implementarea cu ROM a unui numărător în

cod GRAY: N – numărător binar “modulo 256”
263
ObservaŃie
Varianta realizată cu circuite ROM este mai uşor de implementat şi mai
flexibilă, dar cu performanŃe de viteză mai reduse. Flexibilitatea soluŃiei constă în
aceea că permite implementarea unui numărător în orice cod, prin schimbarea
circuitului ROM.
ConŃinutul locaŃiilor circuitului ROM la adrese crescătoare, începând cu
adresa zero sunt: 00000000, 00000001, 00000010, 00000011……
15.3.6. Probleme de tehnica implementării numărătoarelor

În funcŃionarea numărătoarelor pot să apară situaŃii de funcŃionare eronată.
Cauzele acestor situaŃii sunt:
a) Hazardul combinaŃional generat la ieşire
b) Stările ilegale şi iniŃializările defectuoase
c) Aplicarea impulsurilor de tact
a) Hazardul combinaŃional produs la ieşirea numărătoarelor

În timpul procesului de numărare, semnalele de la ieşirea celulelor
numărătoarelor pot fi utilizate ca semnale de intrare în circuitele logice
combinaŃionale folosite pentru producerea unor semnale de control.
Semnalele produse de circuitele logice combinaŃionale sunt afectate de
hazard, dacă la intrarea acestora nu se restricŃionează posibilitatea de modificare a
valorilor, la un moment dat, doar pe o singură intrare.
În cazul numărătoarelor asincrone, semnalele de ieşire de pe celulele
numărătorului se modifică succesiv, de la prima spre ultima, datorită transferului
serial al semnalului prin bistabili şi porŃi care au timpi de propagare diferiŃi de zero.
b) Stări ilegale
La conectarea tensiunii de alimentare, sub influenŃa unor semnale
parazite, numărătorul se poate “trezi” într-o stare ilegală (nepermisă) pentru
funcŃionarea lui. Dacă această stare ilegală a fost prevăzută în diagrama Veitch-
Karnaugh, după câteva impulsuri de tact se poate ajunge într-o stare legală; dacă
nu, se ajunge iar în stări ilegale. SoluŃia este oprirea şi pornirea din nou a
numărătorului.
O altă soluŃie pentru evitarea apariŃiei stărilor ilegale la pornire este
forŃarea trecerii numărătorului într-o stare legală, utilizând intrările asincrone
RESET şi CLEAR.
264
Modulul 15
c) Aplicarea impulsurilor de ceas (tact)

Semnalul de ceas (clock, tact) se foloseşte pentru sincronizarea
evenimentelor dintr-un sistem digital, prin evenimente înŃelegându-se, de fapt,
tranziŃiile (comutările) semnalelor din sistem. Acest semnal reprezintă o referinŃă
de timp faŃă de care se raportează realizarea unei funcŃii în sistem. El este furnizat
de un generator de ceas general GCLK (numit şi bază de timp) foarte stabil în
timp. Semnalul de ceas general trebuie furnizat tuturor circuitelor din sistemul logic
care necesită să fie sincronizate. Aceasta presupune ca semnalul de tact să
parcurgă traseele unei reŃele de distribuŃie a semnalelor de ceas, trasee care
introduc întârzieri de propagare (defazaje de timp) diferite în aplicarea acestora.
Ca urmare, se produce o nesincronizare în aplicarea semnalelor de ceas în diferite
puncte ale sistemului digital, datorită acestui aşa numit “defazaj de ceas” (clock
skew).
Defazajul de ceas (clock skew) reprezintă diferenŃa de timp între

momentele aplicării fronturilor active ale semnalului de ceas în două
puncte/registre/bistabile diferite care trebuie sincronizate.
Cauzele cele mai importante ale acestui fenomen sunt:
• Lungimea diferită a traseelor pentru dirijarea semnalului de ceas în
diferite puncte ale sistemului. DiferenŃele de lungime ale traseelor pe care se aplică
semnale de tact pot produce întârzieri diferite ale semnalelor ce se propagă pe
aceste trasee. De exemplu, viteza de propagare pe un traseu de circuit imprimat
realizat pe sticlotextolit este de cca. 15-20 cm/ns.
• Bufferele (amplificatoarele) de semnal din reŃeaua de distribuŃie a
ceasului. Un sistem digital cu zeci sau sute de mii de puncte în care se aplică
semnalul de tact (CLK) necesită “buffarea” semnalului produs de generatorul de
tact. Se pot folosi mai multe buffere, fiecare sincronizând o anumită parte a
celulelor circuitului. Dacă timpii de propagare prin aceste buffere sunt diferiŃi, atunci
între semnalele de tact (clock) de la ieşirile lor va exista un defazaj. Timpii de
întârziere pot fi datoraŃi timpilor de propagare diferiŃi, dar şi numărului inegal de
sarcini conectate la ieşirea fiecărui buffer.
• Interconexiunile din reŃeaua de distribuŃie a ceasului
• Cuplajele capacitive ale traseelor de distribuire a ceasului
• Sarcini diferite pentru semnalele de ceas etc.
Defazajul de ceas poate fi pozitiv sau negativ.
265
Defazajul de ceas pozitiv poate apare atunci când sensul de deplasare a

semnalului de ceas coincide cu sensul fluxului de date, între două registre
consecutive pe traseul de ceas.
Defazajul de ceas negativ poate apare atunci când sensul de deplasare a

semnalului de ceas este invers faŃă de sensul fluxului de date, între două registre
consecutive pe traseul de ceas.
ReŃeaua de distribuŃie a semnalelor de ceas este constituită din

totalitatea traseelor de la ceasul general al sistemului logic până la punctele de
aplicare a semnalelor de ceas. De modul în care este proiectată această reŃea
depind în mod esenŃial performanŃele sistemelor digitale sincrone, mai ales la
frecvenŃe de lucru ridicate.
ReŃeaua de distribuŃie a semnalelor de ceas poate fi structurată în două
moduri:
- reŃea de distribuŃie sub formă de arbore bufferant
- reŃea de distribuŃie sub formă de arbore simetric.
266
Modulul 15

15.3.
1.. Numărătorul integrat din figură este:

a) un numărător binar sincron de 4 biŃi
b) un numărător binar asincron de 16 biŃi
c) un numărător binar asincron de 4 biŃi
d) un numărător binar asincron de 8 biŃi
2.. Numărătorul integrat de 4 biŃi din figură poate fi folosit ca:
267
Electronică Teste
este
a) numărător de 4 biŃi – QA se conectează la intrarea InB, iar impulsurile de

numărare se aplică intrarea InA
b) numărător de 3 biŃi – impulsurile de numărare sunt aplicate la intrarea InB
c) numărător de 4 biŃi – QD se conectează la InA, iar impulsurile de numărare
se aplică intrarea InB
3.. Care dintre următoarele afirmaŃii în legătură cu circuitul de mai jos este
cea adevărată?
a) este un numărător binar asincron de 14 biŃi

b) nivelul “1” logic aplicat pe intrarea RESET aduce toate ieşirile numărătorului
în “0” logic
c) circuitul trigger Schmitt de la intrare permite lucrul cu impulsuri de intrare cu
fronturi lente
4.. Circuitul integrat din figură este:

Intrari de date
I3 I2 I1 I0
CK LD
U/D
N
OVFL COUNT
(CARRY) Q3 Q2 Q1 Q0 CLR
Q7 Q6 Q5 Q4
Iesiri
268
Modulul 15
a) un numărător asincron de 4biŃi, presetabil

b) un numărător sincron reversibil U/D de 4biŃi, presetabil
c) un numărător asincron reversibil U/D de 4biŃi, presetabil
d) un numărător sincron de 4biŃi, presetabil
5. Numărătorul sincron presetabil din figură are următoarele comenzi:
Intrari de date
Numără înainte Depăşire la numărare

(count UP) A B C D înainte (CARRY)
CU CR
Numără înapoi Depăşire la numărare
CD 74193 BR
(count DOWN) înapoi (BORROW)
Încãrcare LD CLR Stergere (CLEAR)
(LOAD) QA QB QC QD "1"
"0"
Q7 Q6 Q5 Q4
Iesiri
a) comenzi asincrone – CLEAR, LOAD – care au prioritate faŃă de cele

sincrone şi comenzile sincrone – COUNT-UP, COUNT-DOWN
b) comenzi sincrone – COUNT-UP, COUNT-DOWN, CLEAR, CARRY
c) comenzi asincrone – CLEAR, LOAD, COUNT-UP, COUNT-DOWN
d) comenzi asincrone – COUNT-UP, COUNT-DOWN – care au prioritate faŃă
de cele sincrone şi comenzile sincrone – CLEAR, LOAD
6. Pentru un numărător sincron presetabil, CLEAR reprezintă:

a) comanda de ştergere, prin care conŃinutul numărătorului este şters (ieşirile
sunt forŃate în starea 000…0)
b) comanda de ştergere, prin care conŃinutul numărătorului este şters (ieşirile
sunt forŃate în starea 111…1)
c) comanda de ştergere, prin care conŃinutul numărătorului este şters (ieşirile
sunt forŃate în starea 000…0) şi este declanşată numărarea
7. În cazul numărătoarelor, situaŃiile de funcŃionare eronată pot să apară

datorită următoarelor cauze:
a) hazardul combinaŃional generat la ieşire
269
b) stările ilegale şi iniŃializările defectuoase

c) aplicarea impulsurilor de tact (efectul de defazaj de tact)
8. Schema din figura următoare reprezintă schema de principiu a unui:
UP = 0
In-1 I1 I0 LD D=1
fCK CK "1" N>0
NUMĂRĂTOR U/D
PROGRAMABIL
fCK OVFL
N COUNT
a) numărător sincron de N biŃi

b) divizor programabil
c) numărător sincron programabil
d) numărător sincron presetabil
8. În legătură cu circuitul de mai jos, care dintre următoarele afirmaŃii este

corectă?
UP = 0
In-1 I1 I0 LD D=1
fCK CK "1" N>0
NUMĂRĂTOR U/D
PROGRAMABIL
fCK OVFL
N COUNT
a) este un divizor programabil

b) realizează divizarea frecvenŃei de tact cu un număr N
c) ieşirea OVFL (OVERFLOW) se activează când numărătorul ajunge în
starea 00..0
270
Modulul 15
10. Care dintre afirmaŃiile următoare este corectă?

a) CARRY reprezintă semnalul care indică depăşirea la numărarea înainte, iar
BORROW – la numărarea înapoi
b) BORROW reprezintă semnalul care indică depăşirea la numărarea înainte,
iar CARRY – la numărarea înapoi
c) CARRY reprezintă comanda pentru numărarea înainte, iar BORROW –
pentru numărarea înapoi
d) BORROW reprezintă comanda pentru numărarea înainte, iar CARRY –
pentru numărarea înapoi
11. Numărătoarele sincrone şi asincrone pot realiza o succesiune de stări

codificate:
a) în ordine crescătoare sau descrescătoare
b) în cod binar natural sau în cod Gray
c) în cod binar natural sau într-un cod arbitrar
d) ambele a şi c
12. Un numărător într-un cod arbitrar se poate implementa folosind:

a) numai bistabili de tip „J-K” sau „T”
b) bistabili de tip „J-K” sau „T” şi circuite logice combinaŃionale
c) circuite ROM
d) oricare dintre b şi c
271
Modulul 16
• Divizoare de frecvenŃă programabile
16.1. Divizoare de frecvenŃă

programabile
După cum s-a putut observa în secŃiunile precedente, ieşirea Qi a unui

numărător clasic generează un semnal cu o frecvenŃă având valoarea:
1
fi = f ck
2 i+1
unde fck este frecvenŃa de ceas (tact) aplicată la intrare, iar i este rangul bistabilului
i în structura numărătorului. La ieşirile numărătorului se pot obŃine astfel divizări ale
frecvenŃei ceasului numai cu puteri ale lui 2. De multe ori se pune însă problema
generării de semnale cu o frecvenŃă oarecare, de exemplu:
f ck
f=
N
unde N este un întreg ales de utilizator. Altfel spus, se pune problema să se
construiască divizoare de frecvenŃă cu un număr oarecare, folosind numărătoare.
Divizoarele de frecvenŃă constituie o categorie de circuite digitale care
reprezintă o aplicaŃie directă a numărătoarelor. Ele pot fi clasificate după două
criterii:
- din punctul de vedere al posibilităŃii de alegere a factorului de divizare,
ele pot fi divizoare programabile sau neprogramabile;
- din punctul de vedere al sincronizării, divizoarele de frecvenŃă pot fi
sincrone sau asincrone.
În cele ce urmează vor fi trecute în revistă câteva dintre aspectele
importante referitoare la divizoarele programabile. Acestea se folosesc cu
precădere în sintetizoarele de frecvenŃă şi sunt constituite, în principal, din
272
Modulul 16
numărătoare şi registre de deplasare. Pentru factori de divizare mici se pot folosi

numai bistabile şi porŃi.
16.1.1. Schema de principiu a unui divizor programabil

După cum se observă din figura 16.1, un divizor programabil este
constituit, în esenŃă, dintr-un numărător programabil şi o circuistică aferentă (în
general circuite logice combinaŃionale), necesară realizării divizării de frecvenŃă
propuse [1].
UP = 0
In-1 I1 I0 LD D=1
fCK CK "1" N>0
NUMĂRĂTOR U/D
PROGRAMABIL
fCK OVFL
N COUNT
Fig. 16.1. Schema de principiu a unui

divizor programabil [1]
Pe intrarea de ceas (CK) a numărătorului programabil, care este în acelaşi

timp şi intrarea divizorului, se aplică un semnal dreptunghiular periodic, cu
frecvenŃa de repetiŃie fck (frecvenŃa care se divizează).
La ieşirea OVFL se obŃine un semnal având frecvenŃa fck/N, unde N este
un număr întreg, strict pozitiv.
Numărul N cu care se face divizarea frecvenței se aplică pe intrările I0,
I1…In, codificat binar. Numărătorul poate fi comandat să numere continuu şi înapoi
(când U/D = COUNT = 1). Odată ajuns la valoarea 00…0, se activează ieşirea
OVFL şi este comandată încărcarea (din nou) a numărătorului cu numărul N, pe
palierul pozitiv al impulsului de ceas CK, care se divizează.
Ieşirea OVLF este dezactivată şi comanda “0” pe intrarea Load Data ( LD )
dispare (devine inactivă). Numărătorul îşi va decrementa conŃinutul până va ajunge
iarăşi la valoarea 00…0.
273
Concluzii
♦ Ieşirea OVFL se activează la N impulsuri de ceas, apariŃia impulsului
pe această ieşire producându-se cu frecvenŃa fck/N.
♦ Poarta NAND are rolul de a evita aplicarea semnalelor parazite date
de hazard pe intrarea LD . Ea se va deschide numai pe palierul negativ al ceasului,
la un interval de timp suficient de mare astfel încât procesele de hazard să se
stingă. În practică, apare o dificultate: durata semnalului OVFL este determinată nu
de perioada ceasului, ci de propagarea sa prin structurile combinaŃionale ale
circuitului. Prin urmare, este posibil ca durata lui să fie sub limita la care el este
perceput de bistabilii mai “leneşi” şi deci divizorul poate să funcŃioneze uneori
eronat.
♦
Neajunsul semnalat mai sus poate fi înlăturat dacă este concepută o
schemă în care durata semnalului LD să depindă de durata, controlabilă, a
semnalului de ceas (CK). În consecinŃă, schema se va completa cu un CLC care
“zăvorăşte” semnalul cu durată imprevizibilă de la ieşirea porŃii NAND şi generează
pe intrarea LD un impuls cu durata comparabilă cu durata palierului de “zero” a
semnalului de tact.
Latch-ul realizat cu porŃile P3, P4 are rolul de a anula transparenŃa buclei ce
se închidea peste schema precedentă. Bucla devine astfel previzibilă ca efect.
♦ Cu un numărător sincron presetabil se poate realiza un divizor
programabil într-o schemă simplificată [1] în care ieşirea OVFL se conectează
direct la intrarea LD (fig. 16.2).
fCK In-1 I1 I0 LD
CK "1"
NUMĂRĂTOR U/D
PROGRAMABIL
P1 OVFL
COUNT
P2
P3 P4
fCK
N
Fig. 16.2. Divizor programabil la care durata impulsului

LD este controlabilă
274
Modulul 16
Când intrarea de control LD este activată, încărcarea se realizează cu

următorul front activ al semnalului aplicat intrării de tact CK. Durata semnalului este
dată, în acest caz, de perioada ceasului (1/fck).
16.1.2. Divizor cu o sumă de 2 numere

Pentru a diviza o frecvenŃă oarecare fck cu un număr întreg N, format din
suma a două numere, de asemenea întregi, k şi l:
N=k+l
se utilizează un divizor programabil şi un circuit care să comute succesiv la intrările
de programare cel două numere k şi l. Schema bloc a unui astfel de divizor [1] va
conŃine deci (figura 16.3):
- un divizor programabil - DP
- un multiplexor - MUX
- un circuit de comutare - CC
K I
A B
MUX SEL
fin Intrări prog. fin

DP OVFL CC N
Fig. 16.3. Schema bloc a unui divizor cu N =k + l,

programabil
La început, prin MUX, se aplică la intrările de programare ale divizorului

programabil DP numărul k. DP divizează cu k, după care, comandă prin circuitul
CC aplicarea numărului l la intrările de programare. Se încarcă din nou acest
număr şi divizorul DP divizează cu l. La ieşirea circuitului CC se obŃine un semnal
cu frecvenŃa:
f in
f out =
k +l
şi factorul de umplere:
k l
sau
k +l l+k 275
Exemplul 16.1
O aplicaŃie care se poate realiza cu acest tip de circuite este un divizor cu
numere cuprinse între 17 şi 32 [1], prezentat în figura 16.4.
"0" "0"
fout1
"1" J4 J3 J2 J1 R S
CU Q
N
fin
BR CK 4013
CD
40193
D Q
RES PE
fout2
"0"
Fig. 16.4. Divizor cu numere între 17 şi 35
Circuitele folosite sunt circuite CMOS din seria 4XXX:

40193 – numărător reversibil presetabil (programabil) conectat în
configuraŃie tipică;
4013 – circuit basculant bistabil conectat ca bistabil de tip T.
Pentru a diviza cu un anumit număr, se fixează intrările J4…J1, conform
tabelului de mai jos:
Raport de Descom- J4 J3 J2 J1
divizare punere
17 8+9 1 0 0 Q
18 5+13 Q 1 0 1
19 4+15 Q 1 Q Q
20 6+14 Q 1 1 0
21 10+11 1 0 1 Q
22 7+15 Q 1 1 1
23 8+15 1 Q Q Q
32 16+16 0 0 0 0
În cazul divizării cu 17 = 8 + 9, pentru că circuitul basculant bistabil este

iniŃial în starea Q = 0, divizorul programabil CMOS 40193 numără k impulsuri (în
cazul de faŃă k = 8, adică 1000). La trecerea în starea “0” (JOS) a ieşirii Borrow
276
Modulul 16
BR , numărătorul se încarcă paralel cu numărul l (în cazul de faŃă 9, adică 1001),

corespunzător stării Q = 1.
La următorul impuls de ceas pe intrarea Count Down (CD), ieşirea Borrow
BR trece iar în “1” logic (SUS), iar circuitul basculant bistabil basculează în starea
Q = 0. La intrările divizorului programabil DP apare iar numărul k (1000) ş.a.m.d.
La ieşirile circuitului basculant bistabil se obŃin semnale în antifază, cu
factorul de umplere ½, a căror frecvenŃă este dată de relaŃia:
fin
fout =
k +l
Exemplul 16.2
Circuitul integrat CMOS 4018
Este un numărător sincron presetabil, constituit din 5 bistabili master-slave
de tip D conectaŃi în configuraŃie de numărător Johnson. Circuitul este prevăzut cu
următoarele intrări de control: CLOCK (CP), RESET, DATA, PRESET ENABLE
(validare preset) şi 5 intrări JAM de presetare (P0…P4).
Starea numărătorului se schimbă pe frontul crescător al semnalului de
ceas aplicat la intrarea CP. ForŃarea ieşirilor în “0” logic (ştergerea conŃinutului
numărătorului) se face prin aplicarea nivelului “1” logic la intrarea RESET.
Aplicarea nivelului “1” logic la intrarea PRESET ENABLE permite ca datele
de la intrările JAM să preseteze conŃinutul numărătorului.
Cu ajutorul numărătorului 4018 se poate construi un divizor cu numere
cuprinse între 2 şi 10 (fig. 16.5). Conectând în cascadă mai multe capsule 4018 se
pot realiza divizări cu numere mai mari de 10.
Pentru divizarea cu numere pare nu sunt necesare circuite exterioare.
Pentru divizarea cu numere impare se foloseşte o poartă AND cu 2 intrări prin care
se „detectează” stările “1” logic ale ieşirilor numărătorului (de exemplu, în cazul de
faŃă, ieşirile negate Q2’ şi Q3’). Când pe aceste două ieşiri apare pentru prima dată
configuraŃia binară
”11”, corespunzătoare stării 0110 (6 în zecimal) a numărătorului, la ieşirea
porŃii AND apare, de asemenea, semnalul “1” logic care se aplică intrării de date D,
astfel că, la al 7-le impuls de ceas aplicat la intrarea CP, la ieşirea Q3’ apare un
impuls. Rezultă că circuitul realizează o divizare cu 7 a frecvenŃei de intrare fin.
Intrările de control (asincrone) ale circuitului sunt:
- intrarea de ştergere (RESET)
- intrarea de validare a presetării (PRESET ENABLE - PE)
- intrările de presetare (JAM – P0, P1….P4)
277
JAM
"0" 0/1
PE P0 P1 P2 P3 P4
fin
CP RESET
4018
DATA
D
Q0 Q1 Q2 Q3 Q4
fin
7
Fig. 16.5. Divizor programabil cu numere

cuprinse între 2 şi 10
Exemplul 16.3
Numărătorul BCD programabil de 4 biŃi HEF 4522B.
Este un numărător BCD sincron invers (down counter), realizat în
tehnologie CMOS (MSI) de către firma Philips. Schema bloc a circuitului este
prezentată în fig. 16.6 a, iar schema de principiu în fig. 16.6 b.
Circuitul are două intrări de ceas (de numărare), care pot fi active pe frontul
pozitiv (intrarea CP0) sau pe frontul negativ (intrarea CP1’).
Încărcarea (presetarea) numărătorului se face pe cele 4 intrări paralele
asincrone P0, P1, P2, P3, comanda de încărcare aplicându-se pe intrarea PL
Circuitul este prevăzut cu o intrare de reacŃie CF, iar cele 4 ieşiri paralel O0, O1, O2,
O3 sunt prevăzute cu buffere. De asemenea, există o ieşire de numărare TC
(Terminal Count) şi o intrare de ştergere (Master Reset) asincronă.
Circuitul este destinat aplicaŃiilor în care este necesară o divizare cu un
număr n întreg. În funcŃionarea normală (un singur etaj) ieşirea TC este conectată
la intrarea de încărcare PL.
Cascadarea mai multor etaje de divizare se face folosind intrarea de
reacŃie CF, fără să mai fie nevoie de o circuistică suplimentară cu porŃi logice.
Încărcarea informaŃiei (numărului) aplicată la intrările P0…P3 se face pe
palierul 1 logic (HIGH) al semnalului de comandă a încărcării PL, independent de
semnalele aplicate la celelalte intrări, cu excepŃia intrării de ştergere MR care este
prioritară şi trebuie să fie în 0 logic (LOW).
278
Modulul 16
a)
b)
Fig. 16.6. Numărătorul binar programabil HEF 4522B
279
Când intrările de control PL şi CP1’ sunt în 0 logic (LOW), numărătorul îşi

decrementează conŃinutul pe frontul pozitiv (crescător) al semnalului de ceas, care
se aplică la intrarea de numărare CP0.
Când intrările de control PL este în 0 logic (LOW), iar intrarea de numărare
CP0 este în 1 logic (HIGH), numărătorul îşi decrementează conŃinutul pe frontul
negativ (descrescător) al semnalului de ceas, care se aplică la intrarea de
numărare CP1’.
Ieşirea de numărare TC este în stare SUS (HIGH) când conŃinutul
numărătorului este zero (O1 = O1 = O2 = O3 = LOW), iar CF este în 1 logic (HIGH)
şi PL este în 0 logic (LOW).
Intrarea de resetare MR în stare 1 logic (HIGH) şterge conŃinutul
numărătorului (O1 = O1 = O2 = O3 = LOW), indiferent de starea celorlalte intrări.
PorŃile trigger Schmitt cu care sunt prevăzute intrările de numărare (fig.
16.6 b) au rolul de a îmbunătăŃi fronturile semnalului de ceas, făcând circuitul mai
puŃin sensibil la semnalele de numărat cu fronturi proaste.
280
BIBLIOGRAFIE
1. Ardelean, I. Giuroiu, H., Petrescu, L. L.. - Circuite integrate CMOS. Manual de

utilizare. Editura Tehnică, Bucureşti, 1986
2. Blakeslee, R. T. – Proiectarea cu circuite logice MSI şi LSI standard. Editura
Tehnică, Bucureşti, 1988
3. Ionescu, D. – Codificare şi coduri. Editura Tehnică, Bucureşti, 1981
4. Maican, S. – Sisteme numerice cu circuite integrate. Culegere de probleme.
Editura Tehnică, Bucureşti, 1980
5. Mureşan, T., Gontean A., BăbăiŃă, M., Demian, P. – Circuite integrate
numerice. AplicaŃii. Editura de Vest, Timişoara, 1996
6. Mureşan, T., Gontean A., BăbăiŃă, M., Demian, P. – Circuite integrate
numerice. AplicaŃii şi proiectare. Editura de Vest, Timişoara,
2002
7. Obermann, R.M.M., - Numărătoare electronice. Editura Tehnică, Bucureşti,
1978
8. Pop, V., Popovici, V. – Circuite de comutare aplicate în calculatoare
electronice. Editura Facla, Timişoara, 1976
9. Spânulescu, I., Spânulescu, S. – Circuite integrate digitale şi sisteme cu
microprocesoare. Editura Victor, Bucureşti, 1996
10. Sprânceană, N. ş.a. – Automatizări discrete în industrie. Culegere de
probleme. Editura Tehnică, Bucureşti, 1978
11. Ştefan, G. – Circuite integrate digitale. Editura DENIX, Bucureşti, 1993
12. Ştefan, G. – Circuite şi sisteme digitale. Editura Tehnică, Bucureşti, 2000
13. Ştefan, G., Bistriceanu, V. – Circuite integrate digitale. Probleme; proiectare.
Editura Albastră, Cluj-Napoca, 2000
14. Ştefan, G., Drăghici, I., Mureşan, T., Barbu, E. – Circuite integrate digitale.
Editura Didactică şi Pedagogică, Bucureşti, 1983
15. Toacşe, G. – Introducere în microprocesoare. Editura ŞtiinŃifică şi
Enciclopedică, Bucureşti, 1986
16. Toacşe, G., Nicula, D. – Electronică digitală. Editura Teora, Bucureşti, 1996
17. Toacşe, G., Nicula, D. – Electronică digitală. Dispozitive, circuite, proiectare.
Editura Tehnică, Bucureşti, 2005
281
18. * * * XC4000E and XC4000X Series Field Programmable Gate Arrays.Xilings

Product specification, May 1999, Version 1.6
19. * * * Circuite integrate logice. Catalog I.P.R.S. Băneasa, 1990
20. * * * Data Book. MOS Integrated circuits. Third edition 1991-1992,
Microelectronica S.A.
21. * * * HEF 4522B MSI programmable 4-bit BCD down counter. Product
specification Philips Semiconductor, 1995
282
281
Tiparul executat în
TIPOGRAFIA
UNIVERSITĂłII MARITIME
ConstanŃa
284

Curs CID

Uploaded by

Document Information

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

Curs CID

Uploaded by

Copyright:

Available Formats

DAN POPA

Tehnoredactare şi grafică: Dan POPA

Descrierea CIP a Bibliotecii NaŃionale a României:

Electronică digitală. Teorie. AplicaŃii. Teste a fost concepută pe structura

1.1. Sisteme de numeraŃie

= 0, 1, 2…9. Astfel, numerele 156 şi 3562, de exemplu, se vor scrie în modul

Începând cu anii ’50 ai secolului trecut, odată cu apariŃia tehnicilor de calcul

Există şi alte sisteme de numeraŃie, mai puŃin folosite, cum ar fi:

Conversia unui număr dintr-o bază de numeraŃie în alta se face pe baza

1.2. NoŃiuni de algebră logică

Algebra logică operează cu propoziŃii, care pot fi:

cu două propoziŃii simple legate prin conectivul (conectorul) logic ŞI este

logică formală pentru descrierea funcŃionării circuitelor electrice care conŃin

"1" "1" "1" "1" "1"

0 "0" 0" "0" "0" "0"

Fig. 1.1. Exemplu de aplicare a logicii formale booleene

Modul de atribuire a simbolurilor logice stărilor sistemelor fizice studiate

1.3. Semnale analogice şi semnale digitale

a) Semnalul analogic (continuu) este un semnal variabil în timp, ale cărui

De exemplu, semnalul furnizat de un microfon este un semnal analogic, a

"1" "1" "1"

b) 0 "0" "0" "0" "0" "0" t

Fig. 1.3. Semnale digitale (numerice)

În practica electronică, dintre toate posibilităŃile de reprezentare a

Fig. 1.4. Caracteristicile semnalului dreptunghiular

Fig. 1.5. Definirea factorului de umplere (duty cycle)

1.4. Teste de autoevaluare

1. Un semnal dreptunghiular (rectangular) se caracterizează prin:

2. Prin perioada unui semnal dreptunghiular (rectangular) se înŃelege:

3. Prin frontul crescător al unui impuls se înŃelege:

4. Un impuls dreptunghiular se caracterizează prin:

5. Prin frontul descrescător al unui impuls se înŃelege:

6. Excursia maximă în amplitudine a unui semnal oarecare, variabil în timp,

7. Excursia pozitivă maximă în amplitudine a unui semnal variabil în timp se

8. La transmisiile cu modulaŃia impulsurilor în durată (PWM – Pulse Width

9. Un sistem de numeraŃie se caracterizează prin:

10. În sistemul de numeraŃie zecimal:

11. Ce număr în baza 10 reprezintă dezvoltarea polinomială următoare?

12. Ce număr în baza 10 reprezintă dezvoltarea polinomială următoare?

13. Dezvoltarea polinomială a unui număr în baza 2 reprezintă:

16. SecvenŃa binară 11001 reprezintă următorul număr în baza 10:

17. SecvenŃa binară 1001101 reprezintă următorul număr în baza 10:

18. SecvenŃa binară 1101101 reprezintă următorul număr în baza 10:

2.1. Conversia analog-numeric

În mod obişnuit, mărimile de ieşire ale traductoarelor pentru mărimi fizice

a) Eşantionarea. Fie un semnal neperiodic, arbitrar, s(t), variabil continuu.

semnalului la momentele respective. Aceste impulsuri se numesc eşantioane

b) Cuantizarea amplitudinilor eşantioanelor se realizează în modul

- cuantizare neuniformă (neliniară), când intervalele de cuantizare se

interval nivele (amplitudini)

În urma cuantizării, semnalul analog devine semnal digital (numeric) pentru

Transmiterea sau prelucrarea

Fig. 2.2. Codarea eşantioanelor

Avantajele principale ale codării în binar sunt:

2.2. Coduri şi codificare

Codurile reprezintă o formă de exprimare a informaŃiei sau, altfel spus, o

Cuvintele de cod s1, s2….sp formează o nouă mulŃime S:

2.2.1. Coduri numerice

2.2.2. Coduri binare

Codurile binare cele mai folosite sunt:

- codul binar complementar (cod unipolar)

1011 2421 = 1x 2 + 0 x 4 + 1x 2 + 1x1 = 5 10

Acelaşi număr, în codul “4221” va avea expresia:

b) Codul Gray a fost construit pe principiul ca două secvenŃe (numere)