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UP ARQCOMP M10 Buses
UP ARQCOMP M10 Buses
Módulo 10 – Buses
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Señales
◼ Continuas
◼ Alternas
◼ Periódicas: El juego o conjunto de valores se repite en intervalos de
tiempo constante, llamados Períodos; es decir, en un período
tenemos todos los valores que toma la señal y estos se repetirán un
período detrás de otro
Senoidal
3
Señales
◼ Analógicas
◼ Pueden tomar infinitos valores
◼ Digitales
◼ Pueden tomar un conjunto de valores discretos o limitados
000 100 101 100 011 100 110 111 101 011 011 100 100
4
El clock
5
Buses
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Ciclo de un bus
◼ Llamaremos ciclo de bus a la operación básica del bus en que se realiza una
transferencia elemental completa de información entre dos dispositivos
conectados al bus
◼ Bus de ciclo completo: La transferencia de información se hace sin interrupciones
◼ Bus de ciclo partido: El tiempo del bus se divide en pequeños períodos (time slots) en
donde se manda parte de los datos en cada uno de ellos
8 MSB LSB
LSB 10010111 LSB 10010111
10010111xx xx xx xx
8
LE = 1 10010111 LSB xxxxxxxx
OE = 1
Latch
8 MSB LSB
MSB 01001110 MSB 01001110
0100111010010111
8
LE = 0 10010111 LSB 10010111
OE = 0
Latch 16
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Paralelismo, sincronización
◼ Paralelismo y Ancho
◼ Se trasmiten más de un dato al mismo tiempo, diremos que
es un bus paralelo
◼ Ancho = cantidad de líneas o bits que se transmitan en
paralelo (4, 8, 16, etc.)
◼ Sincronización
◼ Bus sincrónico: Hay una única señal de reloj que regula la
transmisión de información
◼ Bus asincrónico: Los dispositivos no se guían por una señal
de reloj
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Velocidad
◼ Velocidad
◼ Bits por segundo (Bps)
◼ Tiempo que tarda un bit en transmitirse
◼ Directamente ligada a la velocidad del reloj del bus
◼ Baudio
◼ Tiempo que tarda en transmitirse una unidad de información
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Buses multiplexados
◼ Capacidad de conexión
◼ Máximo número de dispositivos que pueden conectarse al
bus sin dañar al controlador del bus
◼ Aplicación
◼ Según su uso: DMA, SATA, AGP, USB, etc.
◼ Función
◼ Para qué sirven. Bus de Control (Control Bus), Bus de
Direcciones (Address Bus) y Bus de Datos (Data Bus).
◼ Soporte
◼ Materiales físicos utilizados para soportar y realizar las
conexiones físicas: tipo de circuito impreso, cables utilizados,
material para el aislamiento, etc.
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Velocidad
◼ Temporización
◼ Cronograma temporal de un ciclo completo del bus para todas
sus operaciones (lectura, escritura, etc.)
◼ Niveles de especificación
◼ Nivel mecánico: tipo y cantidad de cables, tipo de conectores,
etc.
◼ Nivel eléctrico: circuito eléctrico equivalente, niveles de
tensiones utilizadas, etc.
◼ Nivel lógico: define la equivalencia lógica de los valores
eléctricos como ser 0 Volt = “0” lógico y +5 Volts = “1” lógico
(lógica positiva)
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Jerarquía de buses
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Buses del computador
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Buses del computador
15
Buses del computador
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Bus ISA (Industry Standard Architecture)
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Bus EISA (Extended ISA)
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Bus PCI (Peripheral Component
Interconnect)
◼ Creado por Intel en 1990 para familia x86
◼ Espacios de direccionamiento
◼ 32 bits para Memoria Principal (4 GBytes) –
opcional de 64 bits
◼ 64 bits para Periféricos (8 GBytes)
◼ 256 bytes para configuración de 32 dispositivos
x 1 byte: 5 bits para id + 3 bits para funciones
◼ PCI-X (PCI Express): Extiende a 4096
bytes para configuración x 2 bytes
◼ Cache de datos con ráfagas
◼ Tasa de transferencia máxima de 133
MB/ y 266 MB/s
◼ Diferentes implementaciones de slots y
ranuras
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Bus SATA (Serial Advanced Technology
Attachment)
◼ Conecta Discos Rígidos, Ópticos o de Estado Sólido
◼ Interfaz de bajo costo y excelente performance a
través de 4 hilos
◼ Su diseño soporta el intercambio de discos en
caliente (hot swapping), sin cortarles la energía
◼ Soportaba agregar componentes sin desconectar la
energía (hot plugging)
◼ Revisiones
◼ SATA 1.0 (2003): 1,5 GBits/segundo, 150 MB/segundo
◼ SATA 2.0 (2004): 3 GBits/segundo, 300 MB/segundo
◼ SATA 3.0 (2009): 6 GBits/segundo, 600 MB/segundo
◼ 3.1 (2011)
◼ 3.2 (2013): 16 GBits/segundo
◼ 3.3 (2016)
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Acceso Directo a Memoria (ADM o DMA)
◼ Objetivo
◼ Transferir bloques considerables de datos en modo de ráfaga
◼ Entre la Memoria Principal y los dispositivos
◼ De Memoria-a-Memoria
◼ Para poder implementar la técnica de DMA la
configuración de los bus debe ser dedicada (no bus
único) que se verá más adelante
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DMAC Intel 8237A (DMA Controller)
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