gui_start: Khởi chạy design vision

read_file -format verilog {/home/student01/Downloads/SysFIFO.v} : Đọc file top .v của

dự án.

analyze -library DEFAULT -format verilog {/home/student01/Downloads/SysFIFO.v}

analyze -library WORK -format verilog {/home/student01/Downloads/SysFIFO.v}

chỉ định thư viện thiết kế mà thiết kế sẽ được bổ sung Lệnh trên đang sử dụng verilog. Nếu
bạn đang sử dụng System Verilog hoặc VHDL, thì phải sử dụng sverilog hoặc vhdl cho đối
số -format, tương ứng.

write_sdc SysFIFO.sdc

Khởi tạo file SDC (file set constrain timing)

read_file -format verilog {/home/student01/Downloads/SysFIFO.v}

Đọc file top .v của dự án.

set_max_area 38000000

Thiết lập giới hạn lớn nhất cho vùng synthesis là 38000000.

set_max_fanout 5 SysFIFO

Thiết lập giới hạn lớn nhất cho fanout là 5

set_max_transition .01 SysFIFO

Thiết lập giới hạn lớn nhất cho transition là 0.01 cho toàn thiết kế

set_operating_conditions -library cb13fs120_tsmc_max cb13fs120_tsmc_max

set_operating_conditions -library cb13fs120_tsmc_max cb13fs120_tsmc_max

Chọn thư viện công nghệ (library technology) để check constrain timing

set_scan_configuration -style none

Chọn mode scan là default. Design compiler hỗ trợ 3 kiểu scan ngoài default :

set_wire_load_model -name tc1000000 -library cb13fs120_tsmc_max

Chon thư viện dây nối (wire) chuẩn để check constrain timing

uplevel #0 check_design

Kiểm tra lỗi của thiết kế (có thể gõ bất cứ lúc nào mục đích là để kiểm tra lỗi)

write -hierarchy -format verilog -output

/home/student01/Downloads/WORK/SysFIFO_netlist.v

Lưu lại file netlist sau khi synthesis. File netlist này sẽ lưu thiết kế dưới dạng mức cổng
(AND , OR , XOR , NOT , ĐẢO, các lib physical cơ bản)

write_sdc SysFIFO1.sdc

Khởi tạo thêm 1 file SDC (file set constrain timing cho tạo clock và set delay in/out put)

read_file -format verilog {/home/student01/Downloads/SysFIFO.v}

Đọc file top .v của dự án.

create_clock -name "clock" -period 6 -waveform { 0 3 } { i_clk }

Tạo clock cho project. Clock này được đưa thẳng vào pin i_clk của fifo.

set_input_delay -clock clock -max -rise .1 "i_clk"

set_input_delay -clock clock -max -fall .1 "i_clk"

set_input_delay -clock clock -min -rise .1 "i_clk"

set_input_delay -clock clock -min -fall .1 "i_clk"

Thiết lập độ trễ đầu vào của các tín hiệu so với xung clock cho xung clock.

set_max_delay .1 -rise -from { i_clk }

set_max_delay .1 -fall -from { i_clk }

set_min_delay .1 -rise -from { i_clk }

set_min_delay .1 -fall -from { i_clk }

Thiết lập độ trễ cạnh lên và cạnh xuống của xung clock.

compile -exact_map -map_effort high

Tiến hành chạy synthesis (mất khoảng 15p với thiết` kề này. Tùy thiết kế có thể nhanh hay
chậm)…

uplevel #0 { report_power -analysis_effort low }

uplevel #0 { report_clock -attribute }

uplevel #0 { report_area }

uplevel #0 { report_compile_options -nosplit }

uplevel #0 { report_transitive_fanout -clock_tree -nosplit }

Các lệnh report power, clock, area , fanout sau khi chạy synthesis (lưu lại cái report này để
dung làm, báo cáo nếu cần)