CCMA

Licence Professionnelle
« Métiers de la Microélectronique et des Microsystèmes »
Conception Microélectronique Analogique
Emmanuel Pistono Année universitaire 2012-2013

Conception Microélectronique
Organisation du module
Cours/TD : 12h15
7 séances de 1h45
Projet de conception CAO : 17h30

5 séances de 3h30 en classe entière
Conception/Simulation/layout
Évaluation du module
Rapport de conception
Analyse du travail !
25 pages max (couverture non comprise)
DS 1er avril
Docs autorisés : rapport + 1 page recto manuscrite !
2
Plan du cours
Introduction
Partie I : Transistors MOS et technologie CMOS

Transistors MOS
Technologie CMOS
Partie II : Conception de circuits en technologie CMOS

Transistor MOSFET utilisé comme résistance
Inverseur CMOS
Amplificateur simple à un étage
Miroir de courant
3
Introduction
La vie d’une puce
Objectif : Réaliser une fonction électronique intégrée
Les grandes étapes de sa fabrication

Conception « papier » et simulations des fonctions analogiques
et/ou numériques à réaliser
Layout du circuit fabrication des masques
Réalisation du DIE sur wafer

Augmentation taille wafers
Packaging de la puce microélectronique
Insertion du composant encapsulé

sur la carte électronique
5
Complexité d’intégration :
fonctions analogiques vs fonctions digitales
Fonctions digitales Fonctions analogiques
Dispersion techno du Dispersion techno du

process peu critique process très critique
Outils de conception dédiés Outils de conception dédiés CAO

langages de programmation spécifiques (Analog IC design) :
Mais pas de langages de
programmation spécifiques
Années 70 :
circuits intégrés uniquement digitaux,
1989 : 1ère intégration de
fonctions analogiques déportées
fonctions analogiques
car mauvaise maîtrise techno
1996 : 1ère intégration BiCMOS
SOC (circuits hybrides)
Technologies dédiées disponibles chez les fondeurs 6
Domaines d’applications :
fonctions analogiques vs fonctions digitales
Électronique numérique
80% surface, 20% Tps conception
Calculs puissants jusqu’à qq GHz : limite techno et problème de

consommation
Signaux de faible amplitude non utilisables en numérique
bruit de quantification de l’ordre du mV actuellement
≠
Électronique analogique
20% surface, 80% Tps conception
conception niveau transistor (nécessite 2 à 3 passes contre 1 en numérique)
Très hautes fréquences

Faible amplitude des signaux 7
Réseaux d’interconnexion :
problèmes engendrés
Enjeu industriel : réduction des cartes et composants

électroniques réduction des coûts
Intégration de systèmes complets

de plus en plus complexes
Débit (GB/s) ↗ : Montée en fréquence

↓ CI en techno CMOS 130 nm
Dissipation thermique accrue
(commutation)
↓
Réduction des tensions d’alim.
↓
Problèmes de CEM et de
fiabilité des systèmes
8
Évolution de l’intégration
dans les téléphones portables
GSM 1998 Multi Standard 2007
Nokia N95
Dual band GSM EU
Quad band GSM,
GPRS, EDGE,
WCDMA-2100MHz
Pierre Vincent CEA-LETI et J.M. Fournier IMEP-LAHC 9
Bluetooth, WiFi, GPS, USB2
Part d’analogique dans un téléphone mobile
10
De la technologie à la conception
Technologie
du composant
Modélisation électrique
Conception Circuit
Technologues : travaillent sur la dimension z
Concepteurs : utilisent les modèles des composants développés par

les technologues pour concevoir des circuits 11
Démarche de conception
Étude papier (modèle simplifié des composants)
CAO avant placement/routage

(modèle complexe des composants)
Placement/routage layout
Extraction effets parasites

Simulations post-layout
Tests de validation, mesures

(après la réalisation de la puce)
Exemple :
mesures sous pointes
d’un ampli. LNA
12
Partie I : Transistors MOS et
technologie CMOS
I Transistors MOS
Introduction
De la capacité MOS au transistor NMOS
TMOS : principe de fonctionnement
Modèle dynamique BF du NMOS
Modèle dynamique HF du NMOS
Le transistor PMOS
Exemples
Transistors à effet de champ MOSFET : TMOS
Composant le plus utilisé en microélectronique

Années 1930 : premiers travaux sur les MOS.
1960 : Première fabrication délai dû aux contraintes techno.
Transistor MOSFET : G D
NMOS: S
Metal Oxyde Semiconductor
Field Effect Transistor
W
Grille
eox
n+ n+
L
Source Drain
Substrat P
Substrat P
4 électrodes : Grille, source, drain et substrat (bulk)

Grille isolée du canal par une couche de dioxyde de silicium
15
(SiO2)
Semiconducteur intrinsèque
Semiconducteur monocristallin très pur

Proportion d’impuretés < 10-12
Matériau naturellement isolant car tous les e- de la couche
périphérique sont engagés dans les liaisons chimiques du
cristal - - - -
- + - + - + - +
- - - -
- - - - - - - -
- + - + - + - +
- - - -
- - - - - - - -
- + - + - + - +
- - - -
- - - -
Cristal de silicium Cristal de silicium
(Représentation 3D) (Représentation 3D)
16
Source : http://fr.wikipedia.org/wiki/Silicium
Semiconducteur intrinsèque
Mais il existe tout de même un très faible courant dû

à l’agitation thermique qui libère qq e-
Ces places libérées par les e- libérés sont appelés trous et
se comportent comme des charges positives mobiles
Le mouvement des trous est de sens opposé à celui des e-
La mobilité µ, d’un e- ou d’un trou correspond à la

vitesse moyenne qu’il acquiert sous l’effet d’un champ
électrique
v( m / s )
µ=
E(V / m )
Mobilité des e- environ 2 fois celle des trous

17
Substrat de type N
Adjonction de matériaux dopant de valence 5 (Arsenic,

Phosphore) faible proportion 10-7 à 10-4
4 e- du dopant s’engagent dans des liaisons chimiques

- - -
du cristal du substrat
- + - + - +
- - -
- - - - - -
Et le 5ème e- du dopant ? -
e- mobile
- + - + - +
Il est libéré e- mobile - - -
On parle alors de - - - - - -
charges mobiles négatives. - + -
- + -
- + -
- - -
Le matériau est d’autant plus conducteur qu’il contient
de dopant 18
Substrat de type P
Adjonction de matériaux dopant de valence 3 (Bore)

faible proportion 10-19 à 10-4
Les 3 e- de l'atome dopant de Bore s’engagent dans des

liaisons chimiques du cristal
- - -
Et la 4ème place inoccupée - + -
- + -
- + -
du cristal dopé? - - - - - -
La place est occupée par un
- + - + - +
e- libéré par agitation thermique - -
trou
création d’un trou qui se - - - - - - mobile
comporte comme une - - -
+ - + - + -
charge mobile positive
- - -
Les trous mobiles rendent le matériau d’autant plus 19

conducteur qu’il contient de dopant
I Transistors MOS
Introduction

NMOS : principe de fonctionnement
Le transistor PMOS
Exemples
Capacité MOS
(avec substrat de type P)
G
G
W
-
eox +
E
B Substrat P (bulk)
B
Substrat de type P : Au repos, charges positives mobiles (trous)
et charges négatives fixes
Si VGB < 0V :
champ électrique E entre substrat et grille
déplacement des charges mobiles dans le substrat P :
Trous (charges mobiles) attirés à l’interface Trous
s’accumulent sous l’électrode métallique

21
Capacité MOS
(avec substrat de type P)
G
G
W
+
eox
E -
B Substrat P (bulk)
Si VGB > 0V : B
champ électrique E entre grille et substrat :
Trous (charges mobiles dans le substrat) repoussés de la zone sous
l’électrode métallique SC déplété (vide de charges mobiles)
Qd VGB ↗ e- libérés par effet thermique dans le substrat

Ces e- sont attirés sous l’électrode métallique :
inversion locale du type de SC (devient localement de type N à

l’interface) Canal N
Tension de seuil VT : tension nécessaire pour inverser le type du SC
22
Transistor NMOS
MOSFET canal N : capacité MOS + 2 zones de contact de type N

G D
Grille NMOS: S
W
Source Drain
eox
n+ n+
B L
Au repos : Substrat P
source isolée du drain par deux diodes tête-bêche
pas de passage de courant entre drain et source
Si VGB >0 : création locale d’un substrat de type N sous la grille

Drain et source reliés par un pont résistif de type N
Création d’un courant dû à un déplacement d’e-
Effet de champ : Modulation électrostatique d’une densité de

charges mobiles dans un semi-conducteur (SC)
La tension de grille VGB contrôle le nombre de porteurs présents
dans le canal 23
I Transistors MOS
Introduction

Le transistor PMOS
Exemples
Principe de fonctionnement du NMOS
Constat :
La tension de grille VGB contrôle le passage de courant entre drain
et source Intensité IDS commandée par la tension VGB
Remarque :
Très souvent, source et substrat sont au même potentiel VS = VB
3 électrodes au lieu de 4 et le courant IDS commandé par la
tension VGS.
VG = 0V
Diélectrique
Si VGS = 0V : canal vide G
courant nul dans le canal VS = 0V VD > 0V
D
NMOS bloqué
S
VG =>0V
Si VGS > Vt : électrons G Diélectrique
présents dans le canal VD > 0V
VS = 0V
courant non nul NMOS passant
S D
Tension drain-Source VDS > 0 met en mouvement les électrons

créés 25
Caractéristique Id(Vds) idéalisée

G G
S D S D
D
n+ n+ n+ n+
L L
G P P
B B B
+
- S
Vds = (Vgs − Vtn )
Ids
Zone ohmique
Zone active
1) Si VGS < Vtn= 0V : canal vide

G
S D
Vgs-Vtn=4V
n+ n+
L
P
B
Vgs-Vtn=3V
Vgs-Vtn=2V
Vgs-Vtn=1V
2) Si VGS > Vtn : canal N
--- Si Vds < Vgs -Vtn : zone ohmique Vgs-Vtn<0V Vds
.... Si Vds > Vgs -Vtn : zone active (saturée) 26
Caractéristique Id(Vds) réelle

G G
S D S D
D
n+ n+ n+ n+
L L
G P P
B B B
+
- S
Vds = (Vgs − Vtn )
Ids Vgs-Vtn=4V
Zone ohmique
Zone active
Vgs-Vtn=3V
Vgs-Vtn=2V
Vgs-Vtn=1V
VA~30V à 200V : tension de Early Vgs-Vtn<0V Vds

Cours 2
27
2012-2013

Ids
( )
Zone ohmique
Zone ohmique : Vds < Vgs − Vtn Zone active
Vgs-Vtn=4V
W Vds2 
I ds = µ n ⋅ Cox ⋅ (Vgs − Vtn ) ⋅ Vds − 
L 2  Vgs-Vtn=3V
Vgs-Vtn=2V
Pour Vds faible
Vgs-Vtn=1V
(Vgs − Vtn ) ⋅Vds 

W
I ds = µn ⋅ Cox ⋅
L 
G
S D
n+ n+
P
L
28

Ids
Zone ohmique
G Zone active
Vgs-Vtn=4V
S D
n+ n+ Vgs-Vtn=3V
L
P
Vgs-Vtn=2V
B Vgs-Vtn=1V
Zone active : Vds > Vgs − Vtn ( )

µnCox
µn ⋅ Cox W Kn =
 ken 
⋅ (Vgs − Vtn )
2
I ds = ⋅ ⋅ 1 + ⋅Vds  2
2 L  L  Vtn = Vtn 0 + 0, 2 ⋅ Vsb
Effet "Early" négligé
Possibilité de limiter
l’effet Early en augmentant L
= K n ⋅ ⋅ (Vgs − Vtn )
W 2
I ds 0 29
L
Paramètres technologiques :
Cox, µn, ken, Kn et Vtn0 fixés par la technologie.
ken caractérise l’effet « Early » (environ 0,03 µm/V)
Cox : capacité surfacique de l’oxyde de grille (qq fF/µm²)
µn : mobilité des électrons dans le silicium (varie mais µn0 environ
1150 cm²/V.s) G D
NMOS: S
Vtn0 = +0,57 V
Kn : µn ⋅ Cox W
Kn = = 55 µA / V
2
2 eox
n+ n+
L
Lmin fixé par la techno : limité
par les procédés technologiques Substrat P
Paramètres géométriques modifiables par le concepteur

W : largeur de grille
L : longueur de grille
30
I Transistors MOS
Introduction

Le transistor PMOS
Exemples
Modélisation en dynamique (petit signal) du transistor
NMOS en zone active ( Vds > (Vgs − Vtn ))
2  k 
I ds = K n ⋅ ⋅ (Vgs − Vtn ) ⋅ 1 + en ⋅Vds 
W
Point de polarisation : L  L 
D Ids = I ds 0
Pente 1/rds
G +
B
-
+ Vgs>Vtn
- S I ds
Vgs<Vtn
Vds > Vgs − Vtn
Modèle NMOS en BF
G ∆Ids D
Résistance ∆Vds
dynamique rds =
Résistance dynamique ∆Vgs
rds
de sortie ∆I ds
gm. ∆Vgs
d’entrée rgs très élevée ! ∆Vds
L L
S rds = ≈
∆I ds I ds ken .I ds 0 ken .I ds
Transconductance gm : gm = =2
∆Vgs Vgs − Vtn
12
W  W 
Si effet Early négligé I ds = I ds 0 et : g m = 2 ⋅ K n ⋅ ⋅ Vgs − Vtn  = 2 ⋅  K n ⋅ ⋅ I ds 
L  L  32
Gain intrinsèque Gi d’un MOS
Paramètre de mérite pour un transistor :

Configuration naturelle : amplification en source commune
Fonctionnement Ipol
en ZA G ∆Ids D
D
Schéma équivalent
G Vs rds
en petit signal BF ∆Vgs gm. ∆Vgs ∆Vds
Ve ∆Ve ∆Vs
S
S
Gi correspond au gain maximum en tension à vide :

∆Vs ∆Vds
Gi = =
∆Ve ∆Vgs
or à vide : ∆Vds = − g m ⋅ ∆Vgs ⋅ rds ⇒ Gi = − g m ⋅ rds

33
Gain intrinsèque Gi d’un MOS
Pour un MOS, son gain intrinsèque est donc :

Gi = − g m ⋅ rds
I ds L
or gm = 2 rds =
Vgs − Vtn ken .I ds
I ds L
⇒ Gi = −2 ⋅
Vgs − Vtn ken .I ds
L
⇒ Gi ∝
Vgs − Vtn
Conséquence : pour maximiser Gi, il faut :
soit augmenter L
soit diminuer (Vgs - Vtn) : Mais attention :(Vgs - Vtn) > 0,2V
34
Exemple : amplificateur NMOS
Représenter le schéma électrique en dynamique BF de

l’amplificateur NMOS ci-dessus
35
Exemple : amplificateur NMOS
Montrer que le gain de l’amplificateur (à vide Zout=+∞) en BF est

: ∆VS
Gain G0 = = − g m . ( rds // RL )
∆Vg
Comparer ce gain au gain intrinsèque Gi du transistor

36
I Transistors MOS
Introduction

Le transistor PMOS
Exemples
Capacités parasites du MOS dans sa région active

Cgs G Cgd
S D
LD
W
eox
n+ n+
C jSW L
Cj Csb Cdb
∆L ∆L
Cox ≈ 5,5 fF / µm 2 pour eox = 7,5 nm
Capacités d’oxyde
2 2
C gd = Cox ⋅W ⋅ ∆L Cgs = ⋅ Cox ⋅W ⋅ L + Cox ⋅ W ⋅ ∆L ≈ ⋅ Cox ⋅ W ⋅ L
3 3
Capacité de Capacité de
recouvrement Capacité du canal recouvrement
Capacités de jonctions (polarisées en inverse)
Cdb , sb = C j ⋅ W ⋅ LD + 2 ⋅ (W + LD ) ⋅ C jSW 38
Modèle petit signal complet du transistor NMOS
en zone active (Vds > (Vgs − Vtn ))
G cgd D
Modèle NMOS en HF
rds cdb
ZE cgs gm.∆Vgs ZS
S
Transconductance gm :
12
δI W I ds  W 
g m = ds = 2 K n Vgs − Vtn  = 2 = 2 ⋅  K n ⋅ ⋅ I ds 
δ Vgs L Vgs − Vtn  L 
Résistance dynamique d’entrée : très élevée!
∆Vds L
Résistance dynamique de sortie rds : rds = =
∆I ds ken .I ds
Capacités :
2
cgd = Cox ⋅ W ⋅ ∆L cgs ≈ ⋅ Cox ⋅ W ⋅ L
3
cdb , sb = C j ⋅ W ⋅ LD + 2 ⋅ (W + LD ) ⋅ C jSW 39
Comportement en fréquence
Définition :
La fréquence de transition fT est la fréquence pour laquelle le gain
en courant du transistor est unitaire lorsque la sortie est en
court-circuit
G cgd D
rds cdb
ig cgs gm. ∆Vgs id
id
fT déterminée lorsque = 1 avec sortie en CC
ig
Montrer que :
= puis ≈
2 1 + 2 ⁄ 2 40
I Transistors MOS
Introduction
Le transistor PMOS
Exemples
Cours 3
2012-2013
Modélisation du PMOS en fort signal

G D
S
PMOS: Vsg
+ S Vsd>0
W - G +
eox
B
p+ p+ -
L
Caisson N relié au Vdd (

Vsd = Vsg − Vtp ) D
Isd
Substrat P relié au Vss
Isd
Zone ohmique
( )
Zone active Vsg-|Vtp| =4V
Zone ohmique : Vsd < Vsg − Vtp
 Vsd 2 
( )
W Vsg-|Vtp|=3V
I sd = µ p ⋅ Cox ⋅ ⋅  Vsg − Vtp ⋅ Vsd − 
L  2  Vsg-|Vtp|=2V
Zone active : Vsd > Vsg − Vtp ( ) Vsg-|Vtp|=1V

Vsg-|Vtp|<0V Vsd
 kep 
W
( )
2
I sd = K p ⋅ ⋅ Vsg − Vtp ⋅ 1 + ⋅ Vsd  µ p ⋅ Cox
L  L Kp = = 25 µA / V 2
 2 42
=1si effet Early négligé
Modèle petit signal complet du transistor PMOS
en zone active ( Vsd > (Vsg − Vtp ))
Modèle PMOS en HF idem NMOS

G cgd D
rds cdb
ZE cgs gm.∆Vgs ZS
Transconductance gm : S
12
δI W I sd  W 
g m = sd = 2 K p Vsg − Vtp  = 2 = 2 ⋅  K p ⋅ ⋅ I sd 
δ Vsg L Vsg − Vtp  L 
∆Vsd L
Résistance dynamique de sortie rds : rsd = =
∆I sd kep .I sd
Capacités c = C ⋅ W ⋅ ∆L 2

gd ox cgs ≈ ⋅ Cox ⋅ W ⋅ L
3
cdb , sb = C j ⋅ W ⋅ LD + 2 ⋅ (W + LD ) ⋅ C jSW 43
I Transistors MOS
Introduction
Le transistor PMOS
Exemples
Paramètres de la technologie BiCMOS C35 d’AMS
NMOS PMOS
µn ⋅ Cox µ p ⋅ Cox
Kn = = 55 µA / V 2
Kp = = 25 µA / V 2
2 2
ken = 0, 03 µm / V kep = 0, 06 µm / V
Vtn 0 = 0,57 V Vtp 0 = −0, 73 V
Lmin = 0,35 µm Cox = 5,5 fF / µm 2

∆L = 0, 05 µm Cdb = Csb = 1 fF pour W = 1 µm
45
Dynamique (LZA)
NMOS PMOS
Par défaut substrat et Par défaut substrat et
source sont reliés au Vss source sont reliés au Vdd
Drain Source
Grille Substrat Grille Substrat
Source
Vds _ min = (Vgs − Vtn ) (

Vsd _ min = Vsg − Vtp )
(V gs − Vtn ) ≥ 0, 2V
(V sg )
− Vtp ≥ 0, 2V
46
Symboles des TMOS

NMOS PMOS
Transistor à canal N Transistor à canal P
Drain Source
VBS ≠ 0V VBS ≠ 0V
Source Drain
VBS = 0V Drain VBS = 0V Source
Source Drain
Symboles simplifiés :
VBS = 0V Drain VBS = 0V Source
Grille Grille
Source Drain 47
Exemple
Soit le transistor NMOS suivant polarisé pour fonctionner en ZA
Id = 400µA
VDS > 0,8V

VGS
Déterminer les valeurs des éléments du schéma équivalent du

NMOS cgd
G D
rds cdb
ZE cgs gm.∆Vgs ZS
48
On prendra L=Lmin
Comportement en fréquence
Suite de l’exemple précédent :
Id = 400µA
VDS > 0,8V

VGS
Déterminer la fréquence de transition du NMOS
Comment évolue cette fréquence de transition si on choisit

L’=2*Lmin au lieu de L=Lmin?
Quels paramètres peut-on modifier pour augmenter fT ?

49
II Technologie CMOS
Rappel du process de fabrication CMOS

Back-end d’une techno standard
Vue en coupe et Layout de composants actifs
Intégration de composants passifs
Process de fabrication CMOS
Vue en coupe d’une techno CMOS standard (NMOS+

PMOS)
PMOS NMOS
Deux types de MOSFET :

à canal N (le courant provient du déplacement d'électrons)
à canal P (le courant provient du déplacement de trous).
51

(principales étapes)
Dopage des zones actives
Réalisation des tranchées d’isolation

~2µm PMOS NMOS
52

Croissance d’oxyde mince
Dépôt polysilicium amorphe
permet d’obtenir un conducteur par implantation ionique 53


Implantation ionique
Réalisation des contacts
54

Dépôts successifs d’oxydes puis de métaux pour

réaliser le back-end
55
II Technologie CMOS

Back-end : Empilement des niveaux d’interconnexions
Vue en coupe de l’empilement des niveaux de

métallisation à l’aide d’un MEB
57
Technologie AustriaMicroSystems (AMS) C35
Epaisseur substrat ~500µm 58

II Technologie CMOS

Cours 4
2012-2013
TMOS : vue en coupe et layout
Remarque :
technologue :
travaille sur la dimension z
Concepteur : n’a pas
accès à la dimension z
60
TMOS : Prises substrat et prises caisson

PMOS :
Prise caisson Vdd
NMOS :
Prise substrat
Vss
Contact ohmique
Contact ohmique type n+
type p+
61
II Technologie CMOS

Résistance poly non dopé

63

Résistance
Résistance d’un barreau L

W
R =ρ⋅
L S
ρ = 1/σ : résistivité du
e conducteur (en Ω.m)
1
Résistance carrée : R□ = ρ ⋅ donnée par la techno
e
Exemple :
Calculer l’épaisseur e d’un matériau de résistivité ρ = 0,01Ω.cm dont
le R□=100 Ω/□
Calculer alors la valeur de la résistance ci-dessous.
Réduction de l’encombrement : résistance en serpentin

Rcoin = 0.56 ⋅ R□
64

Capacité
Capacité plane : un diélectrique entre deux électrodes métalliques
L W
S
C =ε⋅
e e
Difficultés à obtenir de fortes valeurs de capacité avec des

architectures 2D solutions : architectures 3D
Architecture 2D C~2 à3 fF/µm² Architecture 2D C~17 fF/µm² 65


Inductance
Spirales enroulées CHF
Diélectrique le plus
épais possible
L Rs
Cox3 Cox4
CSub1 CSub2
RSub1
RSub2
Difficile à intégrer car dimensions prohibitives!

Inductance de qq nH encombrement de 200µm par 200µm
nécessaire (soit 40000 µm²).
66
Partie II : Conception de
circuits en technologie CMOS
I Transistor MOSFET
utilisé comme résistance
MOSFET utilisé comme résistance
Caractéristique de sortie Id(Vds)

Résistance non linéaire
Id Vgs4 = Vdd
Id
D
Ig = 0 Vgs3
G
Vgs2
S
Vgs1 V <V
gs tn
Vds
Pour ce circuit : Vgs = Vds Vtn Vgs1 Vgs 2 Vgs 3 Vdd
⇓
⇓ Id
Vds ≥ Vgs − Vtn toujours vrai
Résistance commandée en tension
R Vds
⇓
par sa tension de grille Vgs = Vds
NMOS fonctionne toujours
dans sa zone active Vds
R= 69
Id
II Inverseur CMOS
Inverseur CMOS : Principe de fonctionnement

Vdd LZA PMOS
Vsg ( P ) = Vdd − Ve Isd=Id Vsg ( P ) = 3V ⇒ Ve = 0V
Vsg ( P ) Id
Vsd ( P )
Vsg ( P ) = 2V ⇒ Ve = 1V
Entrée Sortie
Vsg ( P ) = 1V ⇒ Ve = 2V
Ve = Vgs ( N ) Vds ( N ) Vs Vdd = 3V Vsd(P)

Vsd ( P ) = Vdd − Vs Lorsque Vsd ( P ) varie entre 0 et Vdd
⇓
Ve = Vgs ( N ) Vs = Vds ( N ) alors Vs varie entre Vdd et 0
LZA NMOS
Id LZA NMOS LZA PMOS
Id
Ids=Id Ve = Vgs ( N ) = 3V LZA NMOS LZA PMOS
Ve = Vgs ( N ) = 2V
Ve = Vgs ( N ) = 1V
Vdd = 3V Vds(N) Ve = 0V Ve = 1,5V Vdd = 3V Vs
Vs71
Ve = 1V Ve = 2V Ve = 3V
Principe de fonctionnement
Courbe Vs(Ve)
Vdd
Vsg ( P ) Id
Vsd ( P )
Entrée Sortie
Ve = 0V Ve = 1,5V Vdd = 3V Vs
Ve = 1V Ve = 2V Ve = 3V
Vds ( N ) PMOS : ZΩΩ
Ve = Vgs ( N ) VVs NMOS : bloqué
s Ω
PMOS : ZΩ
NMOS : ZA
PMOS : ZA
NMOS : ZA
PMOS : ZA
Ω
NMOS : ZΩ
PMOS : bloqué
NMOS : ZΩΩ
VVe 72
0V
0V 1V 1,5V 2V VVdd == 33VV e
1V 1,5V 2V dd
Seuil de commutation
Vdd PMOS : ZΩΩ
Vs NMOS : bloqué
Ω
PMOS : ZΩ
Vsg ( P ) Id NMOS : ZA
Vsd ( P ) PMOS : ZA
NMOS : ZA
PMOS : ZA
Entrée Sortie Ω
NMOS : ZΩ
PMOS : bloqué
NMOS : ZΩΩ
Vds ( N )
Ve = Vgs ( N ) Ve
0V 1V 1,5V 2V Vdd = 3V
La tension au seuil de commutation Vc correspond à la tension

d’entrée Ve pour laquelle Vs=Vdd/2.
Les deux MOS étant en ZA au seuil de commutation, montrer que :
α=
Vdd − Vc − Vtp
où α =
KN ⋅ W ( L) N
Vc − Vtn KP ⋅ (W )
L P
Puis montrer que : V = Vdd + α ⋅Vtn − Vtp

1+ α
c
73
En considérant Vtn≈|Vtp|, si α = 1 alors Vc = ?
III Amplificateur simple
à un étage
Rappel : Amplificateur en tension

Étage source commune à charge résistive
Étage source commune à charge active
Amplificateur en tension
Généralités G0
∆Ie rs ∆Is
G0.∆Ve
∆Ve re ∆Vs
∆Ve
Résistance d’entrée : re =
∆I e
∆Vs
Résistance de sortie : rs =
∆I s
∆Vs
Gain à vide : G0 = et gain en charge G = ∆Vs
∆Ve à vide ∆Ve ZL
Sa dynamique Vs max – Vs min
Quelles valeurs pour un amplificateur idéal? 75

à un étage


(Transconducteur idéal)
Amplificateur = Transconducteur gm + charge RP
Transconducteur :
∆I s ∆I s
Transconductance g m = =
∆Vgs ∆Ve
Résistances d’entrée et de sortie
∆Ve ∆Vs
re = rs =
∆I e ∆I s
∆Is
Entrée Sortie
gm.∆Ve
∆Ve re rds ∆Vs
M
∆Is
Entrée Sortie
Transconducteur idéal
gm.∆Ve
∆Ve ∆Vs
M 77

Amplificateur = Transconducteur idéal + charge RP

Vdd
∆Is
Vdd − Vs
Droite de charge I s =
RP
∆Vs
RP
Rg 1 Is = cste qq soit Vs
E ∆Is S Pente :
Is RP
∆Eg ∆Ve ∆Vs VVdddd
gm. ∆Ve
RRPP
Ve2
∆I s ∆I ∆Is = gm.∆Ve ∆Ve
Ve1
gm = = s
∆Vgs ∆Ve
Vs
∆Vs Vdd
∆Ve donne ∆Is ∆Is dans RP va donner ∆Vs

78

Vdd
∆Is ∆I s ∆I
Gain en tension ∆Ve
gm = = s re = =∞
RP ∆Vgs ∆Ve ∆I e
∆Vs
Rg
G ∆Is ∆Is
G D ∆VS
∆Eg ∆Ve ∆Vs RP

∆Eg = ∆Ve ∆VS
gm. ∆Ve gm. ∆Ve
S
Is
Gain en tension idéal : Vdd Pente :
1
RP
∆Vs ∆Vs ∆I s ∆Ve RP
GVidéal = = ⋅ ⋅ = − g m ⋅ RP
∆Eg ∆I s ∆Ve ∆Eg Ve2
∆Is = gm.∆Ve ∆Ve
Ve1
⇒ GVidéal > 1
Vs
∆Vs Vdd
79

(Transconducteur « réel »)
Amplificateur = Transconducteur réel + charge RP

Vdd
∆Is
Is ≠ cste qq soit Vsc
RP
∆Vs
Rg 1
E ∆Is S Pente : rds faible
Is rds implique
une pente
∆Eg ∆Ve re rds ∆Vs Vdd importante
gm. ∆Ve
RP
∆Ve
∆Is GVréel
faible
Montrer que le gain en tension réel est :
Vs
∆Vs r Vs min ∆V
GVréel = = − e g m ⋅ ( rds // RP ) < GVidéal s
Vdd
∆Eg re + Rg 1 2
Cours 5 1 Résistance variable : 2 Zone d’amplification linéaire :
Amplification non linéaire dans cette zone 80
2012-2013 dynamique Vs max – Vs min

(Transconducteur réel = NMOS)
Vdd
Transconducteur réel limité par : RP

Sa transconductance gm ∆Vs
Rg
E S
Son impédance d’entrée Ze
Son impédance de sortie Zs ∆Eg ∆Ve Ze Zs ∆Vs
gm.∆Ve
Sa dynamique Vs max – Vs min
Ze = ∞ Vdd
Ampli à base du NMOS :
Z s = rds
Le gain du montage est alors :
RP
∆Vs ∆Vs
GV = = − g m ⋅ ( rds // RP ) Rg
∆Ve E S
La résistance de sortie ∆Eg ∆Ve ∆Vs

∆Vs
rs = = rds // RP
∆I s ∆Ve = 0 81
Amplificateur NMOS réel

Caractéristique de transfert
Vdd
1
Id Id Pente :
Id rds
RP VddVdd
Vs
RPRP
S
VgsV-V -V>0,2V
gstn tn >0,2V
E VgsV-V -V>tn 0V
gstn > 0V
Ve
VdsV=dsV
=s Vs
Vs2 Vs1 VddVdd
VgsV-V -V=tn 0V
gstn = 0V
Vs
Vs En zone active Ve − Vtn > 0, 2V
Vdd Gain de l’amplificateur
NMOS Zone de fonctionnement
zone active (ZA)
On n’atteint jamais 0V (zone de gain):
NMOS zone ohmique Ve − Vtn < Vs < Vdd
en sortie car on Ve-Vtn
observe la distorsion Vee
due à la zone ohmique 0V Vtn Vdd = 3V
saturation du 82
NMOS Vds=Vgs-Vtn NMOS bloqué

Vdd
Problème : comment faire pour obtenir un ∆Id
gain élevé avec ce type de montage? RP
∆VS
Rg
G D
∆Eg ∆Ve rds ∆VS

gm. ∆Ve
S
Ex : on veut un gain |Gv|=200. Quelle tension d’alimentation Vdd

est alors nécessaire?
∆Vs
Rappel : GV = = g m ⋅ ( rds // RP )
∆Ve
Pour ce calcul, on considère que rds >> RP et Vgs − Vtn = 0, 2V ( LZA)
83

Constat
L’amplificateur à source commune et charge résistive est

incompatible avec une techno CMOS standard (actuellement
Vdd<3V) :
En effet, pour augmenter le gain à courant de polar Id constant,
il faudrait augmenter la résistance RP et donc augmenter la
tension d’alim Vdd
Id Vds = (Vgs − Vtn )
Charge active PMOS
Vdd 1
RP1 RP 2 > RP1
Vdd 2 1
RP 2 RP 2
1
RP1
Vdd 1 Vdd 2
On va donc utiliser un PMOS pour réaliser la charge active et
pour obtenir le fort gain désiré
Charge active Rp de valeur élevée dans la zone d’amplification
84
à un étage

(a) Caractéristique de transfert Vs(Ve)

(Transconducteur réel = NMOS + charge active PMOS)
Vdd LZA PMOS
Isd=Id
Id Vsg ( P ) = Vdd − VP Charge active PMOS : rds ( P ) très élevée
Vsg ( P )
Vsd ( P )
Vsg ( P ) = Vdd − VP
VP Sortie
Entrée Vsd(P)
Vds ( N ) Vs = Vds ( N )
Vdd
Ve = V
gs ( N ) Vs = Vdd − Vsd ( P )
LZA NMOS
Ids=Id Ve = Vgs ( N ) = 3V Ve = Vgs ( N ) = 3V
Ve = Vgs ( N ) = 2V Ve = Vgs ( N ) = 2V
Ve = Vgs ( N ) = 1V Ve = Vgs ( N ) = 1V
Vdd = 3V Vds(N) V = 3V Vs
Fort gain dans cette zone dd: 86
PMOS et NMOS sont ZA

Caractéristique de transfert Vs(Ve)

Vdd Id LZA NMOS LZA PMOS
Id Vsg ( P ) = Vdd − VP Ve = Vgs ( N ) = 3V
Vsg ( P )
Vsd ( P )
VP Sortie Ve = Vgs ( N ) = 2V
Entrée Vs = Vds ( N )
Vds ( N ) Ve = Vgs ( N ) = 1V
Ve = V = Vdd − Vsd ( P ) Vdd = 3V Vs
gs ( N ) PMOS : ZΩΩ
Ve = Vgs ( N ) NMOS : bloqué
Vs Ω
PMOS : ZΩ
LZA PMOS : Vsd ( P ) = Vsg ( P ) − Vtp NMOS : ZA
⇔ Vs _ max = V p + Vtp Vs _ max PMOS : ZA

NMOS : ZA
∆Vs
LZA NMOS : Vds ( N ) = Vgs ( N ) − Vtn PMOS : ZA
Ω
NMOS : ZΩ
⇔ Vs _ min = Ve − Vtn Vs _ min
Ve 87
∆Vs correspond à la dynamique de l'amplificateur Vtn Vdd = 3V
à un étage

(b) Amplification, dynamique, saturation

Vdd
Id Vsg ( P ) = Vdd − VP
Polarisation Ve0 Vsg ( P )
Vsd ( P )
VP Sortie
Entrée Vds ( N ) Vs = Vds ( N )

Ve = V
gs ( N )
= Vdd − Vsd ( P )
Ve = Vgs ( N )
Composante basse fréquence sinusoïdale Vsin
Amplification linéaire
Vs ∆Ve Ve V s ∆Vs
Vdd = 3V Vdd = 4V GV =
Zone d’amplification lorsque
∆Ve
PMOS & NMOS en ZA
∆Vs Vs 0
∆Ve Ve 0 ∆Vs
Ve
Vtn Ve 0 Vdd = 3V Vtn 89 t

Vdd
Vsg ( P ) = Vdd − VP
Saturation Vsg ( P ) Id
Vsd ( P )
VP Sortie
Entrée Vds ( N ) Vs = Vds ( N ) Vs attendu si

amplification linéaire
Ve = V
gs ( N )
= Vdd − Vsd ( P )
Ve = Vgs ( N ) Vs réel obtenu dû
aux deux MOS pas
simultanément en ZA
Vs ∆Ve Ve V s
Vdd = 3V Vdd = 4V PMOS
Ω
ZΩ
∆Vs Vs 0
∆Ve Ve 0 ∆Vs
NMOS
Ω
ZΩ
Ve
Vtn Ve 0 Vdd = 3V Vtn 90 t

Saturation Vs attendu
Vs obtenu
Vs attendu Vs obtenu
Ve V s Ve
Vdd = 4V
Spectre
Vs 0 Veff _1
∆Ve Ve 0 ∆Vs
NMOS Veff _ 2 Veff _ 3 Veff _ 4

Ω
ZΩ
Ve
Vtn t f0 2 ⋅ f0 3 ⋅ f0 f
∑ eff _ k
V
k =2
2
Taux de distorsion d’harmoniques THD = Veff _1

91

Vdd ∆Ve
Vs
Id
PMOS
Ω
ZΩ
Vs = Vp + Vtp
Zone d’amplification :
VP Sortie PMOS & NMOS en ZA
∆Vs
Entrée
Vs Vs = Ve − Vtn
Ve NMOS
Ω
ZΩ
Ve
Vtn Vdd = 3V
Dynamique en sortie (zone de gain) :
LZA( N ) < Vs < LZA( P ) ⇔ Ve − Vtn < Vs < V p + Vtp
Résistance de sortie de l’étage : rs = rds ( N ) // rds ( P )
Gain en tension : GV = − g m ⋅ rs = − g m ⋅ rds ( N ) // rds ( P )
Permet d’obtenir un fort gain (linéaire) avec Vdd faible
Compatible avec les technos CMOS actuelles
92
à un étage

(c) Comportement en fréquence
Rappel : Modèle petit signal d’un TMOS en ZA

G
Cgs Cgd
S D G cgd D
LD
W
rds cdb
eox
n+ n+ ZE cgs gm.∆Vgs ZS
C jSW L
Cj Csb Cdb
∆L ∆L S
Transconductance gm :
12
δI W I ds  W 
g m = ds = 2 K n Vgs − Vtn  = 2 = 2 ⋅  K n ⋅ ⋅ I ds 
δ Vgs L Vgs − Vtn  L 
∆Vds L
Résistance dynamique de sortie rds : rds = =
∆I ds ken .I ds
Capacités c = C ⋅ W ⋅ ∆L 2

gd ox cgs ≈ ⋅ Cox ⋅ W ⋅ L
3
cdb , sb = C j ⋅ W ⋅ LD + 2 ⋅ (W + LD ) ⋅ C jSW
94
Impédance Vde sortie Zs de l’étage

dd
rs : résistance de charge en sortie
Id
rs = rds ( N ) // rds ( P )
rds ( P )
VP cgd ( P ) 1 pF par ex. ∆ Vs
cdb ( P )
cs
gm.∆Ve rs
ZS
cext ∆ Vs
cgd ( N ) cdb ( N )
cs : capacité de charge en sortie
cs = cdb ( N ) + cgd ( N ) + cdb ( P ) + cgd ( P ) + cext
rds ( N )
∆ Ve gm.∆Ve avec cdb ( N ) >> cgd ( N ) et cdb ( P ) >> cgd ( P )
1
Fonction de transfert GV = − g m ⋅ Z s = − g m ⋅ rs // jω ⋅ cs 95
On en déduit alors l’expression de la fonction de transfert

− g m ⋅ rs G0 1
GV ( f ) = = avec f c =
1 + j ( f fc ) 1 + j ( f fc ) 2π ⋅ rs ⋅ cs
Diagramme de Bode en module
G dB Pente -20dB/déc
? G0 _ dB Fréquence de transition f T :
définie comme la fréquence
G0 pour laquelle le gain
fc fT log ( f ) de l'étage GV ( f T ) = 1
Diagramme de Bode en phase

Arg ( G v (ω ) )
90°
45 °
0° 96
fc fT log ( f )

G dB BP
G0
A la fréquence de transition :
G0
GV ( fT ) = =1
1 + j ( fT f c ) fc fT log ( f )
Montrer que le produit (Gain x Bande passante)=fT :

fT = f c ⋅ G0
G0
⇔ =1
1 + j ( fT f c )
⇔ G0 = 12 + ( fT f c )
2
2
⇔ fT f c = G0 − 1 ≈ G0 si G0 >> 1
97

G dB BP
gm G0
En déduire que : fT =
2π ⋅ cs
fc fT log ( f )
Remarque : fT indépendant de rs comment faire pour fT ?

Pour augmenter le gain, on peut augmenter rs mais alors la BP est
réduite !
A consommation constante, le produit (Gain x Bande passante) est
donc constant !
Solution : Pour augmenter fT

I
… il faut augmenter gm : g m = 2 ds ce qui entraine une
Vgs − Vtn de la consommation !
98
Amélioration des performances en fréquence
Fréquence de transition inversement proportionnel à cs : fT = g m

∆ Vs 2π ⋅ cs
cs cs = cdb ( N ) + cgd ( N ) + cdb ( P ) + cgd ( P ) + cext
rs
gm.∆Ve avec cdb ( N ) >> cgd ( N ) et cdb ( P ) >> cgd ( P )
ZS
donc cs ≈ cdb ( N ) + cdb ( P ) + cext
Optimisation du dessin des TMOS
Rappel
Repliement
de la grille
Cdb , sb ∝ W ⋅ LD Csb W
Cdb = ∝ ⋅ LD
Cours 6
2 2
99
2012-2013
IV Miroir de courant
Objectif
Réaliser un générateur de courant Ipol commandé en courant :

Valeur du courant indépendante de la tension de sortie Vs à ses bornes
Ipol est lui-même commandé par un courant de référence Iref.
Iref Ipo
l
n.Iref Vs I pol = n ⋅ I ref

n : coefficient de
proportionnalité
Utilisation d’un transconducteur réel d’impédance rs non infinie

Iref Ipol
n.Iref rs Vs I pol ≠ n ⋅ I ref

Vs
I pol = n ⋅ I ref +
rs
Ipol dépend de rs. Comment doit être cette résistance pour minimiser son effet?
n doit être le plus précis possible
101
Miroir de courants à transistors MOS
Miroir à NMOS Miroir à PMOS
Vdd Vdd
rref P2 :
VA Vsg
P1 : W2/L
Iref Ipol Vs
W1/L
Vs Ipol
N1 :
Iref
W1/L N2 :
Vgs rref VA
W2/L
102
Miroir de courants à NMOS

Vdd
rref
VA
I ds1 ≈ K n ⋅ ⋅ (Vgs − Vtn )
W1 2
≈ K n ⋅ ⋅ (Vgs − Vtn )
Iref
W2 2
L Ipol I ds 2
L
Vs
N1 :
W1/L N2 :
Vgs
W2/L
N1 est toujours en zone active puisque :

Vds = Vgs > Vgs - Vtn
Les deux transistors N1 et N2 sont polarisés en ZA avec le

même Vgs, or en ZA, Ids ne dépend que de Vgs donc :
I ds 2 (W L )2
≈
I ds1 (W L )1 103
Miroir de courants à NMOS
Comment fixer Ids1 pour un NMOS donné (W/L)?

En ZA : Vdd
I ds1 ≈ K n ⋅ ⋅ (Vgs − Vtn )

W1 2
R
L VA
Iref Ipol
I ref
⇒ Vgs = + Vtn
W1
Kn ⋅ N1 :
Vs
L
W1/L N2 :
Écrivons la maille coté entrée : Vgs
W2/L
Vdd − Vgs
Vdd = I ref ⋅ R + Vgs ⇒R=
I ref
104
Dispersions technologiques
Etapes techno complexes incertitude absolue

Ex : variation d’une résistance carrée de l’ordre de 10%
Idem pour la variation des épaisseurs
Par contre, deux composants réalisés à proximité sur le

même substrat sont très similaires
Réalisation d’appariement de composants notamment dans le cas
de circuits dont les performances dépendent de rapports de
composants plutôt que de valeurs absolues
Quelques règles pour optimiser l’appariement :

Même structure, même forme, même taille, Même orientation
Même voisinage, même T°, distances minimales
105
Exemple de techniques d’appariement
Même taille et même forme
106
Distance minimale
107
Même orientation élimination des dissymétries

dues aux anisotropies
108
Exercice : Miroir de courants à NMOS

Vdd
Prenons un cas simple de conception en rref

VA
technologie AMS 0.35µm BiCMOS :
Iref Ipol
On rappelle : Lmin = 0,35 µm (W / L )1 = 50
K n = 55 µA / V 2 Vtn 0 = 0,57 V Vs
N1 :
Trouver R permettant d’obtenir W1/L N2 :
Vpol
un courant Iref de 500µA W2/L
I ref Vdd − Vgs

⇒ Vgs = + Vtn = 996mV ⇒R= = 4007 Ω
W1
Kn ⋅ I ref
L
En considérant deux transistors N1 et N2 avec la même longueur de
grille = 5 Lmin , en déduire la longueur de N2 pour obtenir Ipol=1mA.
I ds 2
=
(W L )2
⇔1 =
(W
2 (5*0.35*10−6 ) )
⇒ W2 = 175µm
I ds1 (W L ) 0.5 50
1 109
FIN

CCMA

Uploaded by

Document Information

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

CCMA

Uploaded by

Copyright:

Available Formats

Licence Professionnelle

« Métiers de la Microélectronique et des Microsystèmes »

Conception Microélectronique Analogique

Emmanuel Pistono Année universitaire 2012-2013

Projet de conception CAO : 17h30

25 pages max (couverture non comprise)

Partie I : Transistors MOS et technologie CMOS

Partie II : Conception de circuits en technologie CMOS

La vie d’une puce

Objectif : Réaliser une fonction électronique intégrée

Les grandes étapes de sa fabrication

Layout du circuit fabrication des masques

Réalisation du DIE sur wafer

Packaging de la puce microélectronique

Insertion du composant encapsulé

Fonctions digitales Fonctions analogiques

Dispersion techno du Dispersion techno du

Outils de conception dédiés Outils de conception dédiés CAO

Calculs puissants jusqu’à qq GHz : limite techno et problème de

conception niveau transistor (nécessite 2 à 3 passes contre 1 en numérique)

Très hautes fréquences

Enjeu industriel : réduction des cartes et composants

Intégration de systèmes complets

Débit (GB/s) ↗ : Montée en fréquence

Part d’analogique dans un téléphone mobile

Technologues : travaillent sur la dimension z

Concepteurs : utilisent les modèles des composants développés par

Étude papier (modèle simplifié des composants)

CAO avant placement/routage

Extraction effets parasites

Tests de validation, mesures

Transistors à effet de champ MOSFET : TMOS

Composant le plus utilisé en microélectronique

4 électrodes : Grille, source, drain et substrat (bulk)

Semiconducteur monocristallin très pur

Mais il existe tout de même un très faible courant dû

La mobilité µ, d’un e- ou d’un trou correspond à la

Mobilité des e- environ 2 fois celle des trous

Adjonction de matériaux dopant de valence 5 (Arsenic,

4 e- du dopant s’engagent dans des liaisons chimiques

Adjonction de matériaux dopant de valence 3 (Bore)

Les 3 e- de l'atome dopant de Bore s’engagent dans des

Les trous mobiles rendent le matériau d’autant plus 19

De la capacité MOS au transistor NMOS

s’accumulent sous l’électrode métallique

l’électrode métallique SC déplété (vide de charges mobiles)

Qd VGB ↗ e- libérés par effet thermique dans le substrat

inversion locale du type de SC (devient localement de type N à

MOSFET canal N : capacité MOS + 2 zones de contact de type N

Si VGB >0 : création locale d’un substrat de type N sous la grille

Effet de champ : Modulation électrostatique d’une densité de

NMOS : principe de fonctionnement

Principe de fonctionnement du NMOS

Tension drain-Source VDS > 0 met en mouvement les électrons

Caractéristique Id(Vds) idéalisée

1) Si VGS < Vtn= 0V : canal vide

Caractéristique Id(Vds) réelle

VA~30V à 200V : tension de Early Vgs-Vtn<0V Vds

Caractéristique Id(Vds) réelle

VA~30V à 200V : tension de Early Vgs-Vtn<0V Vds

(Vgs − Vtn ) ⋅Vds 

Caractéristique Id(Vds) réelle

VA~30V à 200V : tension de Early Vgs-Vtn<0V Vds

Zone active : Vds > Vgs − Vtn ( )