СЪДЪРЖАНИЕ

ТEМА 1. ЛОГИЧЕСКИ СХЕМИ НА КОМПЮТЪРНИ СИСТЕМИ .......... 6

Т 1/1. Логически схеми. Основни параметри. Видове логически схеми 6
I. Общи сведения и класификация на интегралните схеми ................. 6
II. Параметри на цифровите интегрални схеми .................................... 9
III. Видове логически интегрални схеми ............................................ 12
Т1/2. Транзисторно-транзисторни логически схеми. Статичен режим.
Характеристики - предавателна, входна и изходна.......................................... 17
I. Основен транзисторно-транзисторен логически елемент (ТТЛ).... 17
II. Статични параметри на ТТЛ елементите. Характеристики .......... 21
Т 1/3. ТТЛ интегрални схеми. Схеми на свързване при снемане на
характеристиките им .......................................................................................... 28
I. Форма на корпуса.............................................................................. 28
II. Маркировка на ТТЛ интегрални логически елементи................... 29
III. Характеристики на основния ТТЛ елемент И-НЕ ........................ 30
IV. Схеми на свързване при изследване на основния ТТЛ елемент –
SN7400 ............................................................................................................ 31
Т 1/4. Модификация на основния ТТЛ елемент. Логически елементи с
отворен колектор ................................................................................................ 36
I. Модификация на основния ТТЛ елемент ........................................ 36
II. Логически елементи И и ИЛИ-НЕ, реализирани с помощта на ТТЛ
ЛЕ .................................................................................................................... 40
II. Съвместна работа на ТТЛ логически елементи от различни серии
и влияние на неизползваните входове .......................................................... 41
Т 1/6. Свързване на ТТЛ схеми. Свързване на резистори, кондензатори
и транзистори към логически схеми ................................................................. 43
I. Видове свързвания на логически елементи ..................................... 43
II. Свързване на ЛЕ с R, C и транзистор ............................................. 45
III. Свързване на други елементи - външен товар .............................. 51
ТЕМА 2. ПОСЛЕДОВАТЕЛНОСТНИ ЛОГИЧЕСКИ СХЕМИ ................ 53
Т 2/1. Класификация на тригерните УСТРОЙСТВА. Видове тригери в
интегрално изпълнение ...................................................................................... 53
I. Общи сведения и класификация на интегралните тригери ............ 53
II. Асинхронен RS-тригер .................................................................... 57
III. Синхронен RS-тригер..................................................................... 59
IV. D-тригер .......................................................................................... 61
V. DV-тригери ...................................................................................... 63
VI. Броячни тригери (Т-тригери)......................................................... 64
VII. JK-тригери ..................................................................................... 66
Т 2/2. Многотактни и еднотактни тригерни устройства. Динамичен
тригер .................................................................................................................. 70
I. Тригерни устройства с многотактно действие ................................ 70
II. Tригери с еднотактно действие....................................................... 72
III. Динамични тригери ........................................................................ 80
3
 Т 2/5. Асинхронни тригерни броячи ....................................................... 84
Общи сведения и класификация на броячите..................................... 84
I. Асинхронни тригерни броячи .......................................................... 86
II. Асинхронни броячи в интегрално изпълнение .............................. 93
Т 2/6. Синхронни тригерни броячи ......................................................... 94
I. Синхронни събиращи броячи........................................................... 94
II. Синхронни изваждащи броячи ....................................................... 95
III. Реверсивни синхронни броячи ...................................................... 96
Т 2/7. Двоично-десетични броячи. Съкратени броячи и делители на
честота .............................................................................................................. 103
I. Двоично-десетични броячи ............................................................ 103
Изходи................................................................................................. 105
II. Съкратени броячи и делители на честота..................................... 106
III. Ред за синтез на броячи............................................................... 111
T 2/10. Регистри - общи сведения. Паралелни и последователни
регистри. Реверсивни регистри ....................................................................... 117
I. Общи сведения и класификация на регистрите ............................ 117
II. Паралелни регистри....................................................................... 119
III. Последователни регистри ............................................................ 123
IV. Реверсивни регистри .................................................................... 125
Т 2/11. Брояч на Джонсън. Генератори на псевдослучайни
последователности ........................................................................................... 128
I. Кръгов преместващ регистър. Брояч на Джонсън ........................ 128
ІІ. Генератори на псевдослучайни последователности .................... 130
III. Методика за синтез на регистри .................................................. 132
ТЕМА 3. ЦИФРОВИ УСТРОЙСТВА ОТ КОМБИНАЦИОНЕН ВИД. .. 137
Т 3/1. Суматори. Общи сведения и класификация. Едноразрядни
комбинационни суматори на два и три входа ................................................ 137
I. Едноразрядни комбинационни и натрупващи суматори. Общи
сведения за суматорите. Класификация...................................................... 137
II. Едноразрядни комбинационни суматори ..................................... 138
T 3/2. Едноразрядни натрупващи суматори. Двоично-десетични
суматори ........................................................................................................... 145
I. Едноразряден натрупващ суматор ................................................. 145
II. Едноразряден комбинационно-натрупващ суматор на три входа
....................................................................................................................... 146
III. Двоично-десетичен суматор ........................................................ 147
Т 3/3 Многоразрядни суматори. Суматори в интегрално изпълнение 151
I. Многоразрядни суматори ............................................................... 151
II. Многоразряден комбинационен суматор с паралелно действие. 152
III. Многоразрядни натрупващи суматори ....................................... 154
Т 3/6. Дешифратори, шифратори и кодопреобразуватели ................... 158
I. Дешифратори .................................................................................. 158
II. Шифратори и кодопреобразуватели ............................................. 171

4
 T 3/7. Мултиплексори. Общи сведения и класификация.
Мултиплексори на два и три входа ................................................................. 176
I. Общи сведения и принцип на работа............................................. 176
II. Използване на мултиплексорите като генератори на булеви функции
....................................................................................................................... 178
III. Използване на мултиплексора като суматор............................... 180
Тема 4. ЦИФРОВИ ИНДИКАЦИИ, ЦАП и АЦП .................................... 183
Т 4/1. Цифрови индикации. Управление на индикатори ..................... 183
І. Видове индикатори и тяхното управление .................................... 183
ІІ. Организиране на статична индикация .......................................... 188
ІІІ. Организиране на динамична индикация ..................................... 189
T. 4/2. Цифрово-аналогови преобразуватели (ЦАП)............................ 191
І. Същност на цифрово-аналоговото преобразуване и параметри .. 191
ІІ. Последователни цифрово-аналогови преобразуватели ............... 193
ІІІ. Паралелни цифрово-аналогови преобразуватели ....................... 195
Т 4/3. Аналогово–цифрови преобразуватели........................................ 203
І. Грешка от квантуване и апертурна грешка ................................... 203
ІІ. Паралелни аналогово–цифрови преобразуватели........................ 204
ІІІ. Последователни АЦП................................................................... 205
ІV. Паралелно–последователен метод за аналогово–цифрово
преобразуване ............................................................................................... 206
V. Тегловен метод за аналогово–цифрово преобразуване ............... 207
VІ. Преброителен метод за аналогово–цифрово преобразуване ..... 208
КОНТРОЛНИ ВЪПРОСИ.......................................................................... 212
Комбинационни логически схеми с един и няколко изхода................ 212
Асинхронни и синхронни тригери. Еднотактни и многотактни тригерни
устройства......................................................................................................... 213
Броячи ..................................................................................................... 214
Регистри .................................................................................................. 215
Едноразрядни комбинационни, натрупващи и двоично-десетични
суматори ........................................................................................................... 216
Дешифратори и кодопреобразуватели .................................................. 217
ПРИМЕРНИ ТЕМИ ЗА КУРСОВО ПРОЕКТИРАНЕ ............................. 219
ЛИТЕРАТУРА............................................................................................ 222

5
 ТEМА 1. ЛОГИЧЕСКИ СХЕМИ НА КОМПЮТЪРНИ СИСТЕМИ

Т 1/1. ЛОГИЧЕСКИ СХЕМИ. ОСНОВНИ ПАРАМЕТРИ. ВИДОВЕ ЛОГИЧЕСКИ

СХЕМИ

I. Общи сведения и класификация на интегралните схеми

Електронните схеми се разделят на две големи групи в зависимост от ха-
рактера на протичащите в тях процеси и обработваните сигнали: аналогови и
цифрови схеми.
В аналоговите схеми параметрите на сигналите са аналогови величини,
които приемат стойност в някаква непрекъсната област. Такива схеми са раз-
личните усилватели, компаратори, ограничители, формирователи и др.
Цифровите схеми обработват дискретни (цифрови) сигнали, чиито пара-
метри приемат краен брой стойности (най-често две). Такива са логическите
схеми, които във функционално отношение могат да се представят с показаната
на фиг. 1 блокова схема.

x1 f1
x2 f2
x3 логическа
схема
вход изход

xn fk

Фиг. 1

На входовете се подават n електрически сигнала, които реализират про-

менливите x1, x2, . . . , xn. Схемата изпълнява определени операции над тези сиг-
нали и изработва k изходни сигнала, всеки от които е функция на входните
променливи. Ако входните променливи са двоични и елементите на схемата
изпълняват логически операции, то изходните променливи f1, f2, . . . ,fk ще опре-
делят стойностите на k логически функции от n аргумента.
В зависимост от историческия период, за реализиране на тези електронни
схеми са се използвали различни компоненти - електронни лампи, полупровод-
никови диоди и транзистори, а така също и интегрални схеми. Конкретно за из-
числителната техника, тази елементна база определя поколенията електронно-
изчислителни машини (ЕИМ):
- първо поколение - лампови ЕИМ;
- второ поколение - ЕИМ, изградени с дискретни полупроводникови еле-
менти;
- трето поколение - ЕИМ, изградени с интегрални схеми с различна сте-
пен на интеграция
Предмет на тази лекция са интегралните схеми (ИС). Трябва да се знае, че
интегралните схеми са се появили към 60-те години и за сравнително кратко

6
време се наложиха като основен градивен елемент не само в изчислителната
техника, но и в електрониката въобще.
Предпоставка за бързото им усъвършенстване и развитие бяха, от една
страна, развитието на технологиите за производство на транзистори (епитакси-
ално нарастване на слой полупроводник върху подложка, фотолитографията) и
наличието на материална база за реализация на тези технологии в промишлени
мащаби с въвеждане на частична или пълна автоматизация и, от друга, непре-
къснато нарастващата нужда от използване на достатъчно евтини, сигурни и в
голямо количество елементи за различни електронни устройства.
ИНТЕГРАЛНА СХЕМА – това са група компоненти, участващи в опре-
делена електронна схема, свързани по функционален признак помежду си, обе-
динени на повърхността на обща подложка, затворени в общ корпус за хер-
метизация и защита от механични въздействия, които представляват едно
цяло и са създадени на базата на единен технологичен процес на производство
с използване на групови методи за изработване.
Съществува голямо разнообразие на конкретните технологии за изработ-
ване на интегрални схеми. При класифицирането им по технологичен признак
се различават:
- монолитни;
- тънкослойни;
- хибридни и др.
Видовете технологии не са предмет на разглеждане в лекцията.
Засега най-голямо разпространение са намерили монолитните интегрални
схеми, наричани още твърди или полупроводникови. Те се характеризират с
това, че всички техни компоненти са реализирани на основата на силициева
подложка. Едновременното изработване на всички компоненти осигурява ед-
наквостта на параметрите им. Монолитните интегрални схеми се отличават с
висока степен на интеграция - на единица площ от повърхността и в дълбочина
се създават много голям брой компоненти. Ограничение в това отношение се
поставя от необходимостта да се изолират добре елементите на схемата един от
друг. Най-характерно за монолитните интегрални схеми, изпълнени по бипо-
лярна технология е:
1. Масово използване на транзисторите.
2. Използване на елементи от транзисторните структури като диоди.
3. Резисторите, създавани по тази технология, са с големи толеранси (10-
20%) и сравнително ниски стойности - до (10-50 k) и силно зависят от околна-
та температура.
4. Като кондензатори се използват капацитетите на p-n преходи, анало-
гични на преходите база - колектор на транзисторите. Поради малките площи
на тези преходи, стойностите на капацитетите рядко достигат 100-200 pF, като
точността на създадените по този начин кондензатори е сравнително ниска
(20 %). Поради големите трудности при изработване на капацитети в интеграл-
но изпълнение, включването им в структурата на ИС се избягва, като конденза-
торите се включват външно.

7
 5. В интегрално изпълнение не съществува елемент, аналогичен на ин-
дуктивността. Този недостатък се избягва чрез създаване на възможност за до-
пълнително външно включване на необходимата индуктивност.
Отделен клас монолитни интегрални схеми са тези, изградени на основа-
та на полеви транзистори със структура метал – окис - силиций (МОС). Тези
транзистори се отличават с високо входно съпротивление и за разлика от бипо-
лярните, се управляват с напрежение, вместо с ток.
Напоследък все по-голямо приложение намират т.нар. симетрични (до-
пълващи се) МОС интегрални схеми - т.нар. CMOS. При тях се използва после-
дователно свързване на два транзистора с противоположна проводимост на ка-
нала (p и n), като и при двете логически нива единият транзистор е отпушен, а
другият - запушен. Поради това, бързодействието им е по-високо от това на
обикновените MOS интегрални схеми, а консумацията им в статичен режим е
изключително ниска.
По функционален признак, интегралните схеми се разделят на линейни и
цифрови.
Линейните интегрални схеми се използват за реализиране на аналогови
електронни схеми. Те преобразуват аналогови параметри на входните сигнали -
амплитуда, честота, фаза и други като последните заемат неограничен брой
стойности в определен обхват. Днес на пазара се предлагат най-разнообразни
линейни интегрални схеми, като операционни усилватели, компаратори, стере-
одекодери и др.
При цифровите интегрални схеми, наричани още ЛОГИЧЕСКИ, входни-
те и изходни сигнали могат да заемат строго определени (обикновено две) сто-
йности. Стойността на изходният сигнал зависи от входните сигнали и логичес-
ката функция, реализирана от схемата. Следователно логически елементи се
наричат интегрални схеми, предназначени за логическо преобразуване на ин-
формацията. Те реализират булеви функции и трябва да отговарят на условията
за логическа пълнота. Първоначално се произвеждаха цифрови интегрални
схеми за реализиране само на основните логически операции - И, ИЛИ, НЕ, И-
НЕ, ИЛИ-НЕ. Скоро, обаче, номенклатурата на цифровите интегрални схеми се
разшири и обхвана редица схеми с ниска степен на интеграция – тригери от
различен вид, както и схеми от средна степен на интеграция - дешифратори,
броячи, регистри и др.
В цифровите интегрални схеми логическите нива се представят най-често
с нива на напрежения. Обикновено се приема, че по-високото по алгебрична
стойност напрежение отговаря на логическа единица, а ниското ниво на логи-
ческа нула. При такова определяне на нивата се казва, че се работи с положи-
телна логика. При отрицателната логика става обратно - ниското ниво е логи-
ческа 1, а високото – логическа 0. В техническата литература се предпочита по-
ложителната логика, а цифровите интегрални схеми за краткост се наричат про-
сто интегрални схеми.

8
 II. Параметри на цифровите интегрални схеми
При цифровите интегрални схеми, основен градивен елемент е логичес-
кият елемент (ЛЕ). Последният представлява електронна схема, чиито входни и
изходни сигнали могат да имат само две състояния - ниско и високо ниво на
напрежение. При това, стойността на изходния сигнал е булева функция от сто-
йността на входния сигнал. Даден логически елемент може многократно да се
използва за формиране на една интегрална схема. Свойствата на използвания
като градивен логически елемент определят характеристиката на интегралната
схема, която се дава с т.нар. параметри. Основните параметри на интегралната
схема са следните:

1. Гранични входни и изходни логически нива. Известно е, че по-

сложните електронни схеми се изграждат с помощта на интегрални схеми, като
към изхода на една интегрална схема се свързват входовете на други. Това изи-
сква съгласуване на входните и изходните напрежения по начин, осигуряващ
нормална работа на свързаните елементи. За всяка интегрална схема се опреде-
лят следните гранични напрежения:
- U0изх - максимално изходно напрежение, което се възприема от следва-
щата интегрална схема все още като лог. 0;
- U1изх - минимално изходно напрежение, което се възприема от следва-
щата интегрална схема все още като лог. 1;
- U0вх - максимално входно напрежение, което се възприема от следваща-
та интегрална схема все още като лог. 0;
- U1вх - минимално входно напрежение, което се възприема от следващата
интегрална схема все още като лог. 1 - изходящото напрежение остава в грани-
ците на съответното логическо ниво.
Стойностите на тези нива се гарантират от производителите за най-
тежките възможни условия за работа. На всяко логическо ниво съответства оп-
ределен граничен ток, който се дефинира както следва:
- I0изх - максимален ток за изходно лог. ниво 0, при който изходното нап-
режение не превишава U0 изх;
- I1изх - максимален ток за изходно лог. ниво 1, при който изходното нап-
режение не става по-ниско от U1 изх;
- I0вх - максимален ток, консумиран от съответния вход при логически си-
гнал 0;
- I1вх - максимален ток, консумиран от съответния вход при логически си-
гнал 1.
При определяне на тези токове също се вземат предвид всички възможни
фактори, предизвикващи увеличението им.

2. Бързодействие. Основни величини, характеризиращи бързодействието

на интегралната схема, са времената за превключване и продължителността на
фронтовете на изходните сигнали (фиг. 2).
-tз01 - време за превключване на изхода от състояние 0 в състояние 1;

9
 1 U вх

0 Uпn

tф 10 Uизх
tф 01
1
0.1U m
0.9
Um
U
Uпn 0 .1U m
0
tз1 0 tз01

Фиг. 2

- tз10 - време за превключване на изхода от състояние 1 в състояние 0;

- tф01 - продължителност на фронта при преминаване на изхода от състоя-
ние 0 в състояние 1;
- tф10 - продължителност на фронта при преминаване на изхода от състоя-
ние 1 в състояние 0;
Времената на превключване съответстват на закъснението на изходния
сигнал спрямо входния. Обикновено се измерват при Uизх = Uвх = Uп, където Uп
е напрежение на превключване. Необходимо е да се знае, че времената на зад-
ръжка са различни. Поради това, за сравняване на бързодействието на различни
интегрални схеми се използва средното време за превключване:
Tз.ср. = (tз01 + tз10) / 2;
Продължителността на фронтовете се измерва най-често между нива 0,1 и
0,9 от амплитудата на изходния импулс, като към изхода се включва стандартен
товар.
Бързодействието на даден логически елемент зависи от броя на входовете
му, получили едновременно управляващ сигнал. Това бързодействие е макси-
мално, когато всички входове получават този сигнал, тъй като в противен слу-
чай входният капацитет нараства от паразитния капацитет между отделните
входове.

3. Консумация. Консумираната от една интегрална схема мощност се оп-

ределя от захранващото напрежение и от протичащия през транзисторите й ток.
Този ток, а следователно и консумираната мощност, са най-често различни за
двете изходни състояния на интегралната схема.
Особеност на работата на интегралната схема е повишаването на консу-
мацията при превключване. Това се дължи главно на токовете за презареждане
на паразитните капацитети в схемата. Поради тази причина консумираната мо-
щност се увеличава с увеличаване на честотата на превключване, особено кога-
то на изхода на елемента товарът е капацитивен.
Най-често използваната величина за характеризиране на консумираната
мощност е средната мощност за двете изходни състояния – Pт.ср..
10
 Параметрите бързодействие и консумация са най-важните при избора и
практическото използване на интегралните схеми. Между тях съществува и тя-
сна взаимна връзка: повишаването на бързодействието е свързано с по-бързото
презареждане на паразитните капацитети, за което са необходими по-силни то-
кове, а това води до увеличаване на консумацията; обратно, понижаването на
консумацията може да се постигне с повишаване на съпротивленията в схеми-
те, което увеличава времеконстантите за презареждане на паразитните капаци-
тети, което от своя страна води до намаляване на бързодействието.
За едновременно сравняване на интегралните схеми по тези два параме-
търа често се използва обобщеният качествен показател К.
K = tз.ср. . Pт.ср.
Извод: Колкото този показател е по-малък, толкова по-икономично е
постигнато съответно бързодействие.

4. Товароспособност. Този параметър на интегралната схема определя

възможностите й да управлява подобни елементи. Той се характеризира с кое-
фициента на разклонение N, който се определя от максималните стойности на
входните и изходни токове и може да е различен за различните логически нива:
N0 = I0изх / I0вх; N1 = I1изх / I1вх;
Обикновено в справочниците се дава по-ниската от двете стойности, тъй
като тя определя максималния брой входове на логическия елемент, които мо-
гат да бъдат включени към един изход. Нарича се още коефициент на разкло-
няване по изход.
В някои случаи се дава още и коефициент на обединяване по вход (М).
Този коефициент е равен на броя на предвидените в конструкцията на логичес-
кия елемент входове.

5. Шумоустойчивост. Различаваме два вида шумоустойчивост - статична

и динамична. При статичната шумоустойчивост се разглеждат сигнали, чиято
продължителност е значително по-голяма от времето за превключване на ЛЕ. За
сигурна работа на последователно свързани ЛЕ е необходимо да се спазят усло-
вията:
U0изх  U0вх; U1изх  U1вх
На практика при всички видове интегрални схеми не се допуска равенст-
во на тези нива, а се осигурява определена разлика, наречена „шумов резерв”:
U0шр = U0вх - U0изх; U1шр = U1изх - U1вх
Тази разлика определя статичната шумоустойчивост на интегралната
схема.
При динамичната шумоустойчивост на входа на интегралната схема дей-
стват смущаващи сигнали, съизмерими с времето на превключването й.
При динамичната шумоустойчивост се проявява и друга особеност. По-
ради наличието на входен капацитет е възможно сумирането на няколко крат-
11
котрайни смущаващи импулса, всеки от които е постъпил преди този капацитет
да се е разредил от предишния смущаващ импулс. В този случай е възможно
интегралната схема да се задейства от смущаващи импулси, следващи на крат-
ки интервали, амплитудата на всеки от които е по-малка от необходимата за
превключване. За такива импулси динамичната шумоустойчивост може да е и
по-малка от статичната - това зависи от собствената времеконстанта на интег-
ралната схема.

6. Работен температурен интервал. Това е областта от температури на

околната среда, в която интегралната схема може да работи неограничено дъл-
го, като запазва всички свои параметри. Приети са два основни работни обхвата
за произвежданите схеми: от 0 до + 70 С за схеми с универсално приложение и
от -55 до + 125 C със специално приложение в апаратура за военни, космичес-
ки и др. подобни цели.

III. Видове логически интегрални схеми

1. Резисторно-транзисторни логически схеми (РТЛ) ИЛИ-НЕ
Известно е, че елементът ИЛИ може да се представи с еквивалентна схе-
ма, образувана от паралелно свързани ключове (фиг. 3а).
+Ek
+Ek
Rk
Rk Y
Y
Rвх2
Вх1 Rвх1 Вх2 Вх3 Rвх3
Kk11 Kk22 Kk33 T1 T2 T3
300 300 300

Фиг. 3

Изходното напрежение на тази схема е високо (равно на Ек) само в слу-

чая, когато всички ключове са отворени, и е ниско (равно на нула), когато поне
един ключ е затворен. В схемата на интегралния логически елемент ИЛИ-НЕ
(фиг. 3б) ключовете са изпълнени с транзистори.
Когато входното напрежение е нула, съответният транзистор се запушва
(Т1, Т2, Т3). Входният ток е нула. Ако всичките транзистори са запушени, из-
ходното напрежение е равно на +Ек.
Известно е, че елементите се свързват непосредствено с изходите на съ-
ответните предходни елементи. Да предположим, че на входа на логическия
елемент е подадена логическа единица. В този случай входният ток, протичащ
през резистора Rвх на логическия елемент, се изчислява по формулата:
Iвх = (Ek - Ube) / (Rk + Rвх)

12
 Изходното напрежение от предходния логически елемент, от който се
взема логическа 1, ще бъде (фиг. 4):
Uизх1 = (Ek Rвх + Ube Rk) / (Rвх + Rk) = Ek - iвх Rk (1)

+Ek +Ek

ЛЕ1 ЛЕ2
Rk iвх1 Rk

Rвх
T1 T2
Uизх1 UBC

Фиг. 4

От формула (1) се вижда, че изходното напрежение при 1 на изхода на

даден логически елемент в значителна степен зависи от стойността на товарния
ток (iвх). Следователно, изходното напрежение се намалява с увеличаване на
броя на включените входове. За това броят на входовете, включени към един
логически елемент, е ограничен.
Предимства: простота на схемата.
Недостатъци:
- изисква високо стабилни и точни резистори, които с интегрална техно-
логия се изработват трудно;
- ниско входно съпротивление - и при двете логически нива, през резис-
торите протича ток;
- ниска шумоустойчивост (товароспособност n =3) и бързодействие (по-
ради високоомните входни резистори).

2. Диодно-транзисторни логически елементи (ДТЛ) И-НЕ

При тези елементи логическата операция се изпълнява от диоди по същия
начин, както и в случаите, ако е реализирана с дискретни елементи. След диод-
ната схема се включва транзистор, изпълняващ ролята на инвертор.
Ако на един от входовете на диодния логически елемент се подаде нап-
режение 0, съответният диод се отпушва и напрежението в т. А става равно на
0,7 V и не зависи от напреженията, подавани на другите входове. Диодите D4 и
D5 също се отпушват и напрежението на базата на Т1 става – 0,7 V, благодаре-
ние на което той се запушва. Изходното напрежение е високо.
При подаване на висок потенциал на всички входове диодите D1 - D3 се
запушват и напрежението в т. А става почти равно на захранващото напреже-
ние Ucc. Напрежението на базата на транзистора Т1 е по-ниско с 1,4 V от напре-
жението в т. А, т.е. около 2,5 V, в резултат на което транзисторът Т1 се насища.
Изходното напрежение е нула.

13
 Ucc

R1 Rk

Iвх0 2k 2k
Изход
D4 D5
D1
Вх1 T1
A
D2
Вх2

D3 R2 20k
Вх3
-Eб

Фиг. 5

Диодите D4 и D5 са винаги отпушени (необходимият ток се определя от

резистора R2) и служат за създаване на преднапрежение, което фиксира праго-
вото ниво на ДТЛ елемента. Когато всички входове са в състояние “лог. 1”,
транзисторът е наситен и напрежението в т. А Uпр = 1,4 V.
В ДТЛ схемите, за разлика от РТЛ, при висок входен потенциал не про-
тича входен ток (с изключение на тока на утечка на запушения диод). Това поз-
волява към изхода на елемента да се свържат по-голям брой входове. При нуле-
во входно напрежение през изхода на предходната схема протича входният ток
на елемента:
IВХ0 = (E – Ud) / R1,
където Ud - напрежение върху отпушения диод.
Токът Iвхо протича през малкото съпротивление на прехода колектор -
емитер на наситения изходен транзистор. Затова изходното напрежение в този
случай слабо зависи от броя на включените към изхода входове.

Предимства:
- средно бързодействие – 15 - 20 ns;
- добра товароспособност n = 4 - 7.;
- добра шумоустойчивост Uшр = 0,5 – 0,6V.

Недостатъци:
- стойността на съпротивлението, включено към базата на транзис-
тора, е сравнително голяма и то заема значителна площ върху кристала на
интегралната схема;
- силна зависимост на бързодействието от капацитета на товара.

3. Емитерно свързана логика – (ECL) (фиг. 6)

Реализира логически елемент ИЛИ-ИЛИ-НЕ. Трите транзистора имат
общ емитерен резистор R2. Когато на някой от входовете се подаде сигнал еди-
ница, съответният транзистор провежда ток и в изхода логическото ниво е 0.
Същевременно падът на напрежение върху R2 запушва транзистора T3 и в из-

14
хода Y се получава ниво 1. Когато на два входа сигналите станат 0, транзисто-
рите T1 и T2 се запушват от пада на напрежение върху R2, създавано от емитер-
ния ток на провеждащия транзистор T3. Характерна особеност на схемата е, че
транзисторите в нея никога не се насищат, поради което превключването става
много бързо.
+Ecc

R1 R3
Y Y

X1 T1 X2 T3 +Eб
T2

R2

Фиг. 6

Предимства - много високо бързодействие tср = 2 - 5ns;

- висока товароспособност n = 10;
- наличие на втори инверсен изход.
Недостатъци - висока консумация;
- ниска шумоустойчивост.

4. Инжекционни интегрални схеми (интегрална инжекционна логика - I2L)

Инжекционните интегрални схеми са едно от последните постижения на
биполярната технология (фиг. 7).
+Ec

Изходи
Tu
Iy

X
T

I0 I1

Фиг. 7

Показаната схема представлява I2L инвертор. Схемата е изградена само

на транзистори - липсват присъщите на други биполярни интегрални схеми
транзистори и диоди. Важно - базовата област на многоколекторния NPN тран-
зистор T съвпада с колекторната област на PNP транзистора Ти, а базовата об-

15
ласт на Ти е и емитерна област на Т. Този факт определя високата плътност на
компонентите при този вид логика.
Когато X = 1, транзисторът инжектор Ти осигурява базовия ток, необхо-
дим за насищането на инверторния транзистор Т (ток I1). Поради физическата
интеграция на транзисторите, изходното напрежение на инвертора е само ня-
колко десетки mV (лог. 0).
При X = 0 токът I0 е равен на тока на утечка Iу на обратно поляризирания
преход база - емитер на запушения инжектор Ти. Токът I1 се прекратява, изход-
ното съпротивление на инвертора рязко се увеличава и Т почти се запушва. При
захранващо напрежение Ecc = 1,5 V остатъчното напрежение между всеки от
колекторите и емитера е около 0,6 V (лог. 1).
Извод: Принципът на работа на ИС от вида I2L се състои в изменението
на големината и посоката на инжекционния ток под въздействието на входното
напрежение.
Предимства: ниска консумирана мощност (и то динамична), висока сте-
пен на интеграция и сравнително голямо бързодействие (до 50 MHz).
Съществува и още една голяма група интегрални схеми - т.нар. MOS и
CMOS интегрални схеми. Характерно за тях е това, че в тяхната основа лежи
полевият транзистор. Известно е, че той се управлява по напрежение, за разлика
от биполярния, който се управлява по ток. MOS транзисторът се характеризира
с изключително малка разсейвана мощност (определя се от присъщите малки
токове) и голямо входно съпротивление от порядъка на 1014 .
Основните предимства на този тип интегрални схеми са високата степен
на интеграция и изключително малката консумирана мощност.
Като недостатък може да се посочи чувствителното намаление на бързо-
действието и товароспособността.
При разглеждане на видовете интегрални схеми се борави и с понятието
ИНТЕГРАЦИЯ - това е количеството еднотипни вентили - логически елементи
(ЛЕ) в една интегрална схема. Различаваме интегрални схеми със:
- ниска степен на интеграция - до 10 ЛЕ;
- средна степен на интеграция - от 10 до 100 ЛЕ;
- висока степен на интеграция - над 100 ЛЕ.

Заключение
От разгледаните примери се вижда, че съществува голямо разнообразие
от интегрални схеми, изградени по различни технологии. Това позволява във
всеки конкретен случай от практиката да се търси оптимално решение. Най-
широко приложение обаче са намерили ТТЛ интегралните схеми, тъй като са
технологично сравнително евтини и притежават параметри, удовлетворяващи
изискванията на широкия потребител.

16
 Т1/2. ТРАНЗИСТОРНО-ТРАНЗИСТОРНИ ЛОГИЧЕСКИ СХЕМИ. СТАТИЧЕН
РЕЖИМ. ХАРАКТЕРИСТИКИ - ПРЕДАВАТЕЛНА, ВХОДНА И ИЗХОДНА

Увод
Като основен логически елемент на произвежданите цифрови интегрални
схеми се използват елементите И-НЕ (NAND) или елемент ИЛИ-НЕ (NOR). В
зависимост от принципното му схемно решение, както и от използваните за не-
говото осъществяване компоненти и връзките между тях съществуват различни
видове логика.
От всички известни днес логики най-широко приложение намира тран-
зисторно-транзисторната логика (ТТЛ), поради съчетаването на голям брой
предимства:
- високо бързодействие, с възможности за повишаването му;
- умерена консумация с възможности за намаляването й;
- висока технологичност на производството на основния логически еле-
мент и добри възможности за постигане на висока степен на интеграция.
Затова основна част от произвежданите логически схеми с малка и средна
степен на интеграция са от вида ТТЛ, което ги прави актуални и поради тази
причина ще им бъде отделено особено внимание.

I. Основен транзисторно-транзисторен логически елемент (ТТЛ)

ТТЛ схемите с многоемитерен транзистор нямат аналог в схемотехниката
с дискретни компоненти. Те са резултат от развитието на диодно-
транзисторната логика, като ролята на диодна матрица се изпълнява от многое-
митерен транзистор, който съчетава в себе си предимствата на диодната матри-
ца и транзисторен усилвател.
На фиг. 1. е показана схемата на ТТЛ елемент, който реализира функция-
та И-НЕ.
+Uc

R1 R2 R4

T3
вх 1 T2
вх 2 T1 D Изход
вх 3 &
T4

R3

Фиг. 1

От схемата на ТТЛ елемента се вижда, че крайното стъпало представлява

сложен инвертор. Предимството на сложния инвертор е ниското изходно съп-
ротивление на схемата както в състояние 1, така и в състояние 0, тъй като и в
двата случая един от изходните транзистори е отпушен. В състояние 0 на изхо-
17
да е отпушен транзисторът Т4, а транзисторът Т3 - запушен; в състояние логи-
ческа единица на изхода транзисторът Т3 е отпушен, а транзисторът Т4 - запу-
шен. Резисторът R4 е с малка стойност и ограничава тока, протичащ през тран-
зисторите Т3 и Т4, които при превключване на схемата са отпушени едновре-
менно. Транзисторът Т2 изпълнява ролята на фазоинвертиращо стъпало и съе-
динява сложния инвертор с многоемитерния транзистор Т1.
Разглежданата схема може да има две състояния:
1. Когато поне на един от входовете на многоемитерния транзистор се
подаде нисък потенциал - сигнал логическа 0. За целта един от емитерите тряб-
ва да се свърже с общия проводник (маса). В реалните логически устройства
тази роля се изпълнява от наситения транзистор Т4 на предходния логически
елемент (фиг. 2). В резултат на това транзисторът Т1 се насища, тъй като през
резистора R1 на базата му се подава захранващото напрежение Uс.
ЛЕ1 ЛЕ2 +Uc

R1 R2 R4
Uве1 T3
D iвх0 Uce3
T2
T1 D Ud
T54
T
Iвх0 = 1,6 mA T4 iизх1= IQ1
Uизх0~~ 0
R3 Uизх1 = UQ1

Фиг. 2

Следователно напрежението, подадено в базата на транзистора Т2, е поч-

ти нула и той се запушва. Запушва се и транзисторът Т4, тъй като на базата му
посредством резистора R3 се подава нулев потенциал. Транзисторът Т3 се от-
пушва, понеже на базата му през резистора R2 се подава висок потенциал. Из-
ходното напрежение е високо Uизх1.
Uизх1 = Uсс – Uсе3 – Ud – R4 . iизх1  3,3 V,
където:
- Uизх1 - изходното напрежение в състояние логическа единица на
изхода на схемата;
- Uсе3 – напрежение между колектора и емитера на транзистора Т3;
- Ud - пад на напрежението върху отпушения диод;
- iизх1 – изходният ток.
Режимът на работа на транзистора Т3 се подбира така, че той да е отпу-
шен, но да не е наситен. Това се прави с цел да се ускори превключването на
елемента от логическа единица в логическа нула. По същото съображение се
ограничава и максималната стойност на тока iизх1, който се консумира от схема-
та в състояние 1. Обикновено iизх1 max не надвишава 4 mA.

18
 Входният ток, протичащ през емитерната верига на транзистора T1, е
Iвх0 = (Uc – Ube1 – Uизх0)/ R1  1,1 mA
(максималната възможна стойност е 1,6 mA),
където:
Ube1 е напрежението между базата и емитера на наситения транзистор T1;
Uизх0 - изходното напрежение на предходния елемент в състояние 0 на из-
хода (около 50 – 200 mV).
Ако към нисък потенциал са съединени едновременно два или няколко
емитера, общата стойност на емитерния ток остава непроменена, като съответ-
но се намалява токът, протичащ през отделните емитери.
2. Когато е подадена логическа единица към всички емитери на транзис-
тора Т1. Висок потенциал може да бъде взет от захранването или друг източник
с изходно напрежение от 3 до 5 V. На практика потенциалът на логическата
единица е равен на Uизх1 и се получава от изхода на друг логически елемент, ко-
йто се намира в състояние 1 (фиг. 3). Входният ток Iвх1 в този случай е 40 μA
При това свързване транзисторът Т2 се насища, тъй като целият колекто-
рен ток на транзистора Т1 протича през неговата база. Транзисторът Т4 също се
насища, тъй като през базата му преминава практически целият емитерен ток на
транзистора Т2.
ЛЕ1 ЛЕ2

+Uc

T3 R1 R2 R4

D T3
B
T1 T2 D
T4
A IQ0
Iвх1 = 40 μA Uk1 T4
Uизх1
R3 Uизх0 = UQ0

Фиг. 3

Напрежението в колектора на транзистора Т1 е равно на сумата от напре-

женията база - емитер на транзисторите Т2 и Т4.
Uk1= 2 . UBE  1,4 V.
Следователно транзисторът Т1 се оказва включен инверсно, тъй като по-
тенциалът на емитера му е по-положителен от потенциала на колектора. В ин-
версно включване многоемитерният транзистор има много малък коефициент
на усилване, като обикновено е около 10 А. При включване на няколко емите-
ра към висок потенциал общият ток, който се консумира от предходния еле-
мент, се увеличава пропорционално на броя на паралелно свързаните емитери.
19
 Тъй като транзисторите Т2 и Т4 са наситени, потенциалът в т. А практи-
чески се равнява на потенциала в т. В. Следователно емитерът на транзистора
Т3 има по-положителен потенциал от базата с около Ud  0,76 V и Т3 се запуш-
ва. Изходното напрежение е ниско и се равнява на малкото по стойност
напрежение между колектора на транзистора Т4 и маса. Uизх0  0,2 V.
От разглеждането на двата статични режима може да се направят следни-
те изводи:
1. Във всяко едно от двете възможни състояния на логическия елемент
един от двата изходни транзистора в схемата на сложния инвертор е запушен, а
другият отпушен. Това осигурява ниско изходно напрежение в двете състояния
и гарантира добра товароспособност, слабо влияние на капацитивен товар, кое-
то позволява да се постигат добри фронтове на импулсите при превключване.
2. Превключването на логическия елемент от единица в нула става по-
бързо (почти два пъти), отколкото от нула в единица, тъй като отпушеният
транзистор (Т4) в този режим не е наситен.
3. Изходното напрежение в състояние 0 на изхода на логическия елемент
е почти равно на нула (фиг. 4). Транзисторът Т4 е наситен и изходният ток може
да бъде значителен по големина. Той протича от изхода на схемата през наси-
тения транзистор Т4 към общия проводник. Поради съображения за сигурност
на транзистора Т4 той не бива да превишава 1,6 mA, тъй като в противен случай
интегралната схема ще излезе от строя.
Uc

R4
T3
IQ 1 =<=
IQ1 4 mA
0.4mA
D (Iвх1)
Y
T4
IQ 0 =<=
IQ0 121.6mA
mA
(Iвх0)
Фиг. 4

4. Изходното напрежение в състояние 1 на изхода е по-ниско от захран-

ващото Uc и зависи от големината на товарния ток. Основната съставяща на из-
ходния ток протича през съпротивлението R1, отпушения транзистор Т3 и диода
D към изхода.
IQ1 = Iвх1  40 А (4 mА).
5. Входният ток при единица на входа (Iвх1) на логическия елемент е нез-
начителен по стойност и зависи от броя на паралелно включените входове
(Iвх1 = 40 μA).
6. Входният ток при логическа 0 на входа (Iвх0) е равен на 1,6 mA и стой-
ността му не зависи от броя на паралелно включените входове.

20
 II. Статични параметри на ТТЛ елементите. Характеристики
1. Параметри. Ниво на сигнала
Параметрите на логическите елементи характеризират експлоатационни-
те им свойства и в повечето случаи те са напълно достатъчни за проектиране на
цифрови устройства. Параметрите биват:
- Типови - представят средната стойност на даден параметър, който се
получава при измерването на голям брой логически елементи. Тези стойности
се използват при инженерното проектиране на схемите.
- Гарантирани - това са такива гранични стойности, които не се превиша-
ват в нито един от екземплярите логически елементи. Това са всъщност тези
параметри, по които става бракуването на интегралните схеми при производст-
вото им.
- Допустими - граничните параметри имат съответно максимална и ми-
нимална стойност. Те са така подбрани, че да не се нарушава правилната работа
на логическите схеми и устройства, когато един или няколко елемента имат па-
раметри, близки или равни на граничните.
Някои от параметрите на логическите елементи имат допустими стойнос-
ти, които в никакъв случаи не бива да се надхвърлят при експлоатацията на ин-
тегралната схема. Такива са например допустимото захранващо напрежение,
допустимото положително и отрицателно входно напрежение и др.
В паспортните данни на логическите елементи се посочват типовете па-
раметри, измерени при +5 V захранващо напрежение и при +25 C температура
на околната среда.
Както беше подчертано, ТТЛ елементите са с положителна логика и съот-
ветно сигналът „логическа 0” е ниско ниво, а сигналът „логическа 1” - високо
ниво.
На фиг. 5. е показано в какви допустими зони може да се изменя нивото
на логическите сигнали 0 и 1.
Uизх (V) Uвх (V)
5.6 5.0
5.6
лог.1 лог.1
2.4
2.0
0.8
0.4 лог.0
лог.0

на изхода на входа
Фиг. 5.

Тези зони са различни за входните и изходните сигнали на логическия

елемент. На изхода логическата нула може да „расте” до 0,4 V, а логическата
единица от 2,4 V до захранващото напрежение Uс = 5 V. На практика се дости-
гат нива до 3,4 V.
От фиг. 5. се вижда, че границите на изменение на входните сигнали са
значително по-широки: така например логическата 0 плава до 0,8 V, а логичес-
ката 1 от 2,0 V до Uc.

21
 Важно: Разликата между нивата на входните и изходните сигнали оси-
гурява статическата устойчивост на логическия елемент.
Например: Изходният сигнал при логическа 0 на изхода е 0,4 V. Стати-
ческата шумоустойчивост по нулата е 0,8 V/Uвх/-0,4 V/Uизх0/ = 0,4 V.
Следователно шумовете с амплитуда  0,4 V, сумирани с логическата 0 на
изхода на елемента, не могат да изменят състоянието на свързаните към този
елемент други логически елементи.

2. Предавателна характеристика
Статичната предавателна характеристика дава връзката между входното и
изходното напрежение на логическия елемент и до голяма степен определя не-
говото поведение в различните схеми.
За по-голяма нагледност първо ще разгледаме предавателната характе-
ристика на групата образувана от първите два транзистора Т1 и Т2.(фиг. 6).
Uизхв(V)
5

R1 R2 1.6k 4 U1
T1 Uces U1
вх 1 3
T2
вх 2
U2
2

Uвх UB2
1
R3 1k U2
Uвхв(V)

1 2 3 4 5

Uвх = UBE2 – UCES1  0

Фиг. 6

При входно напрежение, равно на 0, транзисторът Т1 e наситен, тъй като

базата му чрез съпротивлението R1 е свързана непосредствено с Uс (+5 V). Нап-
режението на базата на транзистора Т2 се равнява на UCES1 и следователно,
транзисторът Т2 е запушен. Увеличава се входното напрежение. При напреже-
ние UB2  UBE2 - UCES1  0,6 V се отпушва транзисторът Т2, след което напреже-
нието на емитера му започва да нараства линейно (U2), а колекторното му нап-
режение (U1) започва да намалява линейно. Спадът U1 и нарастването на U2 са
свързани помежду си със зависимостта U1  U2 . R2 / R1, т.е. U1 ще пада по-
рязко, тъй като R2 е по-голямо. Нарастването на напрежението U2 и съответно
спадането на U1 продължава до насищането на T2, което настъпва при входни
напрежения, по-високи от 3 V. При по-нататъшното повишаване на входното
напрежение колекторното напрежение на транзистора T1 не нараства повече и
транзисторът T1 остава включен инверсно.
Предавателната характеристика на основния логически елемент е дадена
на фиг. 7.

22
 U и зх ,(V)
в

5 2
I 2 .4
4
U в х = U и зх
3 II

2 A
III
1 0 .8
0 .4 } Шумоуст.
Ш ум о де т

1 2 3 4 5 6 U в х , (V)
в
U0
(1 .3 6 ) Uп

Фиг. 7

Изходно състояние
При входно напрежение, равно на нула, на изхода на логическия елемент
има сигнал логическа единица. В този случай транзисторът T1 е наситен и нап-
режението в базата на T2 е почти нула, т.е. той е запушен. Запушен е и транзис-
торът T4, чиято база е свързана с общия проводник чрез съпротивлението R3.
Транзисторът T3 е отпушен, тъй като в базата му чрез съпротивлението R2 се
подава положително напрежение 5 V. Изходното напрежение е по-високо от
2,4 V (минимално допустимо ниво за логическа 1), като обикновено е по-ниско
от 4 V. Това състояние на схемата се запазва до входно напрежение Uвх = Uа =
UВЕ2 –UCES1  0,6 V, когато потенциалът на емитера на транзистора Т2 започва
да расте и той се отпушва. Това от своя страна води до линейното спадане на
колекторното напрежение на T2 (U1), което се подава в базата на транзистора
T3. Това предизвиква почти линейно намаляване на изходното напрежение. Та-
зи зона от предавателната характеристика е означена с II. Краят на зоната се
достига при входно напрежение  1,3 V, когато транзисторът T4 се отпуши, т.е.
Uвх = U0 = UВЕ2 – UCES1 + UBE4  1,3 V.
В зона III едновременно са отпушени и двата изходни транзистора Т2 и
Т4. Това обуславя значително повишаване на изходния ток. Тази зона е с много
малка ширина, не повече от 100 mV, и тя се равнява на разтвора на входната
характеристика на транзистора Т4. Зоната III завършва с насищането на тран-
зистора Т4 и запушването на Т3. При входни напрежения
Uвх = U0  UВЕ2 + UВЕ4  1,4 V
изходното напрежение на схемата е UCES4 (сигнал логическа нула) и предава-
телната характеристика е в своята IV зона.
Режимите на работа на транзисторите за различните зони са дадени в
табл. 1.
Вижда се, че в зона II два от четирите транзистора са в активен режим, а в
зона III всички с изключение на транзистора Т1, който е наситен и предава сиг-
нала в базата на транзистора Т2. Това означава, че цялата схема е в активната
област и ще усилва в изхода си всеки сигнал, постъпващ на входа, както поле-

23
зен, така и шумов. В тази област предавателната характеристика пресича и пра-
вата линия, при която Uизх = Uвх, т.е. ако се свържат последователно няколко
елемента и първият от тях има за работна точка точката А от предавателната
характеристика, всички следващи логически елементи ще се намират в същата
работна точка. При отпушени два или повече последователно свързани елемен-
та обикновено настъпва самовъзбуждане, като честотата на генериране е около
10 MHz. Причина за самовъзбуждането е наличието на паразитни транзистори в
логическия елемент, които създават нежелани обратни връзки. Ето защо не
трябва да се допуска установяване на работната точка в активната област на
предавателната характеристика. Областта III е много тясна (няколко десетки
миливолта) и ако входният сигнал се получава от ТТЛ елемент и има стръмни
фронтове, логическият елемент се превключва бързо и не се достига до само-
възбуждане. Времето, през което логическият елемент може да остане в актив-
ната област на предавателната характеристика, не трябва да превишава 150–
200 nS.
Таблица 1
Зона Т1 Т2 Т3 Т4 Изх. напр.
I наситен запушен активен запушен Uизх.>2,4V
II наситен активен активен запушен 0,4VUизх.<2,4
III активен активен активен
IV инв. вкл. наситен запушен наситен Uизх.<0,4V

Предавателната характеристика зависи от температурата на околната сре-

да, от стойността на захранващото напрежение и от големината на товарния ток.

3. Входна характеристика
Входната характеристика дава зависимостта между входния ток и вход-
ното напрежение. Тъй като входът на схемата е разделен от изхода чрез сложен
инвертор, входната характеристика не зависи от товара и от изходното напре-
жение. От входната характеристика може да се определи входното съпротивле-
ние на схемата при различни стойности на входното напрежение.
На фиг. 8 са показани съвместни предавателна и входна характеристики.
В областите I, II и III транзисторът Т1 е наситен и входният ток протича
през базовото съпротивление R1. Характеристиката в тази област е линейна и
съпротивлението на входа съвпада с резистора R1 на логическия елемент, чиято
стойност е 4 k. При отрицателни входни напрежения (област Iа) входният ток
значително нараства, като при по-отрицателни от -1,5 V напрежения той рязко
се повишава. С оглед да не се надвиши гранично допустимата разсейвана мощ-
ност от интегралната схема, не се допуска подаването на по-ниски от -0,8 V
входни напрежения.
При обикновените свързвания на ТТЛ елементите и използването им в
комбинационно-логически схеми входното напрежение не може да стане отри-
цателно. Отрицателни входни напрежения се получават при включване на кон-
дензатор във входните вериги на логическите елементи. Поради тази причина
във входните вериги на логическите елементи се включват фиксиращи диоди.

24
 U и зх I A

3 II
U вх = U изх
B
2 III
A
1
C ІV
Uвх
Ua 1 U0 2 3 4 5
iв х IV b
Uвх0
Uвх
0 1 2 3 4
IV a 3 0 0 ом а
iR 1 = iB 2
- 0 ,5 4 k. ома
iв х & Y

-1
Uвх
Ia

Фиг. 8

В началото на областта IV на предавателната характеристика се превк-

лючват изходните транзистори Т3 и Т4 на логическия елемент. Входният
транзистор Т1 обаче все още е наситен, като входният ток запазва
направлението си Uс, R1, база, емитер на Т1, но значително по-бързо спада с
повишаване на входното напрежение. Причина за това е преразпределението на
входния ток през резистора R1 между входната верига и базата на транзистора
Т2. Токът през съпротивлението R1 ще бъде
iR1 = (Uc – Uвх – UВЕ1) / R1
(област I, II, III на предавателната характеристика), а базовият ток на транзис-
тора Т2
iВ2 = (Uвх – UВЕ2 – UCES1) / R3.
В областта IVа на входната характеристика входният ток се получава от
разликата между iR1 и iB2. Напрежението Uвх0, при което входната характеристи-
ка пресича хоризонталната ос, отговаря на равенството на тези два тока. Нап-
режението Uвх0  1,5 V и следователно, то е по-високо от напрежението U0 на
предавателната характеристика.
Извод: при повишаване на входното напрежение Uвх от нула до +Uс най-
напред се превключват изходните транзистори Т3 и Т4 и след това транзистори-
те Т1 и Т2.
При входни напрежения по-големи от Uвх0, транзисторът Т1 се оказва
включен инверсно. Известно е, че в този случай, вследствие на по-малката
площ на емитера в сравнение с тази на колектора, коефициентът на усилване i
на транзистора е малък по стойност. При многоемитерните транзистори площта
на отделните емитери е много малка в сравнение с площта на колектора и съот-
ветно коефициентът на усилване i в инверсно включване е многократно по-
малък от коефициента  в право включване на транзистора. Това обуславя и

25
много малкият входен ток в тази зона на входната характеристика - граничното
значение е 40 А, като типичната стойност на входния ток е 10–20 А.
При по-високо от 7,5–8 V напрежение входният ток рязко нараства,
вследствие на настъпващия пробив в емитера на транзистора Т1. На входа на
логическия елемент обаче не се допуска да се подава по-високо от 5,5 V напре-
жение, единствено от съображение да не се превиши гранично допустимото на-
прежение между два емитера на входния транзистор и да не се получи пробив
между тях.

4. Изходна характеристика
Изходната характеристика е функция на изходното напрежение от изход-
ния ток. Следователно тя характеризира товарната способност на логическия
елемент. Тъй като логическият елемент може да се намира в едно от двете със-
тояния - 0 или 1 на изхода, то изходната характеристика се дава съответно за 0
или 1 на изхода.
Uизх,(V)
в
4
3 2.4
2 7440
1 7400
iизх, mA
10 20 30 40 50
Фиг. 9

а) При логическа единица на изхода

На фиг. 9 е показана изходната характеристика на логическия елемент
при логическа 1 на изхода. При снемане на тази характеристика на входа на ло-
гическия елемент (Т1) се подава логическа 0 (до 0,8 V). При повишаване на то-
варния ток изходното напрежение спада вследствие на увеличаване пада на на-
прежението върху резистора R4, съпротивлението на прехода колектор - емитер
на транзистора Т3 и съпротивлението на отпушения диод D. Началната област
на характеристиката е криволинейна. В самото начало тя спада рязко даже и
при товар от няколко десетки микроампера. Това означава, че изходното нап-
режение зависи от положението на работната точка на транзистора. В това със-
тояние изходният транзистор Т3 работи в активен режим. Изходното съпротив-
ление в тази област зависи от големината на товара и се изменя в границите от
80–200 . При по-големи от 8 mA токове транзисторът се насища (Т3) и изход-
ната характеристика става права линия, като изходното съпротивление се рав-
нява на сумата от съпротивлението R4 и последователно свързаните към него
съпротивления на отпушения диод и наситения транзистор Т3. Неговата стой-
ност е около 140–150 .
Точката, в която изходната характеристика пресича хоризонталната ос,
съответства на късо съединение с маса. Токовете на късо съединение са около
25–80 mA. За да не се превиши гранично допустимата разсейвана мощност, къ-

26
сите съединения на изхода при състояние 1 трябва да са краткотрайни - от 1s до
1 min, като едновременно не се допуска късо съединение на повече от един
елемент в корпус.
б) При логическа нула на изхода на логическия елемент
В този случай транзисторът Т4 на логическия елемент е наситен и изход-
ният ток протича през него към маса. При ненатоварен изход типичната стойност
на изходното напрежение е 50 – 60 mV. С повишаване на товарния ток се пови-
шава падът на напрежение върху съпротивлението на наситения транзистор Т4 и
изходното напрежение нараства. Изходното напрежение е права линия (фиг. 10).
При максимален товар 16 mA изходното напрежение е около 0,2 V при допусти-
ма стойност 0,4 V. Максималната стойност на товарния ток се ограничава от до-
пустимото изходно напрежение при състояние 0.
iизх
&
2.4 в
Uизх Uизх

0.4

0.2

20 40 60 iизх
Фиг. 10

През транзистора Т4 може да протече ток до 40–50 mA, при което обаче
недопустимо се повишава изходното напрежение.
Ако изходът на интегралната схема се съедини с положителен полюс на
захранващия източник, изходният ток рязко нараства и достига до около 80 mA.
Тази голяма стойност бързо поврежда логическия елемент.
Важно: Поради това не се разрешава и паралелно свързване само на из-
ходите на логическия елемент: ако единият се постави в състояние единица, а
другият в 0, ще се получи почти късо съединение на захранващия източник
през съответните отпушени транзистори – Т3 на единия логически елемент и Т4
на другия, при което токът се ограничава само от резистора R4. Такова свързва-
не се допуска единствено, ако всички входове се свържат паралелно и то за не
повече от два логически елемента.

Заключение
В лекцията бяха разгледани два основни режима на работа на логически-
те елементи от серията ТТЛ. За нормална работа на едно цифрово устройство
от особено значение са нивата на входните и изходни сигнали. Разгледаните
режими на работа на ТТЛ елемента изясняват този въпрос. С помощта на пре-
давателната характеристика се извършва съгласуване между отделните елемен-
ти в състава на дадена схема. Входната характеристика определя качеството на
управляващия сигнал, а изходната характеристика определя неговите възмож-
ности по отношение на товара.
27
 Т 1/3. ТТЛ ИНТЕГРАЛНИ СХЕМИ. СХЕМИ НА СВЪРЗВАНЕ ПРИ СНЕМАНЕ
НА ХАРАКТЕРИСТИКИТЕ ИМ

Увод
Познаването на основния ТТЛ логически елемент и неговите характерис-
тики - предавателна, входна и изходна, е необходимо и задължително условие
за успешно конструиране и разработване на едно цифрово устройство. На прак-
тика това не е достатъчно. Възниква въпросът защо е така, понеже ТТЛ интег-
ралните схеми са едни от най-използваните и произвеждани в голямо разнооб-
разие от различни фирми. Това налага отличното познаване на различните се-
рии и съпътстващите ги технически каталози.
Ето защо е необходимо да се изяснят такива въпроси, като: какви корпуси
се използват за производство на интегрални схеми, какви основни параметри са
приети за тяхното производство, как се маркират и т.н.

I. Форма на корпуса
Предназначението на корпуса е да предпазва интегралната схема и да
осигури удобно монтиране и надеждно свързване върху печатната платка. Кор-
пусът трябва да осигурява и добро охлаждане.
Корпусите се различават както по материала, от който са изработени, така
също и по форма и брой на изводите. За означаване на типа на корпуса се из-
ползват следните букви:
I – керамичен корпус DIL (Dual in line) (8, 14, 16, 20, 24, 28 извода);
N – пластмасов корпус DIL (8, 14, 16, 29, 24, 28 извода);
W – керамичен плосък корпус (14, 16, 24 извода);
FN – корпус с пластмасова подложка за интегралната схема;
FH – корпус с еднослойна основа с керамично капаче, уплътнено със стъ-
кло (20 и 28 извода);
FK – корпус с трислойна основа с метално или керамично капаче (20, 28
извода);
NT – пластмасов корпус DIL с 24 извода;
IT – керамичен корпус DIL с 24 извода;
ID – керамичен корпус DIL с метална епоксидна или стъклена капачка
(16, 18, 20, 22, 24, 28, 40 извода);
D - корпус с къси изводи (14, 16 извода).
Най-широко разпространени са пластмасовите корпуси, а за ТТЛ интег-
ралните схеми това е корпусът ТО116 с 14 извода, подредени в два реда. Този
корпус е познат под името DIL (Dual in line). Стъпката му е 2,54 mm.

Изводите се номерират по начина, показан на фиг. 1, като корпусът се

гледа от страната на надписа. От лявата страна срещу извода 1 се намира знак
(точка, дълбоко кръгче), от който се извършва броене на изводите в обратна на
часовниковата стрелка посока.

28
 14 13 12 11 10 9 8

1 2 3 4 5 6 7

Фиг. 1

Обикновено изводът 7 е общият проводник (масата), а изводът 14 е поло-

жителният полюс за захранващия източник. Корпусът DIL се произвежда в три
варианта - пластмасов, керамичен и металокерамичен.
Интегралните схеми с повече функционални възможности и изводи се
монтират в DIL корпуси МР117 или МР186, притежаващи съответно 16 или 24
извода. При корпус с 16 извода, масата се извежда на извод 8, а захранването на
извод 16. Това обаче не е задължително. Съществуват и изключения. При кор-
пуса МР186 масата е на извод 12, а захранването на извод 24.
В последните години стана популярен пластмасовият корпус от типа FN,
чиито изводи са разположени от четирите му страни.

II. Маркировка на ТТЛ интегрални логически елементи

1. Маркировка на интегралните схеми по ГОСТ
Маркировката ще разгледаме на базата на конкретен пример:

Дадена е интегрална схема К155ЛА3

Назначение на символите е както следва:
К –символ, означаващ, че интегралната схема е предназначена за
широка употреба;
1 – технология на изготвяне (1 - полупроводникова, 2 - хибридна);
55 – номер на серията от 1 до 99;
Л – клас (в случая ЛЕ);
А – група - тип на ЛЕ, в случая И-НЕ;
3 – символ на конкретната схема в дадена група;
Видове класове:
Г – генератори; Л – логически елементи;
Д – детектори;
Т – комутатори и ключове (тригери);
У – усилватели;
И – елементи от АЛУ и др.
Групата на логическите елементи включва:
И – елемент И; Л – елемент ИЛИ;
Н – елемент НЕ; С – елемент И-ИЛИ;
А – елемент И-НЕ; Б – елемент И-НЕ, ИЛИ-НЕ;
Е – елемент ИЛИ-НЕ; Р – елемент И-ИЛИ-НЕ;
D – разширител; К – елемент И-ИЛИ;
П – други ЛЕ.

29
 2. Маркировка на интегралните схеми от фирма TEXAS
INSTRUMENTS
В качеството на пример е избрана тази фирма, тъй като номенклатурата
на произвежданите от нея схеми е най-пълна.

Пример: дадена е интегралната схема SN74LS00N.

SN – означение на серията (респективно технология);
LCL – емитерно свързани;
RSN – издържащи на радиация TTЛ елементи;
SN – ТТЛ или ДТЛ;
SMA – МОС;
TMC – МОС или линейни ИС.
Номер на серията.
54 – ТТЛ (-55 С – +125 С);
1519 – ДТЛ (-55 С – +125 С);
74 – ТТЛ (0 – 70 С);
75, 76 - линейна интегрална схема.
Изпълнение без означение - ТТЛ схема от стандартната серия.
Н – интегрална схема с голямо бързодействие;
L – с малко бързодействие;
S – схеми с много високо бързодействие с диоди на Шотки;
LS – схеми с малка консумация с диоди на Шотки;
00 – пореден номер на интегралната схема;
N – изпълнение на корпуса.

III. Характеристики на основния ТТЛ елемент И-НЕ

Характеристиките на основния ТТЛ са показани в табл. 1. Значенията на
отделните параметри са както следва:
- tз01 – време за включване;
- tз10 – време за изключване;
- Icc1 – ток, консумиран от захранващия източник при състояние 1 на из-
хода;
- Icc0 – ток, консумиран от захранващия източник при състояние 0 на из-
хода;
- Iвх1 – максимален входен ток при състояние 1 на входа;
- Iвх0 – максимален входен ток при състояние 0 на входа;
- NQ – коефициент на изходен товар - показва колко входа на ТТЛ-
елемента могат да се включат към един изход на ТТЛ-елемент;
- IQ0 – допустим изходен ток при състояние 0 на изхода;
- IQ1 – допустим изходен ток при състояние 1 на изхода.

30
 Таблица 1
7400 74LS00 74S00 74L00 74H00
Параметър
К155ЛАЗ K555ЛАЗ K531ЛАЗ K158ЛАЗ K131ЛАЗ
tз01 (tз01max), ns 11 (22) 9 (15) 314,5 35 (60) 5,9 (10)
tз10 (tз10max), ns 7 (15) 10 (15) 3 (5) 31 (60) 6,2 (10)
Icc1 (Icc1max), mA 4 (8) 0,8 (1,6) 10 (16) 0,44 (0,8) 10 (16,8)
Icc0 (Icc0max), mA 12 (22) 2,4 (4,4) 20 (36) 1,16 (2) 26 (40)
Iвх1, A 40 20 50 10 50
Iвх0, mA 1,6 6,36 2 6,18 2
NQ (NQ1) 10 (10) 22 (20) 10 (20) 20 (20) 10 (10)
IQ0, mA 16 8 20 3,6 20

IV. Схеми на свързване при изследване на основния ТТЛ елемент –

SN7400
1. Измерване нивата на изходните напрежения (фиг. 1)
Включва се захранване на интегралната схема, като краче 7 се свързва
към маса, а краче 14 към захранващия източник.

Uc Uc SN 7400
14 Uc
1 & 3
& 1 & 2
1 3 + – 4 & 6
2
2 5
V V
9 &
7 7 8
10
Свободни входове
а) 12 & 11
При логическа б) 13
нула на входа При логическа единица
на всички входове в)

Фиг. 1
Теоретично на изхода:
Логическа 0 – 0,2 V – 0,4 V.
Логическа 1 - не по-малко от 2,4 V.

На практика бърза проверка на логическия елемент може да се осъщест-

ви по следния начин: Елементът И-НЕ (ИЛИ-НЕ) се включва към захранващия
източник, като входовете му се оставят отворени. Изходното напрежение на ло-
гическите изходи (3, 6, 8 и 11) не трябва да е повече от 100 mV (логическа 0).
След това за логическия елемент И-НЕ последователно се съединяват по един
от входовете с общия проводник (маса), като едновременно се контролира из-
ходното напрежение. То трябва със скок да нарасне и да приема стойности
между 3 и 4 V.

31
 При логически елементи ИЛИ-НЕ поне един от входовете на отделните
логически елементи трябва да се съединява със захранващия източник, при кое-
то изходното напрежение става ниско.
Проверката на логически елементи И, ИЛИ се извършва по аналогичен
начин, при което трябва да се отчита логическата функция, която се реализира.

2. Измерване на тока на консумация (Icc0, Icc1) (фиг. 2)

+5 V Ucc
Icc1 Icc0
+ +
mA mA
_ _

1 & 1 &
3 Лог. 1 3 Лог. 0
(4 mA) (12 mA)
2 2

Фиг. 2

При измерване на тока на консумация трябва да се има предвид, че из-

ползваният прибор е милиамперметър. Това изисква правилно определяне на +
на измервателния прибор.

3. Снемане на предавателна характеристика. (Uвх / Uизх) (фиг. 3)

Ucc Uc
+5V
&
500 1 3
2
+ +
V V
– –

Фиг. 3

Uвх 0 5,00 V
Uизх 3,4 V

Включва се захранване на интегралната схема. Използваните измерител-

ни прибори са волтметри. Напрежението на входа се променя през 0,1 V с цел
да се получи по-голяма точност при снемането на предавателната характерис-
тика. Получените данни се нанасят в приведената таблица.

32
4. Измерване на входен ток (фиг. 4)
а) измерване на ток Iвх0 - (1,6 mV)
Изпълнение:
При измерването трябва да се има предвид, че:
1. Измерването е за всеки вход.
2. Свободните входове се включват към + 5 V.
3. Определя се Iвх0 при лог. 0 (Uвх0 = 0 V; Uвх0 = - 0,8 V).

Ucc
14

T1
mA 1 3
– +
Uвх 2
+
7
V
–

Фиг. 4

Iвх0, Uвх0 Uвх0,8

Uвх0

б) измерване на ток Iвх1 (40 mA)

14

T1
mA 1 3
+ –
Uвх1 2 ЛЕ
+
7
V
–

Фиг. 5

При измерването трябва да се има предвид, че:

1. Измерването е за всеки вход.
2. Свободните входове са включени към маса.
3. Определя се Iвх1 при лог.1 (Uвх1min = 2 V Uвх1 max = 5,25 V)

Uвх1 Uвх min Uвх max

Iвх1

33
 в) снемане на входна характеристика (Uвх /Iвх)

Uвх(V) 0 0,5 1
Iвх

5. Снемане на изходна характеристика. (Uизх /Iизх) (фиг. 6)

Допустим ток на късо съединение 25–30 mA.
Ucc

14
& mA_
+

7 "1"
+
V
_

Фиг. 6

6. Коефициент на натоварване (фиг. 7)

NQ = 10
&

&

&
+

Фиг. 7

Коефициентът на натоварване е от особено значение при свързване на ло-

гически елементи, реализиращи дадено логическо уравнение, тъй като към из-
хода на даден логически елемент се включват няколко други. Коефициентът на
натоварване NQ определя броя на входовете, които се допуска да се включат
едновременно към изхода на един логически елемент. Не се препоръчва включ-
ване към изхода на повече входни вериги, отколкото е коефициентът на нато-
варване, тъй като напрежението на логическите сигнали 0 и 1 може да излезе от
допустимите граници.
Коефициентът на натоварване на изхода на логическия елемент се опре-
деля от съотношението на изходния ток IQ1 (IQ0) и съответния входен ток Iвх1
(Iвх0).
NQ0 = IQ0 / Iвх0 (за 7400); NQ1 = IQ1 / Iвх1

34
 Например за логически елемент от серията 54/74 се допуска изходен ток
при 1 в изхода - 40 А, а при 0 в изхода – 16 mA. Максималният входен ток при
1 е 40 А, а при 0 – 1,6 mА. Следователно коефициентът на натоварване NQ на
логическите елементи от указаната серия е 10.
При определяне на натоварването на изхода на логическия елемент тряб-
ва да се има предвид следното: при обединяване на два или повече входа на
един логически елемент общият входен ток при сигнал 0 остава неизменен, тъй
като той съответно се разпределя между паралелно включените входове. Вход-
ният ток при сигнал 1 обаче се увеличава при обединяване на няколко входа от
един логически елемент. Затова при определяне на натоварването се взема
предвид общият вид на свързаните входове, независимо от броя на логическите
елементи.
Някои фирми произвеждат ТТЛ логически елементи с различен коефици-
ент на натоварване NQ при 1 и 0 в изхода, тъй като най-често NQ1 e два пъти по-
голям от NQ0. Това позволява обединяване на входове от един логически еле-
мент.

Заключение
Познаването на различните видове маркировка позволява успешна работа
със справочник и подбор на най-удачната интегрална схема. Разгледаните схе-
ми за снемане на характеристиките позволяват и успешна подготовка за прак-
тически занятия.

35
 Т 1/4. МОДИФИКАЦИЯ НА ОСНОВНИЯ ТТЛ ЕЛЕМЕНТ.
ЛОГИЧЕСКИ ЕЛЕМЕНТИ С ОТВОРЕН КОЛЕКТОР

Увод
При производството на интегрални схеми се използват различни вариан-
ти на разгледаната схема на стандартния логически елемент. Освен този еле-
мент са разработени и някои негови модификации, отличаващи се главно по
бързодействие и свързаната с него консумация. В това отношение системата
54/74 предлага най-богати възможности - пет разновидности на основния ТТЛ
елемент, въз основа на които се изгражда цяла нова серия интегрални схеми.
Увеличаването на бързодействието неминуемо става за сметка на увеличаване-
то на консумираната мощност и обратно. В това отношение най-добри качества
притежават елементите с диоди на Шотки, особено серията LS, но цената им е
по-висока. Логическите елементи от всички серии 54/74 са съвместими и могат
да се свързват помежду си без всякакви ограничения, като задължително се об-
ръща внимание на граничните стойности на входящите и изходящи токове при
различните серии и времевите параметри.
Основният (стандартният) логически елемент на ТТЛ интегралните схеми
реализира функцията И-НЕ за положителна логика. С неговото многократно
използване могат да се синтезират схеми, осъществяващи всички логически
функции. Независимо от това, поради все по-широко положение на интеграл-
ните схеми, за удобство на конструкторите и за по-икономично синтезиране на
устройства бяха създадени логически елементи за реализиране на логическите
функции И, ИЛИ, ИЛИ-НЕ и на някои комбинирани операции. Освен това се
произвеждат голям брой варианти на основните схеми, различаващи се по броя
на входовете - 2, 4, 8 и 13, по товароспособност на изхода - с n = 30, с отворен
колектор и др.
Варианти на ТТЛ интегрални схеми от вида 74 са сериите:
- 74L – интегрални схеми с намалена консумация;
- 74Н – интегрални схеми с повишено бързодействие;
- 74S – свръхбързодействащи интегрални схеми;
- 74LS – бързодействащи с ниска консумация.
I. Модификация на основния ТТЛ елемент
1. ТТЛ интегрални схеми с понижена консумация
За голям брой цифрови устройства дори стандартните ТТЛ интегрални
схеми са излишно “бързи”. Желателно е в някои случаи да се жертва част от
бързодействието, за да се намали консумираната мощност. Серията 74L има
същата структура както и стандартния ТТЛ, но стойностите на резисторите са
увеличени до 10 пъти /някои от тях/.
Например стойностите са както следва:
Основен ТТЛ ТТЛ от серията L
R1 4k 40 k
R2 1,6 k 20 k
R3 1,0 k 72 k
R4 13 k 500

36
 Намаляването на съответните токове води до понижаване на разсейваната
мощност от 75 % и бързодействието с 65 %.

2. Бързодействащата ТТЛ схема (74Н) (С повишена натоварваща спо-

собност NQ = 30) (фиг. 1)
Ucc
R1 R2 R4
2,8 k 760 58

Входове T2 T5

T1 T3

D R3 R5
T4 Изход
470 4k

Фиг. 1

Стойностите на резисторите са понижени, в резултат на което се повиша-

ва бързодействието. Пропорционално расте и консумираната мощност. Между
емитерите на транзистора Т1 са включени задължително ограничаващи диоди за
предпазване от отрицателни напрежения. Транзисторите Т3 и Т5 образуват със-
тавен транзистор /схема Дарлингтон/, който понижава изходното съпротивле-
ние на вентила в състояние логическа 1 до 10 .

3. Свръхбързодействащи ТТЛ елементи (74S)

Съчетават бързодействието на ЕСЛ интегрални схеми със сравнително
ниската стойност на мощността, характеризирана за ТТЛ интегрални схеми.
Скоростта на превключване се увеличава за сметка на намаляване на времето за
разсейване на неосновните токоносители. С помощта на специална технология
между базата и колектора на всеки от работещите с насищане транзистори се
формира диод на Шотки. Получената по такъв начин структура се нарича тран-
зистор на Шотки и се означава с посочения символ.

Транзистор на Шотки

Когато колекторният потенциал на отпушващия се транзистор с нелиней-

на обратна връзка стане малко по-нисък от базовия му потенциал, диодът на
Шотки се отпушва и отклонява част от управляващия ток, в резултат на което
транзисторът не се насища. При изключване управляващият ток се сумира с то-

37
ка през диода на Шотки, с което времето за запушване на транзистора се нама-
лява още повече.
Принципната схема на логическия елемент има следния вид (фиг. 2):
Uc

2,8 k 760 55
T2
Входове T4

T1 T5
350
370
D
T6 Изход
T3
3,5 k

Фиг. 2

Изходното стъпало на схемата е изменено, за да се получи по-стръмна и

по-симетрична предавателна характеристика. Транзисторът Т3 и свързаните с
него транзистори заместват емитерния резистор на транзистора Т2 в основния
логически елемент. Тъй като Т6 не преминава в режим на насищане при логи-
ческа нула на изхода, максималната допустима стойност на ниското изходно
ниво е 0,5 V. Консумацията на ТТЛ ИС от серията 74S е съизмерима с тази на
елементите от вида 74Н, въпреки че бързодействието им е най-малко два пъти
по-голямо.
ТТЛ интегралните схеми от серията 74S притежават и някои характерни
недостатъци. Работата с много стръмни фронтове води до поява на отразен сиг-
нал дори при сравнително къси свързващи проводници. Съгласуването на ли-
ниите е трудно осъществимо, тъй като намалява товароспособността и се уве-
личава консумацията на управляващия вентил.

4. ТТЛ елементи с отворен колектор

Основното предназначение на този елемент е реализирането на функция-
та "свързано И" или "свързано ИЛИ". Точковото И се получава в общата точка,
в която са свързани изходите на отделните вентили с отворен колектор. Напри-
мер за реализиране на функцията може да се използва следната схема (фиг. 3):
Ecc
X1X2 . X3X4 = Y

RT
X1 &
Y
X2
X3 &
X4
Фиг. 3

38
 Появата на логическа нула поне на един от изходите на вентилите опре-
деля нулевата стойност на изходния сигнал (Y). Общата точка ще има висок
потенциал (Y = 1) само когато изходното състояние на всеки от елементите е
логическа 1. С други думи, свързването на колекторите на изходните транзис-
тори в една точка е равносилно на обединяването им в елемент И.
Схемата на двувходов логически елемент И-НЕ с отворен колектор е по-
казана на следната фигура (фиг. 4):
R1 R2
4k 1,6 k RT

T2
X1 T1
X2 Y
T3
R3
1k

Фиг. 4

От фигурата се вижда, че работата на схемата е възможна само при вклю-

чване на външен товарен резистор Rт. Големината на Rт се избира компромис-
но. Твърде големи стойности ще намалят консумацията на елемента, но ще уве-
личат и изходното съпротивление в състояние логическа 1, което от своя страна
ще доведе до намаляване на бързодействието, шумоустойчивостта и товароспо-
собността. При определяне на максималната стойност на Rт трябва да се гаран-
тира минималната стойност на изходното напрежение в състояние „логическа
1”, а тя е от порядъка на 2,86 V.
Минималната стойност на Rт трябва да се избере така, че ниското изход-
но ниво да е не по-високо от 0,4 V при комбинирания товар на Rт и управлява-
ните от елемента ТТЛ входове. Тази минимална стойност на Rт е от порядъка
на 360 . При тези ограничения изходният сигнал на схемата „свързано И” ще е
съвместим с останалите ТТЛ нива, като запасите по статична шумоустойчивост
ще бъдат равни на приетата норма 0,4 V.
Изходните параметри на вентилите с отворен колектор се различават от
съответните параметри на стандартните ТТЛ елементи, тъй като инверторите
им са с различна структура. Типовата стойност на утечния ток при високо ниво
на изхода е най-често 250 mА, а използването на външен колекторен резистор
дава възможност за повишаване на Uизх.1 до 30 V.
В серията 74 се произвеждат редица ТТЛ интегрални схеми с отворен ко-
лектор:
- SN7403 – с 4 двувходови елемента И-НЕ;
- SN7405 – с 6 инвертора;
- SN7406 – с 6 инвертора с повишена изходна мощност и др.
Недостатъци. Изходното съпротивление на ТТЛ интегралните схеми с
отворен колектор при логическа единица на изхода е значително по-голямо от
39
стандартното R на основния ТТЛ елемент. Това до известна степен ограничава
приложението им в системи, където високата скорост на превключване, управ-
лението на големи капацитивни товари и динамичната шумоустойчивост са
критични параметри.

II. Логически елементи И и ИЛИ-НЕ, реализирани с помощта на ТТЛ

ЛЕ
1. Логически елемент И
Ucc
R1 4k 2k 1,6 k 130 ома

T3

T1
X1 T5 D
X2 T2
Uизх

T6 T4

800 1k

Фиг. 5

За осъществяване на функцията И между многоемитерния транзистор Т1

и сложния инвертор Т2, Т3 и Т4 се въвежда допълнително инвертиращо стъпало
изградено от транзисторите Т5 и Т6. Режимите на Т5 и Т6 са така избрани, че Т6
не се насища. Т2 се превключва много по-бързо, поради което в предавателната
характеристика на логическия елемент липсва наклонен участък.

2. Логически елемент ИЛИ-НЕ

Принципната схема е показана на фиг. 6. Работата се заключава в следно-
то - при подаване на поне една единица на входа съответният транзистор Т2 се
насища, което от своя страна осигурява насищането на Т4 и надеждното запуш-
ване на Т3.
U cc

4k 1,6 k 4k 130 ома

T3

T11 T12
X1 D
T21 U изх
T22
X2
T4

1 k

Фиг. 6

40
 При x1 = x2 = 0 транзисторите Т21, Т22 и Т4 са запушени, а Т3 е в отпушено
състояние и изходът се намира в състояние логическа 1, т.е. реализира логичес-
ка функция ИЛИ-НЕ
Y  x1  x2

II. Съвместна работа на ТТЛ логически елементи от различни серии

и влияние на неизползваните входове
От гледна точка на статичните параметри при съвместна работа на ТТЛ
елементи от различни серии не трябва да се превишава допустимият коефици-
ент на натоварване на логическия елемент. Освен това трябва да се съгласуват и
динамичните параметри - преди всичко стръмността на фронтовете на импул-
сите. При съвместна работа на ТТЛ елементи от различни серии съществуват
два случая – бавнодействащ елемент управлява бързодействащ и обратно.
Когато сигналът на бавнодействащ елемент се подава на бързодействащ ло-
гически елемент, може по време на относително продължителния фронт на вход-
ния импулс бързодействащият елемент да се превключи нeколкократно, преди да
се установи. В този случай сигналът към бързодействащия елемент трябва да се
подава чрез тригер на Шмит от същата серия логически елементи (фиг. 7).
74L74
74L00 74S13 74S00 74S00

& & & &

ЛЕ 1 ЛЕ 2 ЛЕ 3 ЛЕ 1 R
100
"1"
C
бавнодействащ -
бързодействащ
бързодействащ -
бавнодействащ
Фиг. 7

Фронтовете на сигнала от бързодействащ логически елемент трябва да се

ограничават само в случаите, когато сигналът се подава на тригери от бавно-
действащи серии с управление от фронта на входните импулси. Ограничаването
на продължителността на фронтовете се постига с включването на RС верига в
изхода на ЛЕ. Резисторът R е със съпротивление около 100 , а кондензаторът
С се подбира така, че да се получи необходимата продължителност на фронта.

2. Влияние на неизползвани входове

Известно е, че ТТЛ логическите елементи се произвеждат с 1, 2, 3, 4 и 8
входа и често се случва някои от тях да останат неизползвани. От гледна точка
на булевата алгебра е необходимо неизползваните входове от логически еле-
менти И (И-НЕ) да се включат към логическа единица.
За получаване на сигнал единица се използват няколко начина. Най-
простият от тях е свързването на неизползваните входове непосредствено към
източника на захранване. Необходимо е абсолютно да се спазва условието

41
„лог. 1” да не надвишава +5,5 V. При невъзможност, между входа и източника
Есс се включва резистор R със стойност 1-1,5 kΩ. Към един резистор могат да се
включат до 25 входа (фиг. 8).
+ Ecc

1 - 1,5 k
X1
& Y X1 & &
X1
X2 X2
X2
X3

a) б)

Фиг. 8

При наличие на свободни логически елементи в схемата е подходящо те

да се използват за получаване на сигнал 1. За целта входовете се свързват към
маса, а изходът на логическия елемент, който е свободен, формира логическа
единица. Броят на входовете, които могат да се включат към такъв източник на
логическа 1, се определя от неговия коефициент на натоварване при логическа
1 в изхода.

Съществуват три варианта за свързване на неизползваните входове:

1. Неизползваните входове или вход се свързват с използван вход. В този
случай не се увеличава времето за превключване на логическия елемент, но се
повишава входният ток при логическа 1 в изхода. Ако логическата схема, към
която се свързват входовете, има резерв по натоварване при логическа 1 в изхо-
да, този вариант е за предпочитане.
2. На неизползваните входове се подава логическа 1 от изход на логичес-
ки елемент или от източника на захранващо напрежение чрез резистор.
3. Неизползваните входове се оставят отворени. При положителна логика,
използвана в ТТЛ логически елементи, това е равносилно на подаване на сиг-
нал 1 на отворените входове. В този случай времето на превключване на ЛЕ на-
раства с 1–2 nS за всеки отворен вход. Причина за това е капацитетът на отво-
рените входове на многоемитерния транзистор, чиято стойност е от 0,5 до
1,5 рF. Този кондензатор и резисторът R1 на ЛЕ образуват времезарядна верига.
От друга страна, отворените входове могат да бъдат причина за влошава-
не на шумоустойчивостта на схемата.
Оставянето на неизползваните входове отворени се допуска по изключе-
ние в случаите, когато времето за превключване на логическите елементи е без
значение за тяхната работа.

Заключение
В лекцията бяха разгледани модификации на основния логически еле-
мент. На пазара се предлага голямо разнообразие на видове интегрални схеми.
Реализирането на една или друга схема зависи в крайна сметка от конкретното
й приложение и зададените параметри.

42
 Т 1/6. СВЪРЗВАНЕ НА ТТЛ СХЕМИ. СВЪРЗВАНЕ НА РЕЗИСТОРИ,
КОНДЕНЗАТОРИ И ТРАНЗИСТОРИ КЪМ ЛОГИЧЕСКИ СХЕМИ

Увод
В комбинационно-логическите устройства отделните елементи се свърз-
ват помежду си съгласно логическото уравнение, което е необходимо да се реа-
лизира. Но всяко съединяване може да се разглежда като съединяване на входо-
вете на даден елемент с изходите на предходния или, с други думи, като после-
дователно свързване на елементите.
Освен комбинационно-логически, съществуват още и импулсни схеми.
По своето действие те са значително по-сложни от цифровите интегрални схе-
ми. За образуване на някои от импулсните схеми е необходимо към логическия
елемент да се съединят и външни елементи, като съпротивления, кондензатори,
транзистори и др. Това налага да се знае предварително какво ще бъде поведе-
нието на логическия елемент. Практически логическият елемент в импулсните
устройства изпълнява същата роля, както и транзисторът в класическите им-
пулсни схеми.

I. Видове свързвания на логически елементи

1. Последователно свързване на логически елементи
ТТЛ елементите са предвидени за непосредствено съединяване, като из-
ходният ток на управляващия елемент е съответно входен за управляваните.
Схемата на елементите е така построена и работните точки на транзисторите са
така подбрани, че взаимното съгласуване е пълно и това съответствие се под-
държа в целия температурен интервал.
Най-нагледно работата на логическите елементи се характеризира от пре-
давателната им характеристика, тъй като тя дава връзката между входните и
изходни напрежения, а напреженията са практически единствените величини,
които са удобни за наблюдаване с осцилограф. Предавателната характеристика
на два последователно свързани елемента се получава при разглеждане на из-
ходното напрежение на един елемент като входно за друг. На фиг. 1 е показано
как се построява предавателната характеристика на два последователно свърза-
ни логически елемента.
От фиг. 1 се вижда, че входното напрежение Uвх2 на втория логически
елемент се изменя от Ua2 до нула при изменение на напрежението Uвх1 само в
границите от Ua1 до U01. Изменението на входното напрежение на първия логи-
чески елемент от Uвх до т. C на предавателната характеристика изменя входното
напрежение на втория логически елемент от Uа2 до U02. С други думи, малко
изменение на входа на първия логически елемент води до значително измене-
ние на изходното напрежение на първи логически елемент, явяващо се входно
за втория логически елемент.
Какъв е резултатът? Точката до началото на превключване на втория ло-
гически елемент (0,6 V) се измества на дясно и става U'a1. Логическият елемент
2 се превключва при стойност на входното напрежение между Ua1' и U01'.

43
 U вх2 U изх1
I A
II
B

U 02 Uп
C IV
U ces4 1,4
U изх2 U вх1
U а1 U 01
U изх2
U а1 ' U 01 '
U вх1 & U вх2 & U изх2

ЛЕ 1 ЛЕ 2 U а1 '
U 01 ' U вх1

Фиг. 1

В резултат на това общата предавателна характеристика става много по-

стръмна, отколкото предавателната характеристика на отделен логически елемент.
Извод: Комбинацията от два последователно свързани логически елемен-
та представлява прагово устройство и изходният импулс има много по-стръмни
фронтове от входния. Това може да се използва за скъсяване на фронта на им-
пулсите при условие, че те не са по-продължителни от 1,5 μs. При по-
продължителни фронтове схемата се самовъзбужда.

2. Паралелно свързване на логически елементи

Uc Uc
ЛЕ 1 ЛЕ 2

ЛЕ 1 R4 R4

& Y 1
X 1
X 2
T3 T3

X 1 &
X 2 D D
Y 1 Y 2
ЛЕ 2
"1 " "0 "
T4
T4

Фиг. 2

Паралелно свързване на изходите на логически елементи не се разрешава,

тъй като при различни състояния на изходите протичат значителни изравнител-
ни токове. Допускаме, че логически елемент 1 се намира в състояние логическа
1, а логически елемент 2 – в състояние логическа 0. Това означава на практика
късо съединение между изходите. Токът IQ1 на логически елемент 1 ще потече
през наситения транзистор Т4 на логически елемент 2. Стойността на тока в то-
зи случай, при логически елемент от вида SN 7400, ще бъде около 50 mA, при
допустим ток 30 mA.
44
 Паралелното съединяване на изходи може да се позволи само тогава, ко-
гато състоянието на изходите е едно и също и за двата логически елемента. То-
ва е възможно, само ако входовете на логическите елементи също са съединени
към едни и същи входни сигнали.
Предимства. При паралелно съединяване на входовете и изходите на два
логически елемента се удвоява коефициентът на натоварване на изхода.
Недостатъци:
1. Удвоява се коефициентът на натоварване и на входовете.
2. Не се разрешава паралелно съединяване на входовете и изходите на по-
вече от два логически елемента.

II. Свързване на ЛЕ с R, C и транзистор

1. Съпротивление във входа на логическия елемент
Uc

iR1 R1 R2

UBE1
T1
iвх
T2
iB2

Rд UВХ UB2 R3

Фиг. 3

Съпротивлението във входа на логическия елемент, означено с Rд, се

включва между един или няколко съединени паралелно емитери на транзистора
Т1 и маса. По такъв начин се образува емитерен повторител. Транзисторът Т1 е
наситен. Колекторният ток на Т1 съвпада с IB2, т.е. IC1 = IB2, но по величина той е
незначителен и може да се пренебрегне. През съпротивлението Rд протича цели-
ят базов ток на транзистора Т1. Този ток определя и входното напрежение Uвх:
Uвх = Iвх . Rд = (Uc - Ube1) . Rд / (R1 + Rд).
Стойността на резистора Rд, при която се получава Uвх, се извлича от из-
раза:
Rд = Uвх . R1 / (Uc - Ube1 - Uвх).
Следователно, като се изменя стойността на Rд, се променя и големината
на входното напрежение. При Uвх = 1,3 V започва протичане на ток през колек-
тора на транзистора Т1 (участък II от предавателната характеристика). Входни-
ят ток започва да намалява и се получава като разлика: Iвх = IR1 - IB2.
Резултатът от преразпределението на тока IR1 се заключава в това, че се
изменя наклонът II на предавателната характеристика. Процесът на превключ-
ване завършва при UC1 = UB2 = 1,4 V.
Включването във входа на логическия елемент на съпротивление със сто-
йност по-висока от 2 kΩ е равносилно на подаване на сигнал логическа 1.
45
 Uвх
I
Uизх
II
3

2 III
Uвх
1
0,4 Rд
1 2 3 4 5
Фиг. 4

При напрежения Uвх, съответстващи на областта III на предавателната ха-

рактеристика (фиг. 4), елементът се самовъзбужда.

Извод:
1. Когато по схемни съображения е необходимо във входа на логическия
елемент да се включи съпротивление и входното напрежение да се поддържа на
ниво логическа 1, неговата стойност трябва да е по-голяма от 5 kΩ.
2. От графиката се вижда, че за да бъде входното напрежение по-ниско от
0,4 V, е необходимо съпротивлението Rд да е по-малко от 400 Ω.
3. Включването на съпротивление във входа на логическия елемент е не-
обходимо в редица импулсни схеми, в които трябва да се поддържа логическа 0
или 1 във входната верига, а входният сигнал да се предава през кондензатор.
Включването на R във входа на логическия елемент може да се извърши
още по два начина - последователно или чрез делител. При последователно
включване, с увеличаване стойността на резистора Rд, предавателната характе-
ристика се измества наляво (фиг. 5а) и се увеличава разтворът й, което от своя
страна изисква по-стръмен фронт на входния сигнал, за да се ограничи времето,
в което елементът е в активен режим. Това време е не повече от 200 ns.
При свързване на делител във входа, се извършва изместване на предава-
телната характеристика надясно, като разтворът на характеристиката значител-
но се увеличава, а това от своя страна повишава изискванията към стръмността
на фронтовете на входния сигнал (фиг. 5б).
Uизх

Rд1 = 910 ома

Rд = 10k Rд = 5k Rд = 0
Rд2 = 300 ома

Eвх.б
Eвх.а

-8 -6 -4 -2 Ua 1 2 3 4 5 6 Uвх
а б
Фиг. 5

46
 2. Свързване на съпротивление между изхода на логическия елемент
и положителния полюс на захранването
Uc U и зх 2 Uc

4 R
R4 U вх
& Y
3 1
T3 R 2

1
D iи зх
1 2 3 U вх
"1 "
T4

Фиг. 6

Възможни са два случая:

1. При логическа 1 на изхода типичното напрежение е UQ1 = 3,3 V, като
изходният ток не трябва да надвишава 400 μА. Включването на съпротивление
между изхода на логическия елемент и захранващия източник води до запуш-
ване на диода D, тъй като през резистора R на катода на диода се подава потен-
циал +5 V, а анодът му е свързан към емитера на Т3, който е с по-нисък потен-
циал. Това води до следния ефект - токът протича не през Т3 и диода, а през ре-
зистора R. Изходното напрежение се определя по формулата:
UQ1 = Uc - IA1 . R = Uc.
Предавателната характеристика е представена под номер 2 на фиг. 6.
Предимства:
1. Повишава се амплитудата на изходния сигнал.
2. Включването на външно R дава възможност да се повиши изходният
ток при състояние 1, като практически се преминава към схема на елемент с
отворен колектор.
Недостатъци:
1. Изключването на сложния инвертор и преминаването към пасивно то-
варно R води до повишаване на влиянието на капацитета на товара върху вре-
мето на превключване и продължителността на фронтовете.
2. При логическа 0 в изхода. През отпушения транзистор Т4 освен изход-
ният ток IQ0, протича и токът IR. Сумата на тези два тока не трябва да превиша-
ва максимално допустимия изходен ток. Стойността на съпротивлението R, от
това съображение, трябва да отговаря на условието:
R = Uc / (IQ0max - NIQ0) = 5 / (16 - 1,6 . N),
където: - N е броят на TTЛ входовете, свързани към изхода.
При N = 1 се получава: R = 330 Ω.
Освен по разгледаните начини, резисторът може да се включи и паралел-
но на логическия елемент. Тъй като това е обратна връзка както по постоянен,

47
така и по променлив ток, се изменят статичните и динамични параметри на ло-
гическия елемент.
Намаляването на включения паралелно резистор R от 1 kΩ до 100 Ω води
до свиване на предавателната характеристика в областта 1, т.е. Uизх се изменя от
3,3 V до 2 V.

3. Включване на кондензатор във входа (фиг. 7)

Uизх Uc - UBE1
Uc1 I
4
II
3 &

Uвх0 Uc
2
U0 C Uc Uизх
1 III

0,4

Uа 1 2 3 Uвх
Фиг. 7

Предполага се, че в изходно положение кондензаторът не е зареден. При

подаване на захранващо напрежение Ucc той започва да се зарежда по веригата
Uc, R1, база емитер на транзистора T1, маса и се стреми да се зареди до напре-
жение
Uc = (Uc – UВЕ1)(1 – e – t / τ),
където τ = R1C е времеконстанта на зареждане. Едновременно със зареждането
на кондензатора се увеличава входното напрежение на логическия елемент, като
при напрежение U0 (1,4 V) изходното напрежение става равно на нула. При нап-
режение на кондензатора, по-високо от U0, процесът на зареждане се забавя, тъй
като част от тока, протичащ през R1, се отклонява към базата на транзистора T2.
Максималното напрежение, до което се зарежда кондензаторът, е Uвх0 (1,5 V).
За припомняне:
Първо се превключват транзисторите T3 и T4, а след това T1 и R2. Това
напрежение Uвх0 е различно от U0 и се получава при равенство на токовете
IB1 = IR1.
И тук, също както и при свързването на резистор във входа, елементът се
възбужда, когато входното напрежение съответства на областта III на предава-
телната характеристика. Тъй като времето за преминаване през областта III не
трябва да превишава 100–200 ns, максималната стойност на кондензатора, при
която логическия елемент не се самовъзбужда, е 1500 pF. Включването на кон-
дензатор на входа на логическия елемент има следните предимства и недоста-
тъци:
Предимства:
1. Зареждането се осъществява през най-голямото по стойност съпротив-
ление в схемата – R1. Това позволява достигане до най-голяма времеконстанта.

48
 2. Не се получават положителни или отрицателни отскоци на напрежение,
които биха могли да повредят многоемитерния транзистор.
Недостатъци:
1. Времеконстантата на зареждане може да се регулира само чрез измене-
ние на капацитета на кондензатора C.
2. При включване на кондензатор в изхода на логическия елемент трябва
да се има предвид, че разрядът на заредения кондензатор се извършва през от-
пушения транзистор T4. Поради тези съображения капацитетът на кондензатора
не трябва да надвишава 1000 pF.
Освен това свързването на кондензатор в изхода повишава консумацията
в момента на превключване на логическия елемент от 0 в 1, което е причина за
взаимно смущаване на логическите елементи.

4. Включване на транзистори
Начинът на свързване на транзисторите към интегралната схема се опре-
деля основно от типа на транзистора. Различаваме свързване на два типа тран-
зистори - PNP и NPN, както в изхода, така и във входа на логическия елемент.

А. Свързване на NPN транзистори (фиг. 8)

Колекторното съпротивление Rc може да се съедини както към източника,
захранващ логическия елемент (Uc), така и към отделен захранващ източник
Ucc. При това е възможно Ucc > Uc. Стойността на Ucc в този случай се определя
от параметрите на транзистора T. Логическите елементи също са построени с
NPN транзистори, поради което, при логическа 0 на изхода на логическия еле-
мент транзисторът T се оказва запушен и в този случай ток не се консумира.
Uc Uc + Ucc

R4 + Ucc R4
Rc2

T3 Rc ic T3 Rc1

T2

D D RB
RB
T
T4 iB T4 T1
UBET

а) б)

Фиг. 8

При логическа 1 на изхода на логическия елемент транзисторът се от-

пушва. В базовата верига на транзистора протича ток IВ, съвпадащ с изходния
ток на логическия елемент. Този ток се определя от израза:
IQ1 = IВ = (UQ1 - UBEт) / RВ,
където:
- UBEт е напрежението между базата и емитера на включения транзистор.

49
 Токът IQ1 не трябва да превишава гранично допустимата стойност, която
обикновено е 400 μА, като изходното напрежение в състояние 1 в изхода на ло-
гическия елемент не трябва да пада под 2,4 V.
Условието за насищане на транзистора е:
RВ = (UQ1 - UBEт) * βт / Ic,
където:
- Ic – колекторен ток на транзистора;
- βт – коефициент на усилване на транзистора.
На практика се предпочита степента на насищане да е 2 и стойността на
резистора RВ се избира два пъти по-ниска от изчислената по горната формула.
Но стойността на Rb не трябва да е по-голяма от 20-25 Ω. Паралелно на RВ може
да се включи ускоряващ кондензатор със стойност 100-1000 pF за повишаване
на бързодействието на транзистора.
Ако стойността на Rb, изчислена по формулата, се окаже по-малка от
1 kΩ (при транзистори с колекторен ток, по-голям от 100 mA), трябва да се
включи междинен транзистор, както е показано на фиг. 8б.
Свързването на транзистори към входа на логически елемент е показано
на фиг. 8′в.
Транзисторът трябва да се захранва с напрежение, не по-високо от 5,5 V,
за да не повреди входния многоемитерен транзистор. При нулево напрежение в
базата на транзистора същият ще бъде запушен. Тогава на изхода логическият
елемент ще се намира в състояние "лог. 0" за фиг. 8а, б и "лог.1" за фиг. 8в.
При схемите 8′а и 8′б транзисторът се отпушва при входно напрежение,
равно на UBEт, а при фиг. 8′в при напрежение UBEт + URe.
Схемата от фиг. 8′а може да се използва само тогава, когато входният мно-
гоемитерен транзистор допуска подаването на входни напрежения до 5,5 V. Оп-
тималната стойност на съпротивлението R е от 1 до 5 kΩ, като се позволява и не-
посредствено включване на колектора на транзистора към входа на елемента.
Uc
Uc Uc

Rc 5k ЛЕ T
ЛЕ &
&
T "0" ЛЕ
"0" UBE1 &
"1"
UBE1
Uвх RE
Uвх Uвх

а) б) в)

Фиг. 8′

Б. Свързване на p–n–p транзистори (фиг. 9)

За да се управлява транзисторът от изходния сигнал на логическия еле-
мент, е необходимо емитерът му да се свърже с положителния полюс на зах-
ранването. Колекторното съпротивление Rc може да се съедини както с общия
проводник, така и с източник на отрицателно напрежение. При нула в изхода на
50
логическия елемент, през прехода емитер-база на транзистора и през съпротив-
лението RB2 протича ток, който отпушва транзистора. Транзисторът се насища
при следната стойност на съпротивлението в базата му:
RВ2 = (Uc - UQ1 - UBEт) * βТ / Ic.
Uc

ЛЕ Uc
RE, 1 k
iB

RE
ЛЕ
RB2
T
Е Re

"0"

- Ucc
а) б)

Фиг. 9

При германиевите транзистори напрежението UBEт е 0,1 до 0,3 V. Обик-

новено съпротивлението RВ2 се избира два пъти по-малко от изчисленото, като
не трябва да е по-голямо от 10 kΩ, за да е възможно запушване на транзистора
при логическа 1 на изхода на логическия елемент. Съпротивлението RВ1, чиято
стойност е 1 kΩ, осигурява изходно напрежение + 5 V, което е необходимо за
запушването на транзистора. При тази схема на свързване освен транзистора,
към изхода на логическия елемент не трябва да се свързва друг товар.
Включването на p-n-p транзистор към входа на логически елемент е пока-
зано на фиг. 9б.
Особености:
1. Транзисторът е съединен като емитерен повторител и това е единстве-
ното възможно свързване, тъй като само в този случай се запазва формата на
предавателната характеристика.
2. Емитерният повторител повишава многократно входното съпротивле-
ние на логическия елемент. Стойността на RЕ не трябва да превишава 10 kΩ.

III. Свързване на други елементи - външен товар

1. Свързване на индикаторни лампи с нагреваема жичка
Лампи с ток на консумация не повече от 80 mA и захранващо напрежение
5–6 V могат да се включат непосредствено в изхода на логически елемент с от-
ворен колектор. Ако допустимото работно напрежение на изходния транзистор
T4 е по-високо, може да се използва лампа с по-високо работно напрежение.

2. Включване на светодиодни индикатори

Светодиодите са много удобни за съвместна работа с TTЛ елементите,
тъй като работните им напрежения са ниски, стойността на работния им ток е
подходяща за управление (фиг. 10).
51
 Uc

ЛЕ
R

iQ0
Фиг. 10

Светодиодите се захранват от същия източник, към който са включени и

логическите елементи. Към изхода на логическия елемент се свързват посредс-
твом съпротивление R, чиято стойност се определя по равенството:
R = (Uc – Ud - UQ0) / Id,
където: Ud и Id са работното напрежение и токът на светодиода. Типични стой-
ности са Ud = 2 V, Id = 15 mA.

Заключение
От разгледания материал се вижда, че включването на външен товар към
логически елемент може да променя предавателната му характеристика. Затова
при всяка конкретна реализация трябва да се отчитат тези фактори, за да се запа-
зят параметрите на интегралната схема. Освен това с помощта на външен товар
може да се влияе върху параметрите на интегралната схема в определена степен.

52
 ТЕМА 2. ПОСЛЕДОВАТЕЛНОСТНИ ЛОГИЧЕСКИ СХЕМИ

Т 2/1. КЛАСИФИКАЦИЯ НА ТРИГЕРНИТЕ УСТРОЙСТВА.

ВИДОВЕ ТРИГЕРИ В ИНТЕГРАЛНО ИЗПЪЛНЕНИЕ

Увод
Разгледаните до сега логически структури от комбинационен вид се на-
ричат още логически схеми без памет. При неизменно състояние на техните
входове (входен набор) еднозначно е определено състоянието на изходите им
(изходен набор). Тази определяща връзка се изразява с булевите функции на
изходите, които имат за аргументи входните променливи на схемата.
При произволно свързване на комбинационни логически елементи И,
ИЛИ, НЕ и др. се получава логическа схема без памет, при условие че в нея ли-
псват затворени контури (обратни връзки).
Очевидно е, че цикълът отговаря на фундаменталното понятие за обратна
връзка в кибернетиката. Затова една логическа схема с цикли е същевременно
логическа схема с обратни връзки. При известни условия логическата схема с
обратни връзки се превръща в логическа схема с памет. Характерно за логичес-
ката схема с памет е това, че състоянието на изходите на логическия елемент с
памет не е определено еднозначно от състоянието на нейните входове. Това съ-
стояние зависи от предисторията на изменение на входните сигнали.
Тъй като логическа схема с памет е система с детерминирано поведение,
изходното й състояние е еднозначно определено от входните сигнали и вът-
решното й състояние. Вътрешното състояние представлява състоянието на
паметта на логическата схема.
Ако за комбинационната логическа схема може да се запише
y = f(x),
където: х - входен сигнал,
у - изходен сигнал,
за логическа схема с памет е в сила зависимостта
y = f (x, q),
където: q е вътрешното състояние - набор от стойности на т.нар. вътрешни
променливи. Тези променливи съответстват на обратните връзки в схемата. Ед-
на логическа схема с k обратни връзки ще има съответно k на брой вътрешни
k
променливи и при известни условия може да има до 2 вътрешни състояния.
Директният анализ на логически схеми с голям брой обратни връзки е
сложна задача, затова най-напред ще разгледаме схеми с една обратна връзка,
т.е. една вътрешна двоична променлива. Това са схемите с две устойчиви вът-
решни състояния, наричани в практиката тригери.

I. Общи сведения и класификация на интегралните тригери

Интегралният тригер представлява устройство с две устойчиви състоя-
ния, съдържащо запомнящ елемент (самия тригер) и схема за управление. Схе-

53
мата за управление преобразува постъпващата на входовете и Е1 ...Еn информа-
ция в комбинация от сигнали, действащи непосредствено на същинския тригер.
На фиг. 1 е показана обобщена блокова схема на тригерно устройство.

E1 S` Q
En
T1
Tn R`

Фиг. 1
където:
- Е1, Е2...Еn – информационни входове
- Т1...Тn – тактови входове
- YY – устройство за управление
- S',Q' – входове на тригера
- Q, Q – изходи
- Т – същински тригер
В интегралната схемотехника се използват десетки различни схеми на
тригерни устройства. Същите се различават по реализуемата функция, схемо-
техническата реализация и способа на записване на информацията. Най-
разпространени са интегралните логически елементи от потенциален тип. Зато-
ва предмет на лекцията ще бъдат тригерните устройства от потенциален тип. В
бъдеще вместо тригерно устройство ще казваме просто тригер. Необходимо е
да въведем определена класификация на различните тригерни устройства. В
основата на класификацията ще приемем два признака.
1. Функционален признак.
2. По начина за записване на информацията в тригера.
Функционалната класификация е най-обща и класифицира тригерите по
вида на логическите уравнения, характеризиращи състоянието на входовете и
изходите на тригера в момента t до неговото сработване и след сработването му
- (t+1). В съответствие с функционалната класификация различаваме следните
типове тригери: RS, D, Т, Е, DV, JК и т.н. (фиг. 2).
Функционална класификация

тип RS тип D тип Т тип ТV

тип DV тип Е тип R тип JK тип

JK-JK

Фиг. 2

54
 Класификацията по способа за записване на информацията характеризира
временната диаграма на работа на тригера. Съгласно нея тригерите се разделят
на две групи (фиг. 3):
- асинхронни
- синхронни.

Класификация
по начина за записване на инф.

синхронни асинхронни

С вътрешна Управлявани С вътрешна Управлявани

задръжка от нивото на задръжка от нивото на
ТИ вх. сигнал

С еднократно С многократно
действие действие
Фиг. 3

При асинхронните тригери входният сигнал въздейства върху състояние-

то на тригера непосредствено в момента на своето появяване. Това опростява
твърде много схемното решение на тези тригери - всъщност схемата за управ-
ление при тях отсъства и входящите импулси постъпват направо на входовете
на същинския тригер. За сметка на това възможностите за използване на асинх-
ронните тригери са ограничени и те служат като съставна част на по-сложните
тригери.
От своя страна синхронните тригери се подразделят на тригери, сработ-
ващи едновременно с постъпване на тактовия сигнал, и тригери, сработващи
след прекратяване действието на тактовия сигнал (с вътрешна задръжка). Три-
герите с вътрешна задръжка обикновено са еднотактни. Многотактните n-
тактни тригери се характеризират с това, че новото състояние на същинския
тригер се установява с постъпването на n тактови импулса (n = 2, 3, 4 и т.н.).
Изменяйки схемата на УУ и начина на включване на изходите Q и Q към
входовете Е1… E n , можем да получим различни варианти на тригерни схеми,
отличаващи се по логическата функция, която реализират.
За означаване на входните сигнали са приети следните означения:
S – установяване на тригера в единично състояние;
R – установяване на тригера в нулево състояние;
С – тактов сигнал; смяна на състоянието на тригера с противоположното му;
J – установяване на тригера в единично състояние;
К – установяване на тригера в нулево състояние;
D – входен сигнал за D-тригер.
55
 Състоянието на тригера и стойността на записаната двоична информация
се определя от сигнала на изхода Q или от Q (на неговия инверсен изход).
Изходните състояния на тригера могат да бъдат 0, 1, Q, Q и Х и означа-
ват следното:
0 – тригерът постоянно се намира в състояние 0 (Q = 0), независимо от
логическия сигнал на входа Е;
1 – тригерът постоянно се намира в състояние 1 (Q = 1), независимо от
логическия сигнал на входа Е;
Q – състоянието на тригера не се изменя при изменение информацията на
входа Е;
Q – състоянието на тригера се изменя на противоположното при измене-
ние на входната информация;
Х – неопределено състояние на тригера.
В заключение ще посочим, че конкретният тип тригери се определя по
това, каква стойност ще приеме изходът в момента t+1 в зависимост от състоя-
нието Q(t) и от различните комбинации на входните сигнали.
Законите за функциониране на тригера се дават в таблици на истинност.
Изискванията към времевите параметри на входящите сигнали са в тясна
връзка с бързодействието на самия тригер. От голямо значение са следните
времеви интервали (фиг. 4):
тактов
сигнал

t
инф.
сигнал

tn t3
t
изх.
сигнал
t
пр
t
Фиг. 4

- tпр. – време за превключване на тригера - от момента на постъпване на

превключващия импулс до момента на получаване на изходящия импулс (сиг-
нал); то е различно за превключване от състояние 0 в състояние 1 и от състоя-
ние 1 в състояние 0 за различните входове - тактов, за безусловно нулиране или
за безусловно поставяне в 1;
- t3 – време за задържане - времето след съответния фронт на тактовия
импулс, през което все още сигналите на синхронните входове трябва да оста-
нат неизменни;
- tп – време на предхождане - това е времето непосредствено преди такто-
вия импулс, през което сигналите на синхронните входове не трябва да се из-
менят.

56
 Бързодействието на тригера се характеризира също с максимална честота
на превключване f'max и с работна честота на превключване:
f''max =1/tпр.
На практика обаче, ако тригерът се превключва с честота f'max, продължи-
телността на изходните му сигнали не е достатъчна за сигурно задействане на
други логически елементи. С въвеждането на параметъра работна честота на
превключването се осигурява необходимата продължителност на изходящите
сигнали.
Товароспособността на изходите на тригерите се определя от вида на из-
ползваната логика. За ТТЛ тригерите най-често коефициентът на натоварване е
N = 10.
Тъй като към отделните входове на тригера се включват входовете на
различен брой логически елементи, коефициентът на натоварване за тях е раз-
личен и се посочва за всеки вход поотделно. Обикновено той не превишава 3.

II. Асинхронен RS-тригер

Този тригер представлява основна тригерна клетка, която се използва в
почти всички по-сложни тригери.
RS-тригерът е логическо устройство с две устойчиви състояния, имащо
два информационни входа R и S такива, че при S = 1 и R = 0 тригерът приема
състояние единица (Q = 1), а при R = 1 и S = 0 тригерът приема състояние нула
(Q = 0).
В съответствие със състоянията, в които преминава тригерът, вход S се
нарича единичен, а вход R - нулев.
Законът за функциониране е показан в табл. 1 и табл. 2 (таблица на ис-
тинност).

Tабл. 1 Табл. 2
Минимизирана таблица на
R S Q(t) Q(t+1)
преходите
0 0 0 0 R S Q(t+1)
0 0 1 1 0 0 Q(t)
0 1 0 1 0 1 1
0 1 1 1 1 0 0
1 0 0 0 1 1 x
1 0 1 0
1 1 0 х
1 1 1 x
При отсъствие на входни сигнали на входовете R и S състоянието на три-
гера не се променя.
При подаване на вход R на логическа 0, а на вход S на логическа 1, се по-
твърждава предишното състояние, ако тригерът се е намирал в състояние Q = 1,
и преобръщане в противоположното, ако тригерът е бил в състояние Q = 0. По-
даването на единица на входа R води до неговото нулиране, независимо от това,
в какво състояние се е намирал в предходния момент от време. При едновре-

57
менно постъпване на входовете S и R на логически единици тригерът приема
неопределено състояние. Такава комбинация от входни сигнали се нарича заб-
ранена.
От табл. 1 можем да запишем логическото уравнение на RS-тригера.
Qt  1  S  R.Qt  .
Ще разгледаме някои практически схеми на асинхронни тригери RS
(фиг. 5).
RS-тригер в базис И-НЕ и ИЛИ-НЕ.
S R
& Q 1 Q

& Q 1 Q
S
R
а б
Фиг. 5

Ще разгледаме схемата на фиг. 5а. Тригерът има два входа R и S и два

изхода Q и S . Състоянието му се определя от логическите сигнали, подадени на
двата входа. Ако S = 0 и Q = 1, очевидно тригерът ще запази състоянието, в ко-
ето се е намирал преди това. Ако S = 0 и R = 1, на изхода на тригера ще имаме
единица, т.е. Q = 1. По подобен начин при S = 1 и R = 0 тригерът се установява
в нулево състояние Q = 1 Q = 0.
При едновременно подаване на S = R = 0 и двата изходни сигнала на
тригера стават 1 и не може да се определи в какво състояние ще се установи
тригерът. Поради това, подаването на такава комбинация от входящи сигнали
не се разрешава.
Разгледаните зависимости между входните и изходни сигнали са показа-
ни в табл. 3 (за тригер в базис И-НЕ) и табл. 4 (за тригер в базис ИЛИ-НЕ).

Табл. 3 Табл. 4
Q(t+1) R S Q(t+1)
0 0 X 0 0 Q((t)
0 1 1 0 1 1
1 0 0 1 0 0
1 1 Q(t) 1 1 x

Входовете са означени с буквите S - от английската дума set - установя-

вам и R от reset (връщам). Знакът за инверсия над тях означава, че тригерът се
поставя в състояние 1 от логически сигнал 0 на входа S и в 0 от логически сиг-
нал 0 на вход R .

58
 На фиг. 5б е показан същият тригер, изпълнен с елементи ИЛИ-НЕ. Таб-
лицата му на истинност е табл. 4. Действието му е аналогично, с тази разлика,
че тригерът се поставя в състояние 1 или 0 от подаването на логически сигнал 1
на съответния вход - S или R, поради което в означението им липсва знакът за
инверсия. Тук не е разрешено подаването на логически сигнал 1 едновременно
и на двата входа, тъй като в този случай и на двата изхода ще се получи логи-
ческо ниво 0.
Доскоро асинхронните RS-тригери не се произвеждаха в интегрално из-
пълнение поради ограничените им възможности. Сега се произвеждат интег-
ралните схеми SN 74279 и SN 74118, съдържащи 4 и 6 отделни RS-тригера.

III. Синхронен RS-тригер

При синхронните тригери приемането на информацията се извършва при
едновременно подаване на логическа единица на единия от информационните
входове и на тактовия вход.
За тази цел синхронните RS-тригери имат във всяко рамо допълнителни
схеми за съвпадения, наречени вентили. Първите входове са обединени и се
явяват входове за тактовия импулс ТИ, а вторите входове - за запис на S и R. По
такъв начин информацията, постъпваща на входовете R и S, може да бъде пре-
дадена на същинския тригер само при наличие на тактов импулс. RS-тригерът
се задава със следната таблица на истинност (табл. 5). Работата на тактовия
RS-тригер, показан на фиг. 6, е следната:
ЛЕ1 ЛЕ3
S S
& & Q

& & Q
R

ЛЕ2 R ЛЕ4

Фиг. 6

Да предположим, че тригерът се намира в състояние Q = 1, а на вход R е

подаден сигнал логическа единица, т.е. R = 1. В този случай при постъпване на
тактовия сигнал (С = 1) на изхода на ЛЕ2 се формира логическа нула, а на изхо-
да Q се появява логическа единица. Последната се подава към ЛЕ3 и формира
на изхода на тригера Q логическа единица, която постъпвайки на ЛЕ4, потвър-
ждава нулата на изхода Q. Фиксира се ново състояние на тригера Q = 0, Q = 1.
След прекратяване действието на тактовия импулс (С = 0), на изходите на ЛЕ1
и ЛЕ2 се формират логически единици, които не променят състоянието на три-
гера, тъй като те са неуправляващи сигнали за логическите елементи 3 и 4. Със-

59
тоянието на тригера, получено в резултат на действието на тактовия импулс, не
се изменя.
Табл. 5
С R S Q(t) Q(t+1)
1 0 0 0 0
1 0 0 1 1
1 0 1 0 1
1 0 1 1 1
1 1 0 0 0
1 1 0 1 0
1 1 1 0 х
1 1 1 1 х

При комбинация на сигналите S = С = 1 тригерът ще се установи в състо-

яние Q = 1. При комбинация на сигнали R = S = С = 1 тригерът приема неопре-
делено състояние, т.е. дадената комбинация се явява забранена.
В схемата на тригера се използват и асинхронните установъчни входове
R и S предназначени за асинхронно установяване на тригера в състояние логи-
ческа единица или нула. Тези входове са приоритетни пред информационните,
тъй като действат непосредствено върху същинския тригер.
Тактов RS-тригер в базис ИЛИ-НЕ е показан на фиг. 7.
& 1 Q
R
S &
R R
1 1 Q
T

R & 1
1 1 Q

S S S & Q

Фиг. 7 Фиг. 8

Тактов RS-тригер в базис И-ИЛИ-НЕ е показан на фиг. 8.

На базата на RS-тригери могат да се строят тригери с многотактно действие.
Наличието на забранени комбинации на входни сигнали при използване
на тригерите е нежелателно.
Графът на преходите на RS-тригера е показан на фиг. 9, а условното изо-
бразяване на RS-тригера е показано на фиг. 10.
Входовете R и S се наричат информационни и определят изменението на
състоянието на изходите Q и Q съгласно табл. 5. Началото на прехода се опре-
деля от наличието на сигнал на входа С наречен тактов. Тригерите сработват по
преден фронт на тактовия сигнал.

60
 Входове R , S служат за установяване на тригера в състояние нула, т.е.
Q(t) = 0 или единица Q(t) = 1 и те са приоритетни пред информационните вхо-
дове.
S Q
R=0; S=1 S
R=x R= 0
С
0 1 R Q
S=0 S =x
R
R=1; S=0
Фиг. 9 Фиг. 10

IV. D-тригер
D-тригер (тригер за задръжка) се нарича логическо устройство с две ус-
тойчиви състояния и един информационен вход D (от английската дума delay –
закъснение). Логическото ниво, което е подадено на този информационен вход,
след постъпването на тактовия импулс се установява на изхода на тригера Q.
Логическото уравнение на D-тригера има следния вид - Q (t + 1) = D (t).
Уравнението показва, че състоянието на D-тригера в момента t +1 съвпа-
да със състоянието на D-входа в момента t. Следователно D-тригерът повтаря в
изхода си входния сигнал, като го задържа на един такт. В литературата се на-
рича „елемент за закъснение”. Най-често се използва за построяване на кръгови
броячи и регистри.
Това е отразено в таблицата на истинност (табл. 6). В таблица 7 е показа-
на матрицата на преходите на разглеждания тригер.

Табл. 6 Табл. 7
D Q(t) Q(t+1) Q(t)-Q(t+1) D
0 0 0 0-0 0
0 1 0 0-1 1
1 0 1 1-0 0
1 1 1 1-1 1
На таблица 6 съответства следното логическо уравнение:
Q (t + 1) = D (t).
Информацията от входа D се получава на изхода на тригера със закъсне-
ние от един такт, откъдето идва и названието на този тип тригери.
D-тригерът може да се получи и от един RS-тригер. Ако в RS-тригера
входът S се свърже с входа R през инвертор, ще бъде в сила равенството:
R = S ( R = S),
което заместено в логическото уравнение на RS-тригера дава
Q (t + 1) = S v R . Q (t) = S v S . Q (t) = S (1 v Q (t)) = S.

61
 При това се получава логическото уравнение на D-тригера, като входът S
съответства на информационния вход D (фиг. 11).
S Q
D
S
С
R Q
R

Фиг. 11

На фиг. 12 е показано условното изобразяване на D-тригер.

S Q
D
C Q
R

Фиг. 12

Асинхронен D-тригер
Най-прост тригер от този тип е асинхронният D-тригер, показан на
фиг. 13, изграден на базата на елементи И-НЕ и ИЛИ-НЕ.
ЛЕ2
1 1 Q
Q

& & Q
D
1 Q
D

ЛЕ3
Фиг. 13

Разглеждайки работата на схемата, реализирана на базата на логически

елементи ИЛИ-НЕ, можем да запишем, че:
При D = 1 и Q = 0. На изхода на ЛЕ3 Q = 0. На изхода на ЛЕ 2 ще се поя-
ви 1, т.е. тригерът се преобръща.
При D = 0 и Q = 0. Състоянието на тригера ще се потвърди.
Схемата, реализирана на базата на логически елементи И-НЕ, не намира
практическо приложение, тъй като функцията на D-тригера се изпълнява от
схема, състояща се от два последователно свързани инвертора. Състоянието се
запазва до момента, в който е подадена входна информация.

62
 Синхронни D-тригери
Схема на еднотактен тригер, управляван от нивото на тактовия импулс,
изпълнен на базата на елементи И-НЕ, е показана на фиг. 14.
ЛЕ1 ЛЕ3
D & & Q

& & Q
T

ЛЕ2 ЛЕ4
Фиг. 14

В тази схема входът D се явява информационен, а входът Т – тактов.

Схемата работи с тактов сигнал, представляващ логическа 1. В изходно състоя-
ние на Т входа на фиг. 14 действа сигнал 0.
Ще разгледаме работата на схемата, показана на фиг. 14.
При Т = 1 D = 1. На изхода на ЛЕ 1 се формира логическа 0. Последната
постъпва на входа на ЛЕ 2 и на изхода се появява логическа 1. Логическата ну-
ла от изхода на ЛЕ 1 постъпва и към входа на ЛЕ 3, в резултат на което на изхо-
да Q на тригера се появява логическа единица. Същата се подава на втория вход
на ЛЕ4 и по този начин след премахване на тактовия сигнал се поддържа ус-
тойчивото състояние на тригера. От изхода на ЛЕ 2 логическата единица 1 пот-
върждава нулевото състояние на изхода Q .
При D = 0 Т = 1 ЛЕ 1 остава блокиран - на изхода му се формира логичес-
ка 1. При това се отпушва ЛЕ 2 и на изхода се формира 0. Тази 0 установява
тригера в състояние Q = 0 ( Q = 1).

V. DV-тригери
Тригер от типа DV се нарича D-тригер с допълнителен информационен
вход V, който при V = 1 функционира аналогично на D-тригер, а при V = 0 за-
пазва изходното си състояние, независимо от изменението на информацията на
D-входа. Законът за функциониране на DV-тригера се описва от табл. 8 и логи-
ческото уравнение:
Q(t+1)=D(t) . V(t) v Q(t) . V .

Табл. 8
V D Q (t+1)
0 0 Q (t)
0 1 Q (t)
1 0 0
1 1 1

63
 Най-елементарният DV-тригер се реализира на базата на D-тригер, реали-
зиран с логически елементи И-НЕ. Управлява се от нивото на тактов сигнал, на
който паралелно е включен вход V (фиг. 15). Входовете D и V се явяват инфор-
мационни, а входът Т - тактов.
При V = 1 DV-тригерът става синхронен D-тригер.

Q Q
& &

& &

D
T V

Фиг. 15

Като условие за устойчива работа на DV-тригера е необходимо разреша-

ващият сигнал на входа V да съвпада с тактовия импулс във времето и да го
превишава по продължителност.

VI. Броячни тригери (Т-тригери)

Т-тригер, или броячен тригер, се нарича логическо устройство с две ус-
тойчиви състояния и един вход Т, изменящо своето състояние на
противоположното всеки път, когато на входа Т постъпва управляващ сигнал.
Входът Т се нарича тактов. Ако на Т-входа е подаден сигнал 0, състоянието на
тригера не се променя.
Всеки тактов сигнал на този вход преобръща тригера. Това е най-често
използваният режим на работа на тригера - броене на импулси. От него идва и
названието му от английската дума foggle - редувам се - тъй като състоянията
на тригера се редуват след постъпването на всеки пореден тактов импулс.
Логическото уравнение, описващо работата на Т-тригера, има следния
вид:
Q (t + 1) = T (t) . Q (t) v T (t) . Q (t).
Таблицата на преходите на Т-тригера има следния вид (табл. 9).
Табл. 9
T Q (t) Q (t+1)
0 0 0
0 1 1
1 0 1
1 1 0

От записаното логическо уравнение и разгледаната таблица на преходите

можем да направим следния извод. Т-тригер можем да получим от D- или

64
RS-тригер чрез определено свързване на входовете и изходите. Ще разгледаме
Т-тригер, построен на базата на D-тригер (фиг. 16).

Q & Q
D T D

C Q C Q
C C

Фиг. 16

В първия случай ще имаме

Q(t+1) = Q(t).
В случай, че тригерът е синхронен, ще получим
Q(t+1) = D(t) = T . Q (t).
Последното уравнение се отличава от уравнението, описващо работата на
Т-тригера. При подаване на сигнал Т = 0 ще се прекрати превключването на то-
зи тригер. Ако тригерът е в състояние 0, следващият тактов импулс ще го прео-
бърне в 0, след което тактовите импулси ще престанат да му действат.
Схема на Т-тригер, построен на базата на тактов RS-тригер, е показана на
фиг. 17.
Q Q

& &

ЛЕ 1 & & ЛЕ 2
S R

T
Фиг. 17

Ще разгледаме работата на тази схема. Допускаме, че в изходно състоя-

ние Q = 1. При постъпване на тактов импулс Т = 1, на изхода на логическия
елемент 2 ще се появи логическа нула, тъй като на втория му вход е подаден
сигнал логическа единица от изхода Q = 1, а на първия се подава тактов сигнал.
В резултат на формирането на логическа нула от ЛЕ 2 тригерът ще се превклю-
чи в състояние Q = 0 ( Q  1 ).
При Т = 0 двата логически елемента ще бъдат затворени. Тригерът запаз-
ва новото устойчиво състояние.
При Т = 1 тригерът ще се преобърне отново в единично състояние, тъй
като в този случай ще се отвори ЛЕ 1.

65
 Схема на Т-тригер, построен на базата тактов RS-тригер, реализиран с ло-
гически елементи ИЛИ-НЕ, е показана на фиг. 18.
Q Q

1 1

ЛЕ 1 1 1 ЛЕ 2
R S

Фиг. 18

Схемата, показана на фиг. 18, работи аналогично на схема 17 с тази раз-

лика, че тук тактовият сигнал трябва да бъде логическа 0.
Освен Т-тригери в практиката се срещат и ТV-тригери. ТV-тригер се на-
рича логическо устройство с две устойчиви състояния, тактов вход и допълни-
телен вход V, такъв, че при V = 1 тригерът работи като тактов, а при V = 0 не-
говото състояние не се изменя даже при постъпване на сигнали на тактовия
вход. В литературата TV-тригерът се нарича тактов или синхронен Т-тригер.
Състоянията на ТV-тригера са показани в табл. 10.

Табл. 10
V(t) T(t) Q(t+1)
1 1 Q (t)
1 0 Q (t)
0 1 Q(t)
0 0 Q(t)

VII. JK-тригери
JK-тригер се нарича устройство с две устойчиви състояния и два инфор-
мационни входа. Действието му е подобно на RS-тригера. Входовете J и К съ-
ответстват на входовете S и R на RS-тригера, т.е. сигнал 1 на входа J установява
тригера в състояние 1, а сигнал 1 на входа К установява тригера в нулево състо-
яние, независимо от предишното състояние. Различието на JK-тригера от RS-
тригера се състои в това, че е премахната неопределеността в състоянието при
едновременното подаване на логическо ниво на двата информационни входа.
При J = К = 1 всеки тактов сигнал променя състоянието на тригера, т.е. той ра-
боти в режим на броене.
Логическото уравнение на JK-тригер има следния вид:
Q(t + 1) = J . Q (t) v K . Q(t)

66
 Таблицата на истинност на JK-тригера има следния вид (табл. 11)

Табл. 11
Y K Q(t) Q(t+1)
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0

Условното изобразяване на JK-тригера, сработващ по зададен фронт, е

показано на фиг. 19:
S T Q
J
C
K Q
R
Фиг. 19

JK-тригерите притежават широки възможности за работа. Затова те на-

мират голямо приложение както в изчислителната, така и в импулсната техника
за синтезиране на разнообразни устройства.

JK-тригери в интегрално изпълнение

Ще разгледаме работата на JK-тригер SN7473. (В една интегрална схема
се съдържат два управляващ-управляеми JK-тригера с по един J и К вход –
фиг. 20).
Единствената разлика между този тригер и тактовия RS-тригер са връзки-
те от двата изхода на тригера към входните ЛЕ - от Q към ЛЕ 2 и от Q до ЛЕ 1.
Когато входовете J и К получат съответно логически сигнали 0, 0; 1, 0 или 0, 1,
тригерът работи като RS тригер. При J = К = 1 действието му е следното: Ако се
приеме, че Q(t) = 1 ( Q = 0), транзисторът Т2 е отпушен (подава логическо ниво
0 на долния вход на ЛЕ 5), а Т1 запушен. На изхода на ЛЕ 4 от управляващия
тригер има логическо ниво 1, а на изхода на ЛЕ 3 - 0. Входът на ЛЕ 1, свързан с
изхода Q получава логическо ниво 0, а този на ЛЕ 2, свързан с Q - логическо
ниво 1. При подаване на тактов импулс най-напред се запушва Т2 и управлява-
щият тригер се определя от управлявания. След това при по-високо ниво на
входния сигнал се задейства ЛЕ 2 и на трите му входа се подават логически ни-
ва 1, поради което изходящото му ниво се променя от 0 на 1. Това предизвиква
задействането на ЛЕ 4, на изхода му нивото 1 се заменя с 0 и управляващият
тригер се преобръща.

67
 0 ЛЕ 1 ЛЕ 3 ЛЕ 5
JY 1 & 0 0
11 0 1 Q =1 0
T1 &
1 1
0
T 1
J TT
Y Q
_
1 _
Q=0 T
1& Q
T2
1 01 0 1 K
K 1& 1 1 ЛЕ 6
0
1 ЛЕ 2 ЛЕ 4

Фиг. 20

При задния фронт на тактовия импулс най-напред се затварят ЛЕ 1 и 2 и

при ниско ниво нула се отпушва транзисторът Т1 (при това състояние на управ-
ляващия тригер логическо ниво 1 има на изхода на ЛЕ 3). Така ЛЕ 6 получава
входящ сигнал 0, което предизвиква преобръщането на управляемия тригер. С
това превключването на JK-тригера от постъпването на тактовия импулс за-
вършва. При новото състояние на тригера Q(t+1) = 0 Q (t+1) = 1) се изменят и
логическите нива на съответните входове на ЛЕ 1 и 2. Ако логическите сигнали
на информационните входове не се променят (J = K = 1), при постъпване на
следващия тактов импулс логическото ниво 1 ще се подаде вече на трите входа
на ЛЕ 1 (вместо на ЛЕ 2) и полученото на изхода му ниво 1 ще превключи от-
ново управляващия тригер. По задния фронт на тактовия импулс това ново със-
тояние се пренася и в управляемия тригер. По такъв начин при J = К = 1 дейст-
вително всеки тактов импулс предизвиква преобръщане на тригера.
Пълната схема на JK-тригерите от този тип съдържа асинхронни входове
за установяване в 1 и 0.
Разгледаната функционална схема се използва в маломощните JK двустъ-
пални тригери (серия L), където не се изисква особено голямо бързодействие -
fmax  3 MHz.
Същият JK-тригер може да се реализира на базата на логически елементи
И-НЕ (фиг. 21).
ЛЕ 1 ЛЕ 3 ЛЕ 6 ЛЕ 8
J & & & & Q

C &

K & & ЛЕ 5 & & Q

ЛЕ 2 ЛЕ 4 ЛЕ 7 ЛЕ 9

Фиг. 21

68
 За схемата, показана на фиг. 21, е характерно това, че приемането на
входната информация се осъществява в два такта.
В разгледаните JK-тригери изискваното прекъсване на връзката между
управляващия и управляемия тригер при предния фронт на тактовия импулс да
става по-рано, отколкото свързването на информационните входове към управ-
ляващия тригер, а възстановяването на тази връзка при задния фронт на импул-
са да става след отделянето на информационните входове от управляващия три-
гер – осъществява се чрез различните прагове на задействане на двете ключови
вериги (ЛЕ 1 и 2 и транзисторите Т1 и Т2) благодарение на крайната продължи-
телност на тактовия импулс.
JK-тригерът се явява универсален, тъй като от него могат да се получат
различни типове тригери.

Заключение
От изложеното се вижда, че тригерите в интегрално изпълнение същест-
вуват в изключително голямо разнообразие. Най-широко приложение са наме-
рили D- и JK-тригерите.

69
 Т 2/2. МНОГОТАКТНИ И ЕДНОТАКТНИ ТРИГЕРНИ УСТРОЙСТВА.
ДИНАМИЧЕН ТРИГЕР

Увод
Често при използване на тригери за изграждане, например на броячи, е
необходимо едновременно да се проверява състоянието на тригера и да се за-
писва нова информация. Трудността произтича от факта, че новото състояние
на тригера може да се окаже логически зависещо само от себе си. При това
поведението на схемата може да стане неопределено.
Направеното разглеждане показва, че при синтез на логически схеми с
памет трябва да се отчитат не само логическите функции на елементите, но и
техните динамични свойства, по-специално времето на закъснение. Освен това
при неправилно проектирана схема са възможни паразитни явления - неустой-
чивост на преходите, колебания и други подобни.
Като пример ще разгледаме схемата, показана на фиг. 1.

1
& & Q

& & Q

Фиг. 1.

Това е схема на Т-тригер. Очевидно неустойчивостта тук се дължи на въ-

ведените нови вериги на обратни връзки от Q до т. 1 и от Q до т. 2. За да се
премахнат колебанията при Т = 1, е необходимо тези обратни връзки да се „раз-
късат” при Т = 1 веднага щом тригерът се преобърне в новото състояние. Наред
с това в момента на прехода на такта Т от 0 в 1 е необходимо в т. 1 и т. 2 да се
съхранят стойности, съответстващи на предишното състояние на тригера. Това
може да се осъществи успешно, ако се използват тригери с двустъпална струк-
тура.
Двустъпалните тригери от своя страна се подразделят на две основни
групи:
- с многотактно действие;
- с еднотактно действие.

I. Тригерни устройства с многотактно действие

Под тригер с многотактно действие се разбира тригер, работата на който
се управлява със серия от n тактови импулса (n = 2, 3). Формирането на новото
70
състояние в тези тригери завършва с постъпването на n тактови импулса. Тога-
ва при n = 2 се получава двутактен тригер, n = 3 – тритактен тригер и т.н.
Многотактните тригери се реализират обикновено на базата на тактови
R–S, D-тригери, изградени по схема M-S. В съответствие с този принцип триге-
рите се реализират от два тактови тригера М (master) основен (водещ) и S
(slave) спомагателен (воден).
Основният тригер (М) приема входната информация, а спомагателният
(S) фиксира състоянието на тригера. При това основният и спомагателният три-
гер могат да бъдат еднотипни или разнотипни.

А. Многотактни тригерни устройства от RS тип

Сред многотактните тригери от RS тип най-широко приложение са наме-
рили двутактните тригери реализирани по схема M-S. Блоковата схема е пока-
зана на фиг. 2.
Q
Q

R- S S

Ts

Q1 Q1

R- S М

Tm

Фиг. 2

Разглежданата схема е универсална, тъй като може да работи в два режи-

ма:
- като броячен тригер;
- RS-тригер.
Така, както е показана на фиг. 2, схемата ще работи в броячен режим, т.е.
като Т-тригер. Принципът на действие се заключава в следното:
При ТM = 1 основният тригер М се установява в състояние, противопо-
ложно на спомагателния. Прехвърлянето на информацията към тригера S е бло-
кирано от логическата нула на входа TS. При постъпване на тактов импулс TS
спомагателният тригер ще приеме състоянието на основния (М).
По такъв начин след серия от два тактови импулса тригерът се установява
в инверсно състояние Q. При постъпване на втори броячен импулс ТM = 1, ос-
новният тригер ще се върне в изходно състояние. При TS = 1 изходното състоя-
ние ще бъде преписано в спомагателния тригер. Разгледаната двутактна схема

71
реализира преброяване на импулсите TM по модул две, т.е. изпълнява функция
на броячен тригер.
За да се осигурят необходимите времеви съотношения, е необходимо да
се използва източник на два тактови сигнала (ТМ,TS). Такъв източник се нарича
двуфазен и има два изходни канала, на които с някаква честота се появяват им-
пулсите ТМ и ТS. Характерно е това, че във времето двата управляващи сигнала
не се препокриват, т.е. не получават значение логическа единица едновременно.
Освен това между управляващите импулси съществува неголям временен ин-
тервал, в течение на който ТM = 0, ТS = 0. Благодарение на този интервал се до-
пуска известно закъснение в моментите на постъпване на управляващите им-
пулси. Такъв случай е възможен, когато се управляват много тригери от един
източник. Периодът Т на всеки управляващ сигнал ТM и ТS трябва да бъде не
по-малък от времето за преобръщане на основния или спомагателен тригер.
За опростяване на работата с М-S-тригери често във всеки тригер се
вгражда формировател на управляващи импулси. Това се прави практически
винаги за М-S-тригери, изработвани при малка степен на интеграция и особено
по ТТЛ технология.

II. Tригери с еднотактно действие

Използваните в интегралната схемотехника еднотактни тригери се реали-
зират на базата на JK-, RS- и D-тригери, притежаващи вътрешна задръжка. Ха-
рактерно за тригерите с вътрешна задръжка е това, че новата информация на
изхода на тригера се появява след завършване на тактовия импулс. Това важно
свойство на тригерите с вътрешна задръжка позволява да се създават устройст-
ва за цифрова обработка на информация с високо бързодействие, тъй като в
един такт се извършва съвместяване на операциите четене и запис на информа-
ция. Тригерите, притежаващи вътрешна задръжка, се отбелязват с индекс t до
означението на тригера.
Съществуват три основни схеми за построяване на еднотактни тригери с
вътрешна задръжка:
- MS управляващ-управляван;
- схема на трите тригера (един основен и два превключващи);
- схема с използване на запомнящ елемент.
От разгледаните схеми най-широко приложение в практиката са намери-
ли еднотактните тригери, реализирани по схема МS. В зависимост от организа-
цията на връзките между основния и спомагателния тригер и способа на управ-
ление съществуващите МS-тригери можем да разделим на следните видове:
- МS-тригери с инвертор;
- МS-тригери със забраняващи връзки;
- МS-тригери с разнополярно управление;
- МS-тригери с превключващи транзистори.
Указаните видове тригери не изчерпват цялото разнообразие от еднотак-
тни MS-тригери. Необходимо е обаче да се подчертае, че всички те се строят на
базата на RS- и D-тригери. За основен и спомагателен може да се използва три-
гер от един или друг вид.
72
 1. Еднотактни тригери, построени на базата на RSt-тригер по схема
M-S
A. RSt-тригер с инвертор
Схемата на RSt-тригер с инвертор е показана на фиг. 3.
TE t
Q Q
Q 1 0
t
& &
0 0 1
Q
t S
_ 1
Q
Q t
&
_
& Q Q
1 0 1
0 1 Tt
Q′ 0 Q′
0 1 TE
ЛЕ 1 1 & &
1 0 0 1 1
M

1
& &
1 1 1 0
TE
S
R
Фиг. 3

Характерно за разглежданата схема е наличието на инвертор между ос-

новния и спомагателния тригер. Благодарение на този инвертор се осигурява
еднотактен режим на работа на схемата по следния начин. При действие на уп-
равляващия импулс се извършва блокировка на записа в спомагателния тригер
S. След прекратяване действието на TE се разблокира тригерът S и се осъщест-
вява презаписване на информацията от М в S.
Схемата, представена на фиг. 3, е реализирана в базис И-НЕ.
Ще разгледаме по-подробно работата на схемата.
Изходно състояние ТЕ = 0. Основният тригер (М) и спомагателният три-
гер (S) се намират в едно и също състояние, тъй като на изхода на ЛЕ 1 действа
логическа единица, разрешаваща презаписване на информацията.
При наличие на входна информация. Предполагаме, че на входа S е пода-
дена логическа единица, а на входа R - логическа нула, т.е. S = 1, R = 0. При по-
′
стъпване на тактов импулс TE на изхода Q се формира логическа единица, а на
инверсния изход на тригера - логическа нула. На изхода на инвертора (ЛЕ1)
имаме логическа нула, която блокира спомагателния тригер S.
Това е в момента t1. След прекратяване действието на ТE (момент t2) на
изхода на инвертора със задръжка ∆t = tср (задръжка на инвертора) се формира

73
логическа единица, вследствие на което се разблокира предаването на инфор-
мацията от М в S, т.е. Q = 1, Q = 0.
Значенията на входовете и изходите на логическите елементи в състава на
тригера М-S, показан на фиг. 3, са означени с 0 и 1.
При постъпване на входна информация – S = 0, R = 1. Действието на схе-
мата е аналогично, с тази разлика, че на изхода Q = 0, а на изхода Q = 1
Временната диаграма на работа на схемата е показана на фиг. 3б.
Ако се съединят входовете R и S на тригера от фиг. 3 с правия и инверс-
ния изход на спомагателния тригер S, ще се получи броячен тригер с вътрешна
задръжка. В този случай с постъпването на всеки тактов импулс ще се получава
преобръщане на тригера в противоположно състояние, т.е. ще се извършва пре-
брояване на импулсите по модул 2. Работата на Tt-тригера е аналогична на раз-
гледания RSt-тригер.
Като се отчете задръжката на инвертора, изходната информация се полу-
чава след време ∆t = 2tср след завършване действието на импулса TE. За устой-
чива работа на тригера е необходимо продължителността на управляващия им-
пулс TE да бъде не по-малка от 3 tср и на изхода на ЛЕ1 по време на записа на
информацията от основния тригер в спомагателния да се формира твърда логи-
ческа единица. Това условие осигурява висока устойчивост в работата на три-
гера RSt.
Аналогично по схемата, показана на фиг. 3, може да се начертае схема на
еднотактен МS-тригер с инвертор в базис ИЛИ-НЕ и И-ИЛИ-НЕ.

Б. RSt-тригер със забраняващи връзки

Характерно за RSt със забраняващи връзки е това, че по време на дейст-
вие на тактовия импулс TE едновременно с приемане на входната информация в
основния тригер М се осигурява забраняващ сигнал за спомагателния тригер S.
По такъв начин се блокира презаписът на информацията от основния в спома-
гателния тригер.
При реализиране на еднотактни RSt-тригери със забраняващи връзки се
използват най-често базиси И-НЕ, ИЛИ-НЕ. На фиг. 4 е показана схема на
RSt-тригер със забраняващи връзки на базата на логически елементи И-НЕ.
РАБОТА НА СХЕМАТА
Изходно състояние. Предполагаме, че тригерът RSt се намира в нулево
състояние. В този случай Q = 0, Q = 1
При постъпване на входна информация. Възможни са следните три слу-
чая:
S = 1, R = 0; S = 0, R = 1; S = 1, R = 1
Ще разгледаме първия случай. При постъпване на тактов импулс TE на
входната логика на основния тригер се формират забраняващи сигнали по
следния начин.

74
 При S = 1 забраняващ е изходният сигнал на логическия елемент И-НЕ с
номер 1. При R = 1 забраняващ е сигналът от изхода на логически елемент 2.
Забраняващото действие се състои в следното. При подаване на входовете на
ЛЕ 3 и 4 на логическите нули от изхода на ЛЕ 1 или 2 се формират логически
единици, които не изменят състоянието на спомагателния тригер.
_
Q
Q
Q
11 0
& &
0 1
S
0 1
& 3 & 4
11 1 01
0 1 0 1
0 Q
& &
0 1 1
_ V
3 0 1 1
& 1 & 2
1 1 1 0
TE R
S
Фиг. 4

След прекратяване на действието на управляващия импулс ТЕ се снема

забраняващата връзка, в резултат на което се разрешава запис на информацията
от основния тригер в спомагателния. В дадения случай имаме на входа на ЛE 3
преход от 0 към 1, в резултат на което на изхода му се формира логическа нула
и се реализира запис в S т,е. Q = 1.
Цялостното разположение на информацията по входовете, изходите и
преходите на изходите на логическите елементи е показано на фиг. 4 за разг-
леждания случай S = 1, R = 0.
Аналогичен ще бъде случаят и при S = 0, R = 1 с тази разлика, че забраня-
ваща връзка ще се формира на изхода на ЛЕ 2.
При третия случай S = 1, R = 1 схемата ще се установи в неопределено
състояние, вследствие на което можем да направим извода, че тази входна ком-
бинация е забранена.
Сигналите на пренос и заем се формират на изходите на ЛЕ 1 и 2.
За реализиране на броячен еднотактен Tt-тригер е необходимо да се реа-
лизират обратните връзки, показани на фиг. 4 с пунктир.

75
 В. Еднотактен RSt-тригер с разнополярно управление
Особеност за разглеждания тип тригери се явява това, че основният и
спомагателният тригер се управляват със сигнали с различна полярност, което
осигурява блокировка на записа на информацията от M в S. На фиг. 5 е показа-
на схема на RSt-тригер с разнополярно управление, реализиран в базис И-НЕ,
ИЛИ-НЕ. Разнополярността се заключава в това, че RS-тригерът, влизащ в със-
тава на М, се управлява с логическа нула, тъй като е в базис И-НЕ, а
RS-тригерът от S се управлява с логическа единица, тъй като базисът е ИЛИ-
НЕ.
_
Q Q
Q

1 0
1 1

S
0 1 0 1
1 3 1 4
0 1 0 1 0

1 0

& &
0 0 1 1
V
1
& 1 & 2
0
1 1 1
S=1 TE R=0
Фиг. 5

На фиг. 5 е означена информация на входовете и изходите на логическите

елементи при R = 0, S = 1. При ТЕ = 1 се извършва запис на входната информа-
ция в основния тригер М и блокировка на спомагателния тригер S от логичес-
ката единица на входовете на логическите елементи ИЛИ-НЕ -3 и 4.
При ТЕ 1 - 0 се извършва разблокиране на S-тригера и установяването му
в състояние Q = 1, Q = 0.

2. Еднотактни Dt-тригери от сериите К131, К155, К158

Dt-тригерите от серии К131, 155, 158 се явяват универсални тригери с ед-
нотактен прием на информацията и с асинхронно установяване в състояние 0 и 1.
Предмет на разглеждане се явяват D-тригерите от указаните серии, тъй
като това са най-често използваните серии. Изградени са по схема на трите три-
гера, имат еднакви логическа структура и принцип на работа, но се различават
по бързодействие и консумирана мощност. Блоковата схема на D-тригера
К155ТМ2 е показана на фиг. 6. Съдържа следните основни елементи:

76
 - основен асинхронен RS-тригер Т3;
- спомагателен синхронен RS-тригер за записване на логическа единица в
основния тригер – Т1;
- спомагателен синхронен RS-тригер Т2 за запис на логическа нула в ос-
новния тригер.
_
S
T1
1 &
0
1 Q1
0

T3
1 & 1 & Q
1 0
2 Q2 0 5
C 1

1 _
0& T2 Q3 & Q
1
1
3 6
0 1

D 1&
1
1 4
_ Q4
R

Фиг. 6

При постъпване на управляващ импулс ТE = С (преден фронт) в момента t

информацията на входа D се приема (записва) в основните тригери, след което
се записва в тригера Т3. На изхода входният сигнал се появява със задръжка на
един такт - (Q (t + 1) = D (t)). По такъв начин схемата на D-тригера повтаря
входната информация на изхода.
От динамичните характеристики на работа на D-тригера следва, че поради
инерционността на логическите елементи, от които са построени тригерите Т1,
Т2, Т3, през време на действие на синхронизиращия импулс информацията на
входа D трябва да остава непроменена. B противен случай в тригера се появяват
така наречените състезания и се извършва нееднозначен запис на информацията.
РАБОТА НА СХЕМАТА
а). Установяване в определено състояние (начално). За целта се използват
асинхронните установъчни входове R и S . Същите се управляват с логически
нули. След установяване на тригера в определено състояние е необходимо на
тези входове да се подаде логическа единица.
б). Приемане на информацията
Реализира се чрез информационния вход D и синхронизиращия вход С.
На фиг. 6 е показана информацията на входовете и изходите на логическите
елементи от И1 до И6 при D = 1, С = 1. За нормална работа на схемата е необхо-
димо на асинхронните входове R и S да се подаде логическа единица.

77
 Условното изобразяване на D-тригера К155ТМ2 (SN 7474) е показано на
фиг. 7 (съгласно БДС 7412-75 г.).
S Q
D

C Q
R

Фиг. 7

Основните електрически параметри на схемата К155ТМ2 са следните -

два D-тригера.
1. Консумирана мощност Р ≤ 157,5 mW
2. Логическа единица на изхода Иизх = 2,4 V
3. Логическа нула на изхода Иизх = 0,4 V
10
4. Време на задръжка при преход от 1 в нула tз ≤ 60 nS
01
5. Време на задръжка при преход от 0 в единица tз ≤ 50 nS
6. Коефициент на разклонение по изхода К = 10.
7. Максимална честота на превключване 10 MHz.
Еднотактен JK-тригер от серия К155
Изграден е по схема М-S. B качеството на спомагателен тригер се явяват
логически елементи И3, И4 и на основен И1 и И2 (фиг. 8).
_
S1 0
& 1
&
1 & Q Q
0 1 0 &
& 1
1 1 3
1 1 0
K

C 1 0

Y & 1 &
1 &
1 1 & _0 1 _
2 Q
4 Q
_ 1
R &

Фиг. 8

УСТАНОВЯВАНЕ НА СХЕМАТА В ИЗХОДНО СЪСТОЯНИЕ

Извършва се с помощта на асинхронните установъчни входове S и R . С
подаване на логическа нула се извършва едновременното установяване в едно и

78
също състояние на основния и спомагателния тригер. За установяване на триге-
ра в определено състояние чрез информационните входове J и К е необходимо
да се съблюдава табл. 1.
Входът J се нарича единичен и служи за установяване на тригера в еди-
нично състояние.
Табл. 1
J К Q(t) Q(t+1)
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0

Вход K (нулев вход) служи за установяване на тригера в нулево състоя-

ние.
Характерно за разглежданата схема се явява това, че при J = 1 К = 1 при
управляващ сигнал на входа С се извършва смяна на състоянието на тригера на
противоположно, т.е. тригерът работи в броячен режим.
Ще разгледаме по-подробно как се реализира приемането на входната
информация.
По предния фронт на управляващия импулс Се се извършва запис на ин-
формацията в основния тригер, съгласно значението на информацията на вхо-
довете J и К.
Едновременно с това управляващият импулс блокира веригата за запис на
информацията от основния в спомагателния тригер. По задния фронт на управ-
ляващия импулс Се се извършва деблокиране на спомагателния тригер и прех-
върляне на информацията в спомагателния тригер. Следователно приемането на
информацията в JK-тригера се извършва по предния фронт, а появата на изхода
- по задния фронт на управляващия импулс Те.
На фиг. 9 е показано условното изобразяване на JK-тригера и са приведе-
ни данни за някои основни параметри.

S
&J Q
C
&K Q
R
Фиг. 9

Тригер 155ТВ1 (SN7472)

1. Консумирана мощност Р = 100 mW
1
2. Логическа единица Иизх ≥ 2,4 V

79
 0
3. Логическа нула на изхода Иизх ≤ 2,4 V
10
4. Задръжка при преход от единично в нулево състояние. tз ≤ 60 nS
01
5. Задръжка при преход от нулево в единично състояние tз ≤ 50 nS
6. Максимална честота на превключване 10 MHz.
Сравнявайки параметрите на JK и D-тригера може да се каже, че те са
аналогични един на друг.
От казаното до тук могат да се направят следните изводи:
Еднотактните тригери се изграждат по схема M-S, трите тригера и
със запомнящ елемент. Най-широко приложение в практиката са намерили
тригерите, изградени по схема М-S.
Характерно за еднотактните тригери е това, че при Се = 1 информацията
се приема в основния тригер и при Сe – 0 се извършва нейното прехвърляне в
спомагателния тригер.
Използват се за реализиране на регистри, броячи.

III. Динамични тригери

Условното изобразяване на динамичния тригер и блоковата схема са по-
казани на фиг. 10.
Динамичният тригер има три входа и един изход. Входовете са:
- У "0" – установяване на тригера в нулево състояние;
- У "1" – установяване на тригера в единично състояние;
- СИ – вход за синхронизиращи импулси.
На синхронизиращия вход "СИ" се подават непрекъснато СИ с определе-
на честота. При подаване на кодовия сигнал 1 на вход У ”1” тригерът се уста-
новява в положение 1 и на изхода му се появява поредица от импулси, следва-
щи с честотата на повторение в синхронизиращите импулси. При подаване на
импулс на вход "Уст. 0" поредицата от импулси на изхода на тригера се прекра-
тява.
У “0”

СИ Иход
& не У
У” 0” DT
Изх
СИ

У “1” У “1” 1

Фиг. 10

Ще се спрем на блоковата схема на динамичния тригер. Кодовият сигнал

1 се подава на входа на схема ИЛИ. От изхода на същата постъпва на първи
вход на двувходов елемент И. На втория вход постъпва серия от синхронизи-
ращи импулси. Двата импулса на входа на логически елемент И трябва да съв-

80
падат във времето. От изхода на логически елемент И сигналът постъпва на
елемент за забрана. Принципът на действие на елемента за забрана се заключа-
ва в това, че при наличие на две единици на входа формира 0 на изхода. Следо-
вателно в разглеждания случай изходният сигнал на логически елемент И пре-
минава през елемента за забрана и постъпва на входа на усилвател по мощност.
В усилвателя се извършва усилване и възстановяване формата на сигнала. Из-
ходът на усилвателя се явява и изход на динамичния тригер. Изходният импулс
постъпва в елемент за задръжка. Тук се извършва задържане на импулса на
време, равно на периода на следване на СИ. Задържаният изходен сигнал пре-
минава през логически елемент ИЛИ и постъпва на входа на елемента И, където
съвпада със следващия СИ. В резултат на това на изхода на динамичния тригер
ще се появи следващият изходен импулс. Този процес се повтаря до привежда-
нето на тригера в нулево състояние. За целта на вход "Уст. 0" постъпва кодов
сигнал, равен на 1. Вследствие на съвпадението във време на сигналите "Уст. 0"
и изходен сигнал на логически елемент И, ще се получи прекратяване от серия-
та на импулси на изхода на динамичния тригер. Следващият синхронизиращ
импулс няма да премине през логически елемент И, тъй като на първия вход
липсва входен сигнал, постъпващ от логически елемент ИЛИ.
В качеството на елемент за задръжка се използва в някои случаи линия за
задръжка. Същата притежава следните недостатъци:
1. Трудна регулировка.
2. Сложна изработка.
Като общи недостатъци на схемата можем да посочим:
1. Строго съгласуване по време на кодовите сигнали "У1", "У0" и СИ.
2. Всички елементи от обратната връзка трябва да осигурят време за зад-
ръжка, равно на периода на повторение на СИ.
3. Продължителността на импулсите трябва да бъде по-голяма от синхро-
низиращите импулси.

1. Динамичен тригер със запомнящ кондензатор на полупроводников

триод
На фиг. 11 е дадена схемата на динамичен тригер със запомнящ конден-
затор на полупроводников триод.
- Ек
Д4

Тр _ Тр1
Д2 Д3 _
+ C У "1"
Изход
У "0" +
+ Епр Д1

Тр2
СИ
- Ек

Фиг. 11

81
 Импулс с положителна полярност, съответстващ на кода на единицата, се
подава на вход "У1". Във вторичната намотка на Тр1 се индуцира е.д.с с пока-
заната на фигурата полярност и през диода D4 се подава в базата на транзистора
Т, в резултат на което същият се отпушва. Протича ток, т.е. импулсът от вто-
ричната намотка на трансформатора се усилва. В резултат на това в изходящата
намотка се появява импулс. Същият се появява и в намотката за обратна връзка.
При това запомнящият кондензатор С се зарежда с полярност, показана на схе-
мата. Напрежението от кондензатора С се подава чрез намотката на трансфор-
матора Тр1 на катода на диода D1. При това се компенсира запушващото нап-
режение - Ек. Следващият синхроимпулс отпушва диода D1. При това конден-
заторът С бързо ще се разреди по веригата С, ТР1 , D1, Tp2, -Ek. В резултат от
протичането на разрядния ток във вторичната намотка на Тр1 възниква е.д.с.,
приложена с минус към базата на транзистора Т. Усиленият импулс се появява
в изходящата намотка на Тр и в намотката за обратна връзка. При това конден-
заторът С се зарежда до предишната си стойност. От казаното можем да напра-
вим следния извод - на изхода на тригера ще се появяват импулси с честотата
на СИ. За установяване на тригера в нулево състояние е необходимо на вход
"У0" да се подаде импулс с положителна полярност. При това кондензаторът С
бързо се разрежда, диодът D1 се запушва и следващият СИ няма да премине
през него. При това импулсите на изхода на тригера се прекратяват.
Ще разгледаме още една схема на динамичен тригер със запомнящ кон-
дензатор (фиг. 12).
- Ек

Изход
R2 W2 W3 R4

Д3

У "0" У "1"
Д2 R3
T
Д0 Д1 R1
+ Еб

+ C
_
C
СИ
Фиг. 12

До постъпването на серия от импулси транзисторът Т е запушен от нап-

режението +Е. Кондензаторът С е разреден. Постъпващите на емитера СИ не
отпушват транзистора. Ако се подаде импулс с положителна полярност на вхо-
да "У1", кондензаторът С се зарежда през диода D1 до определено положително
напрежение. Постъпващите СИ отпушват транзистора. Възникналите при това
токови импулси се трансформират в изходната намотка W3 на импулсния тран-
сформатор Тр. Едновременно с това през намотката за обратна връзка W2 и ди-

82
ода D2 става дозареждане на кондензатора С, което обезпечава поддържането
на единичното състояние на тригера. Установяването на тригера в нулево със-
тояние се извършва при подаване на отрицателен импулс "У0" през диода D0.
Тогава кондензаторът С бързо се разрежда и синхронизиращите импулси не се
появяват на изхода на схемата.
Недостатък на схемата е включването на транзистора по схема с обща ба-
за, при което коефициентът на усилване на транзистора по ток е по-малък от
единица и за нормална работа на схемата се изискват достатъчно мощни синх-
ронизиращи импулси.
Разглежданите динамични тригери имат редица преимущества пред ста-
тичните:
1. По-голяма устойчивост в работа.
2. Надеждност.
3. Малка чувствителност към колебанията на захранващите напрежения и
номиналните величини на резисторите.
4. Консумират незначителна мощност.
5. Болшинство от елементите се намират под ток само в момента на пре-
минаване на импулсите.
6. Схемата на динамичния тригер в сравнение със статичния тригер съ-
държа 3-4 пъти по-малък брой детайли.
Към недостатъците на динамичните тригери можем да отнесем отсъстви-
ето на парафазен изход.

Заключение:
За построяване на цифрови устройства, по които може да се чете инфор-
мация и да се записва нова в един и същи момент, широко приложение намират
еднотактните тригери. Характерно за тях е това, че приемането (формирането)
на информацията се извършва след завършване на управляващия импулс ТЕ.
Реализират се най-често по три основни схеми:
- схема M-S;
- схема на трите тригера;
- схема с използване на запомнящ елемент.
Най-разпространени за практиката са първите два вида. В зависимост от
използваната елементна база и технология еднотактните тригери се различават
от своите динамични параметри.

83
 Т 2/5. АСИНХРОННИ ТРИГЕРНИ БРОЯЧИ

Общи сведения и класификация на броячите

Броячът е устройство, което регистрира броя на постъпилите на входа му
импулси. Състоянието на брояча се определя еднозначно от броя на постъпили-
те импулси.
Представляват различни схемни съчетания на тригери. Най-често броячи-
те се образуват от n последователно свързани тригери. Общият брой на състоя-
нията на брояча се определя по формулата:
К = 2n
където n - брой на разрядите на брояча.
Това определя и броя на двоичните разряди на най-голямото число, което
може да се запише в брояча. Всеки постъпил импулс променя състоянието на
брояча с една двоична единица и това състояние се запомня до идването на
следващия входен импулс, т.е. броячите могат да изпълняват ролята на памет.
Те запомнят броя на постъпилите импулси или съответстващия на този брой
двоичен код.
Състоянията на брояча се номерират, като за състоянието с номер 0 всич-
ки тригери са в положение 0 (сигналът от изходите Q е нула). Номерът на всич-
ки останали състояния се равнява на броя на тактовите импулси, след които той
се получава. След К тактови импулса настъпва отново нулево състояние на
брояча.
Числото К се нарича коефициент на броене или модул на брояча. То
дава максималния брой импулси, които могат да се преброят от брояча.
Броят на елементарните автомати, необходими за построяване на брояча,
се определя по формулата:
n = [log2K],
където: - К – модул на броене. При това се взема най-близкото цяло число.
На фиг. 1. е показан графът на преходите на брояч с К = 5.
x=0 x=0 x=0

x=1 x=1
0 1 2
=0

x=1 x=1

x=0 4 3 x=0
x=1
Фиг. 1

84
 Към важните характеристики на броячите се отнася и времето за регист-
рация - това е време между момента, в който постъпва входният сигнал, и за-
вършването на най-продължителния преходен процес в схемата.
За нормална работа на брояча е необходимо той да притежава определена
разрешаваща способност, т.е. между входните импулси трябва да съществува
определен минимално допустим период.
Казахме, че броячите служат за преброяване на постъпилите на техния
вход импулси. Затова към неговите тригери се включва дешифратор. Дешифра-
торът може да е непълен - когато от схемата е необходимо да се регистрира са-
мо определен брой постъпили импулси, или пълен - когато броят на изходите
му се равнява на броя на състоянията на брояча. В този случай дешифраторът
управлява цифрови индикаторни лампи, визуализиращи състоянието на брояча.
Ако броят на постъпилите тактови импулси превиши числото К, то броя-
чът се запълва изцяло и при следващия тактов импулс започва да брои отново.
Броячът ще се запълни след още К импулса, като след всеки К импулса на из-
хода ще се формира по един изходен импулс. Неговата честота ще бъде К пъти
по-ниска от честотата на входните импулси. Това определя и второто основно
приложение на броячите - използването им като делители на честота. Делите-
лите имат само един изход. Коефициентът К в този случай се нарича коефици-
ент на деление.
Съществуват множество варианти на различните тригерни броячи.
Броячите можем да класифицираме по следните основни признаци:
1. В зависимост от системата на броене, която се използва за регистрира-
не броя на постъпилите импулси:
а) кръгови;
б) двоични;
в) двоично-десетични и броячи с друга основа на броене;
г) с непозиционно кодиране (в кодове на Грей).
В броячите с непозиционно съседно кодиране отделните разряди нямат
определени тегла.
2. В зависимост от връзките между тригерите различаваме:
а) асинхронни;
б) синхронни;
в) с последователен и групов пренос.
3. В зависимост от начина на броене:
а) събиращи;
б) изваждащи;
в) реверсивни.
Ще дадем кратка характеристика на всеки един от тези видове броячи.
Кръговите броячи представляват последователно свързани тригери, кои-
то се превключват синхронно, като изходът на последния е съединен с входа на
първия. Характерно за тях е това, че всички тригери с изключение на един се
намират в еднакво състояние. Ако един от тригерите е в състояние 1, а всички
останали в 0, ще се получи следната картина - с постъпването на всеки тактов

85
импулс състоянието 1 се премества на следващия тригер и така, докато се пре-
мине през всички тригери.
Двоичните броячи се строят от тригери, работещи в броячен режим. С
всеки постъпил импулс състоянието на брояча се изменя с единица. Общият
брой на състоянията е 2n.
Чрез въвеждане на обратни връзки може да се осъществи броене в двоич-
но-десетичен код.
Асинхронните броячи се образуват от последователно свързани тригери,
като входният сигнал се подава на първия (младшия) тригер, вторият по-старши
разряд (тригер) се превключва от изходния сигнал на първия и т.н. Предимст-
вото на асинхронните броячи се заключава в по-простата им схема, в сравнение
със схемата на синхронните броячи.
При синхронните броячи входните тактови импулси се подават едновре-
менно на всички тактови входове на тригерите и превключването им се извър-
шва едновременно. Времето за превключване на този тип броячи е по-малко, но
се получава съответно усложняване на схемата.
Използването на многотактни броячни тригери позволява да се строят
многотактни броячи. Практически интерес представляват броячите на еднотак-
тни тригери.
В зависимост от вида на междуразрядните връзки различаваме:
- броячи с непосредствени връзки;
- броячи с пренос;
- броячи с комбинирани връзки.
В броячите с непосредствени връзки управлението на старшите разряди
на брояча се извършва от изходите на младшите тригери.
Броячите с пренос се характеризират с това, че управлението на старшите
разряди се извършва от импулси на преноса от младшите разряди.
В броячите с комбинирани връзки се използват както потенциали от из-
ходите на младшите разряди, така и импулси на преноса.

I. Асинхронни тригерни броячи

Асинхронните броячи се отличават от синхронните по това, че тактовият
импулс се подава на младшия разряд, а за тактови импулси на старшите разря-
ди служат изходните сигнали от предходните тригери (разряди). Асинхронните
броячи обикновено се реализират с броячни (С) тригери, като входът С се
включва към изхода Q или на предходния тригер.
Асинхронните броячи се разделят на три големи групи:
1. Събиращи асинхронни броячи.
2. Изваждащи асинхронни броячи.
3. Реверсивни асинхронни броячи.

А. Асинхронни събиращи броячи

На фиг. 2 е дадена принципна схема на триразряден събиращ брояч, реа-
лизиран на базата на JK-тригери.

86
 Q1 Q2 Q3

S S S
T T T
J J J
C C C
T
K K K
x x x
R R R

Л"1"
НУ
Фиг. 2

Разглеждайки работата на схемата на асинхронен събиращ брояч, предс-

тавена на фиг. 2, трябва да имаме предвид следното: JK-тригерът сработва по
заден фронт на тактовия импулс. В дадения случай тактовият импулс се фор-
мира от правите изходи на тригерите при преход от състояние 1 в състояние 0.
Освен това JK-тригерите трябва да работят като броячни тригери, което се оси-
гурява чрез подаване на логическа единица на информационните входове J и К.
Работата на схемата се разглежда в следната последователност:
1. Установяване в начално състояние. Извършва се с асинхронния уста-
новъчен вход R на тригерите. За целта на входа „нулиране” се подава логическа
нула и след това се възстановява логическата единица. В изходно състояние
Q1 = 0; Q2 = 0; Q3 = 0.
2. При постъпване на тактови импулси
Т = 1. След първия тактов импулс тригерът Q1 се установява в единично
състояние. На правия изход на тригера се получава Q1 = 1. Установяването в
единично състояние на първия тригер води до постъпване на преден фронт към
втория тригер, но той не се преобръща, а се оказва подготвен за преобръщане.
Т = 2. Младшият разряд възстановява изходното си състояние Q1 = 0. При
този преход се формира заден фронт към втория тригер и той се установява в
единично състояние. След втория тактов импулс ще имаме следното състояние
на изходите:
Q1 = 0; Q2 = 1; Q3 = 0.
По аналогичен начин се преобръщат и останалите тригери на брояча, до-
като постъпят осем тактови импулса, с което се възстановява изходното състо-
яние на брояча.
На фиг. 3 е показана схема на асинхронен събиращ брояч, реализиран с
D-тригери. Коефициентът на броене е К = 7.
За преобразуване на D-тригерите в броячни, изходите Qi се свързват с
информационните входове D; i = 1, 2, 3,...n.
Схемата от фиг. 3 спрямо фиг. 2 притежава следните различия:
1. Тактовият вход се управлява от инверсния изход на тригера в младшия
разряд.
2. D-тригерите се преобръщат по преден фронт.

87
 Q1 Q2 Q3

S S S
T T T
D D D
T C C C

R R R

У"0"

Фиг. 3

Б. Асинхронни изваждащи броячи

На фиг. 4 е представена схема на изваждащ асинхронен брояч, реализи-
ран на базата на JK-тригери.
Q1 Q2 Q3
НУ

S T S T S T
J J J
T C C C
K Q1 K Q2 K Q3
x R x R x R
Л"1"
Фиг. 4

За да работи представеният асинхронен брояч в режим на изваждане, е

необходимо изходите Qi на младшите разряди да се свържат към тактовите
входове С на по-старшите тригери. Изваждането ще започне от състояние Q3 =
1; Q2 = 1; Q1 = 1.
След първия тактов импулс ще получим:
Q3 = 1; Q2 = 1; Q1 = 0, т.е. десетичен код шест.
Следователно времето за задръжка в този случай ще бъде равно на време-
то tз ср. (време за преобръщане на тригера).
Времето за задръжка при установяване на брояча в изходно състояние ще
бъде n.tз ср. От казаното до тук може да се направи изводът, че времето за фор-
миране на дадено състояние на брояча е пропорционално на разрядите и зависи
от кода на записаната в брояча дума.
На фиг. 5 е представен асинхронен изваждащ брояч, реализиран на базата
на D-тригери.
Началното установяване на схемата се извършва със сигнала „НУ”, при
което на асинхронните установъчни входове S на D-тригерите се подава логи-
ческа нула. В този случай за изходно състояние на брояча ще получим:
Q3 = 1; Q2 = 1; Q1 = 1

88
 Q1 Q2 Q3
НУ

S T S T S T
1 0 0
D D D
T C C C 1
x R x R x R

Фиг. 5

Tактовите импулси се подават на младшия разряд на брояча - тригера Q1.

Освен това за нормална работа на схемата D-тригерите са свързани като брояч-
ни тригери - Qi , изходите са свързани със съответния Di вход на тригера.
Последователността на преходите в брояча е следната:

Q3 Q2 Q1 Десетичен код
Изходно
1 1 1 7
състояние
Т=1 1 1 0 6
Т=2 1 0 1 5

В. Асинхронни реверсивни броячи

Схема на асинхронен реверсивен брояч на базата на JK-тригери е показа-
на на фиг. 6. Характеризира се с това, че може да работи в режим на събиране и
изваждане.
S1 Q1 S2 Q2 S3 Q3
0
S 1-0 S S
T 0 T T
J J J
0 & 1 1-0 & 1
T C 1 C C
& & Q3
K K K
1 x
R 0-1 R R
Л"1"
НУ
V1
Фиг. 6

Състав на схемата
Състои се от JK-тригери, логически елементи И-ИЛИ-НЕ и инвертор.
Назначението на отделните входове е както следва:
- “нулиране” – свързва накъсо всички асинхронни установъчни входове
R на тригерите. Използва се при подготовката на брояча за работа в режим съ-
биране. При подаване на логическа нула всички тригери се нулират, в резултат
на което:
Q3 = 0; Q2 = 0; Q1 = 0.
89
 - Si – асинхронни установъчни входове за установяване на тригерите в
единично състояние. Позволяват приемане на информация в паралелен код и
запис на число, различно от Q3 = 1, Q2 = 1, Q1 = 1. По такъв начин може да се
избере за изходно състояние на брояча число в диапазона от 1 до 7.
- “Л1” – логическа единица - служи за подаване на логическа единица на
информационните входове J и К на тригерите. По такъв начин се осигурява
броячен режим на работа на JK-тригерите.
- T – вход за подаване на тактови импулси. В изходно състояние на този
вход е подадена логическа единица. Появата на тактов импулс се характеризира
с преход от логическа единица в логическа нула.
- V – управляващ вход за избор на режима на работа.
При V = 1 броячът работи в режим на събиране;
V = 0 броячът работи в режим на изваждане.

РАБОТА НА СХЕМАТА
Разглежда се в следната последователност:
1. Избира се режимът на работа. Предполагаме, че броячът ще работи в
режим на събиране. За целта се подава логическа нула на входа за нулиране, с
което всички тригери се установяват в нулево състояние.
Q3 = 0; Q2 = 0; Q1 = 0.
Установява се V = 1.
2. При постъпване на първи тактов импулс тригерът Q1 ще се установи в
единично състояние Q1 = 1, тъй като на входовете J и К на всички тригери е по-
дадена логическа единица. На изхода на логическия елемент И-ИЛИ-НЕ се
формира логическа единица, която подготвя тригера Q2 за преобръщане.
3. При наличие на втори тактов импулс тригерът Q1 ще възстанови из-
ходното си състояние Q1 = 0. На инверсния изход Qi се формира логическа
единица, която заедно с управляващия сигнал V = 1 формира на изхода на ло-
гическия елемент И-ИЛИ-НЕ логическа нула. Преходът от логическа единица в
логическа нула за тактовия вход на тригера Q2 е импулс за преобръщане на три-
гера, в резултат на което същият се установява в състояние логическа единица.
На изходите на тригерите от брояча ще имаме следните състояния:
Q3 = 0; Q2 = 1; Q1= 0.
По аналогичен начин се формират тактови импулси за останалите по-
старши разряди. От казаното до тук може да се направи изводът, че в режим
събиране тактов импулс за съседния старши разряд се формира от прехода 0 в 1
на инверсния изход Qi на съседния по-младши разряд.
Последователността в работата на схемата в режим изваждане е анало-
гична, с тази разлика, че тактов импулс се формира от правите изходи Qi на
тригерите в по-младшите разряди.
Реверсивен брояч може да се построи и на базата на D-тригери, работещи
в броячен режим с използване на два управляващи сигнала (фиг. 7).

90
 С Л"1" НУ
S
Изв. Съб. Q1
D
C
R
&
& S
& Q2
D
C
R
&
S
& Q3
& D
C
R
Фиг. 7

Назначението на входовете е както следва:

- "Л1" – вход за установяване на тригерите в единично състояние чрез
асинхронния установъчен вход S ;
- "НУ" – вход за установяване на тригерите в нулево състояние чрез асин-
хронния установъчен вход R ;
- Изв. – управляващ вход за избор на режим изваждане;
- Съб. – управляващ вход за избор на режим събиране;
- С – вход за подаване на тактови импулси.

Последователност в работата на схемата:

1. Избира се режим на работа - събиране или изваждане, след което се
подава съответният управляващ сигнал "НУ 0" или "Л1".
2. Подава се управляващ сигнал "Съб." или "Изв.", с което схемата е под-
готвена и се намира в изходно положение.
3. Подават се тактови импулси.
Предполагаме, че в изходно състояние е записан код Q1 = Q2 = Q3 = 1 и е
избран режим изваждане. Смяната на състоянията на тригерите е както следва
(табл. 1):
Табл. 1
С Q3 Q2 Q1
С= 1 1 1 1
С=2 1 1 0
С=3 1 0 1

С=7 0 0 1
Изходно състояние 1 1 1

91
 От извършения анализ се вижда, че броячът може да работи от изход-
ни състояния
Q 3= Q 2 = Q 1 = 1
или
Q 1 = Q 2 = Q 1= 0
Това се определя от организацията на връзките за начално установяване
на схемата.
Реверсивните броячи могат да работят само в един от двата посочени ре-
жима и никога едновременно в режим на събиране и изваждане.
Предимство на асинхронните броячи е простото им устройство, а недос-
татък - голямото време за установяване (tу)
tу = l.tпр.
където: l – брой на тригерите, които се превключват по даден тактов импулс;
tпр. – време за преобръщане на един тригер.
За намаляване на времето за установяване се използват асинхронни броя-
чи с последователен пренос (фиг. 8).
Изходно състояние на схемата
Всички тригери са нулирани. На изходите на логическите елементи са
формирани логически нули, тъй като единият им вход е свързан с правите из-
ходи на тригерите.
РАБОТА НА СХЕМАТА
ТИ = 1 (Първи тактов импулс). По предния фронт тригерът се установява
в единично състояние (Q1 = 1). С това на втория вход на ЛЕ 1 се подава логи-
ческа единица. По такъв начин същият се оказва подготвен за втория тактов им-
пулс и ще го пропусне на изхода си.
ТИ = 2 (Втори тактов импулс). Импулсът преминава през ЛЕ 1 и преобръ-
ща тригера Q2 в единично състояние, а тригера Q1 в нулево състояние. В брояча
се записва код 010 (две). Разгледаният физически процес е възможен, защото
времето за задръжка в ЛЕ е от порядъка на 15-20 ns, а преобръщането на тригера
изисква 70-80 ns. По такъв начин се формира първо изходен сигнал от ЛЕi, а след
това се извършва смяна на информацията на входа, свързан с изхода Qi.
ЛЕ 1 ЛЕ 2 ЛЕ k-1
TИ
& & &

Q1 Q2 Q k-1

S S S
T T T
D D D
C C C

R R R

НУ

Фиг. 8

92
 По аналогичен начин се преобръщат и останалите тригери. Времето за
установяване в този случай ще се определя не от времето за закъснение в три-
герите, а от сумата на времената за задръжка в логическите елементи И, през
които преминава сигналът за пренос и времето за задръжка на последния за-
действан тригер.
tу = l.tле ср. + tпр.,
където: l - брой на логическите елементи през които преминава последовател-
ния пренос;
tле ср. - средна задръжка в ЛЕ;
tпр. - време за преобръщане на тригера.
От разгледаните схеми на асинхронни броячи може да се направи изво-
дът, че същите се явяват делители на честота с коефициент на делене К = 2n,
където n – брой на разрядите на брояча.

II. Асинхронни броячи в интегрално изпълнение

Асинхронните броячи, произвеждани в интегрално изпълнение, са показани в
таблица 2.
Табл. 2
Fmax Fmax Iвх0- Iвх1- Iвх0- Iвх1-
Екви- Iвх0- Iвх1-
Вид на Означе- Ca- Cb- вхC вхC вхC вхC
ва- R R Nq
брояча ние MH MH a a b b
лент mA A
z z mA A mA A
Асинхронен SN7490A K155 32 16 3,2 80 4,8 120 1,6 40 10
десетичен SN74176 ИЕ2 35 17,5 10
брояч SN74290 32 16 3,2 480 10
Асинхронен SN7493A К155 32 16 3,2 80 3,2 80 1,6 40 10
четирираз- SN74177 ИЕ5
ряден двои- SN74197
чен брояч SN74293 32 16 3,2 320 10
Асинхронен SN7492 К155 32 16 3,2 80 4,8 120 1,6 40 10
делител на ИЕ4
12

Заключение
Като основен извод за асинхронните броячи може да се посочи, че време-
то за формиране на дадено състояние на брояча е пропорционално на разрядите
и зависи от кода на записаната в брояча дума. Това от своя страна води до оп-
ределени неудобства при схеми, съдържащи голям брой разряди. Тези недоста-
тъци се отстраняват при синхронните броячи.

93
 Т 2/6. СИНХРОННИ ТРИГЕРНИ БРОЯЧИ

Увод
В синхронните тригерни броячи се отстранява сумирането на закъснения-
та в последователно свързани тригери и се повишава максималната работна че-
стота. Всички тригери на синхронните броячи се превключват едновременно от
един синхронизиращ импулс.
Максималната работна честота се определя от сумата на средното време
за задръжка в един тригер и закъсненията в логическите елементи.

I. Синхронни събиращи броячи

Q1 Q2 Q3

S S S
J J J
"1" C C C
K K K
x x x
R R R
НУ
Т

Фиг. 1

На фиг. 1 е показана схема на синхронен събиращ брояч по модул 7, реа-

лизиран на базата на JK-тригери. Тригерът Q1 е младшият разряд на брояча.
За установяване в изходно състояние се използва входът "НУ". За целта
на този вход се подава логическа нула, след което се възстановява логическата
единица, за да се раз блокират тригерите по нулиращите входове. По такъв на-
чин получаваме:
Q3 = 0; Q2 = 0; Q1 = 0.
На асинхронните установъчни входове S се подава логическа единица
или те остават висящи.
Схемата е подготвена за приемане на входна информация. От фиг. 1 се
вижда, че изходът Q1 подготвя входовете J и K на тригера Q2 и част от входове-
те J, K на тригера Q3. Изходът Q2 разрешава преобръщането на тригера Q3 при
положение, че тригерът се намира в единично състояние.
РАБОТА НА СХЕМАТА
Илюстрира се с временните диаграми, показани на фиг. 2.
При постъпване на първи тактов импулс (заден фронт) тригерът Q1 се ус-
тановява в единично състояние, с което подготвя тригера Q2 за преобръщане,
като се запазва нулевото състояние на тригерите Q2 и Q3.
При втори тактов импулс тригерът Q2 се установява в единично състоя-
ние (Q2 =1), а тригерът Q1 възстановява нулевото си състояние, тъй като на
входовете J1 и K1 на тригера Q1 е подадена постоянна логическа единица.
94
 T
1 2 3 4 5 6 7 8

Q1

Q2

Q3

Фиг. 2

При Т = 3  Q1 = 1; Q2 = 1. В този случай на входовете J3 и К3 се подават

логически единици, с което тригерът Q3 се оказва подготвен за преобръщане в
единично състояние.
По аналогичен начин се разсъждава при постъпване и на останалите так-
тови импулси. При подаване на осми тактов импулс се извършва нулиране на
всички тригери, с което схемата на брояча се установява в изходно състояние.
Разглежданият подход при изграждане на броячи с JK-тригери е удобен
при брой на разрядите четири, тъй като входовете на логическите елементи И,
вградени в тригера при информационните входове J и K, са три.

II. Синхронни изваждащи броячи

На фиг. 3 е показана схема на синхронен изваждащ брояч по модул 7.
Разликата от схемата от фиг. 1 се заключава в това, че подготовката на старши-
те разряди се извършва от инверсните изходи на тригерите.
Q1 Q2 Q3
НУ

S S S
J J J
C C C
K K K x
R Q1 R Q2 R Q3
Т

Фиг. 3

Установяване на схемата в изходно състояние:

Извършва се с помощта на асинхронните установъчни входове S на три-
герите. При подаване на логическа нула тригерите се установяват в единично
състояние, т.е.

95
 Q1 = Q2 = Q3 = 1.
РАБОТА НА СХЕМАТА
Пояснява се с временната диаграма, показана на фиг. 4.
По задния фронт на тактовия импулс се извършва нулиране на тригера Q1
и преобръщане в нулево състояние. Получаваме:
Q3 = 1; Q2 = 1; Q1 = 0 (десетично 6).
T
1 2 3 4 5 6 7
t

Q1
t
Q2
t

Q3
t
Фиг. 4.

С това се извършва подготовка на тригера Q2 за установяване в нулево

състояние (използване на броячен режим на работа на тригера).
При втори тактов импулс тригерът Q1 възстановява единичното си състо-
яние, а тригерът Q2 се преобръща в нулево състояние.
Процесът завършва при постъпване на осмия тактов импулс, тъй като
всички тригери се установяват в единично (изходно) състояние.
Основният извод, който може да се направи по събиращите и изваждащи
синхронни броячи е, че младшите тригери (разряди) подготвят броячния режим
на работа на по-старшите тригери, а преобръщането им се извършва по тактов
импулс. Съчетаване на режимите на работа на събиращите и изваждащи синх-
ронни броячи се извършва в реверсивните броячи.

III. Реверсивни синхронни броячи

Характеризират се с това, че се състоят от тригери и комбинационно-
логическа схема, позволяваща избор на режим за работа - събиране или изваж-
дане. Важно е да се отбележи, че реверсивните броячи могат да работят само в
един от двата режима. На фиг. 5 е показана схема на реверсивен брояч, изгра-
ден на базата на JK-тригери. Тя се характеризира със следните особености:
1. Асинхронните установъчни входове не са свързани с обща шина. Това
позволява на практика:
- реализиране на режим събиране от 000 и режим изваждане от 111 при
свързване на R и S накъсо;

96
 - реализиране на режим събиране и режим изваждане от произволно чис-
ло, лежащо в диапазона от 0 до 7. За целта се използва режим на асинхронно
приемане на информация
V съб
по вход R и S в паралелен код.
Vсъб
Q3
& Q2 &
S S S
Q1
J J J
"1" & C &
C C
K K K
R & R & R

T
V изв
Фиг. 5

2. Използват се два управляващи сигнала – Vсъб. и Vизв. При

- Vсъб = 1; Vизв = 0 – схемата работи в режим на събиране;
- Vсъб = 0; Vизв = 1 – схемата работи в режим на изваждане.
3. Комбинационно-логическата схема, реализираща подготовка на триге-
рите от по-старшите разряди за преобръщане, е изградена на базата на логичес-
ки елементи И-НЕ.
4. Превключването на всички тригери на брояча се извършва в един и
същи момент от време по задния фронт на тактовия импулс.
Действието на схемата е аналогично на работата на събиращите и изваж-
дащите синхронни броячи и се разглежда в следната последователност:
1. Установяване на схемата в изходно състояние.
2. Избор на режима на работа и подаване на съответния управляващ сиг-
нал.
3. Подаване на тактови импулси и съставяне на времевите диаграми на
работа на схемата.

Г. Синхронни броячи в интегрално изпълнение

Синхронните броячи в интегрално изпълнение са показани в табл. 1.

Табл. 1
Наименование Означение Еквивалент
Синхронен програмируем 6-разряден дели-
тел на честота SN7497 K155ИЕ8
Синхронни събиращи броячи SN74160 К155ИЕ9
SN74161 К155ИЕ10
SN74162
SN74163
Синхронни реверсивни броячи SN74190
SN74191
SN74192 К155ИЕ6
SN74193 К155ИЕ7
Програмируем синхронен реверсивен брояч SN74168 К155ИЕ16П

97
Ще разгледаме по-подробно някои от тях.

98
 Синхронен програмируем делител на честота К155ИЕ8
Условно означаване на брояча е показано на фиг. 6, а функционалното
назначение на отделните входове е както следва:
- R – нулиращ вход. Тригерите на делителя се нулират при R = 1, незави-
симо от състоянието на входовете С, Vp и Wjk;
-Vl – стробиращ (разрешаващ) вход; при V = 1 се забранява постъпването
на ТИ от входа С към брояча;
-Xjk – информационен вход;
- Q (12) – вход за сигнал при последователно свързване на (К155ИЕ8)
брояча;
- Qjk – изход за сигнал за пренос при последователно свързване на
К155ИЕ8;
- Q, Q – прав и инверсен изход на делителя.
11 Wjk
04 Q 07 Qjk
X0
01
X1
14
X2 05 Q
15 F0
X3
02
X4
03 06 Q
X5 F1
09 C
10
V
13 R
12 Q

Фиг. 6

При използване на делителя на честота К155ИЕ8 е необходимо да се имат

предвид следните особености:
1. Тригерите на делителя се превключват от предния фронт на тактовия
импулс.
2. При работа на входовете R, V и Wjk те трябва да се свържат към логи-
ческа нула, а Q - към логическа единица.
3. При последователно свързване на две и повече схеми (К155ИЕ8) изхо-
дът Qjk се свързва с входа V и Wjk, а изходът Q с входа Q (12).
4. Определянето на коефициентите на делене К се извършва по формула-
та:
К = 64 . (20 . Х0 + 21 . Х1 + 22 . Х2 + 23 . Х3 + 24 . Х4 + 25 . Х5),
като: Х0..Х5 – нивата на сигналите, подадени на входовете Х0..Х5.

Синхронен събиращ брояч SN74163

Принципната схема на синхронния брояч е показана на фиг. 7, а условно-
то изобразяване - на фиг. 8.
Назначението на отделните входове е както следва:
- ХА..XD – входове за програмиране. При ХS = 0 тригерите на брояча се
установяват съответно на сигналите XA..XD; програмирането е независимо от

99
състоянията на входовете Xjk и протича при положителния фронт на тактовия
импулс С;
- Хjk1, Xjk2 – информационни входове, свързани с логическата функция И;
- Qп - сигнал за пренос при последователно свързване на броячите.
Xs T &
& & & J Qa
1 C
Xa
& & K

& & J Qb
& 1 C
Xb &
& K

& Qc
& J
& 1 C
Xc & & K

& & J Qd
Уд & 1 C
R & & K
&
Xjk1
& Qп
Xjk2 &

Фиг. 7

03
Xa D1 CT
Xb 04 D2 F1 14 Qa
05 D3
Xc F2 13 Qb
06 D4
02 F3 12 Qc
C
Xd 07 & F4 11 Qd
10 W
Xjk1
Xjk209 L 15 Qп
01 R
Xs

Фиг. 8

РАБОТА НА СХЕМАТА
Тригерите на брояча се превключват по предния фронт на тактовия им-
пулс. Реално в схемата е вграден инвертор, вследствие на което непосредстве-
ното превключване на JK-тригерите се извършва по задния фронт на тактовия
импулс.
Входовете R и S са също синхронни. Нулирането на тригерите се из-
вършва при подаване на логическа нула на входа R и тактов импулс; установя-
100
ването на тригерите в определено състояние, различно от нула, се извършва при
подаване на ниво логическа нула на входа XS, информация на входовете XA..XD
и наличие на тактов сигнал. Следователно броячът може да събира информация
от число, различно от нула.
За осигуряване на режим “броене” е необходимо на входовете Xjk1 и Xjk2
да е подадена логическа единица. Същото ниво се подава и на входовете XS и
R , а нивото на логическия сигнал на входовете XA..XD е без значение.

Синхронен реверсивен програмируем брояч до 10 - SN74190

Намира приложение за реализиране на броячи с коефициент К = 1..10.
Условното изобразяване на брояча е представено на фиг. 9.
15 03 Qa
Xa D1 CT10 F1
Xb 01 D2 F2 02 Qb
10 D3 F3 06 Qc
Xc
09 F4 07 Qd
D4
C 14 13 Qп

Xg 04
05
Y
12 Qmax/min
11 L
Xs
Фиг. 9

Назначението на отделните входове е както следва:

- XA..XD – паралелни входове, използвани за програмиране на брояча; при
XS = 0 тригерите на брояча се установяват в състояние, определено от сигналите
на входовете XA..XD; при това програмирането е независимо от състоянието на
сигнала на тактовия вход С;
- XG – разрешаващ вход; при XG = 0 броячът функционира нормално; при
XG = 1 броячът не се превключва; смяната на сигнала XG може да става само
при С = 0;
- Qп – сигнал за пренос; сигналът в този изход е логическа единица, кога-
то броячът е в състояние 9(1001) в режим на събиране и в състояние 0 (0000) в
режим на изваждане.
Нивото на сигнала Qп е логическа нула, когато тактовият сигнал С е нула;
- Qmax/min – сигнал за пренос; нивото в този изход нормално е логическа
нула и става логическа единица в състояние 9 на брояча в режим на събиране и
в състояние 0 в режим на изваждане.

При използване на ИС SN74190 е необходимо да се има предвид следно-

то:
1. Тригерите се превключват от предния фронт на ТИ С.
2. Броячът работи в режим на събиране при V = 0 и в режим на изваждане
при V = 1.
101
 Използването на ИС SN 74 191 се характеризира с това, че може да се ре-
ализира брояч с коефициент на броене от 1 до 16.
Синхронните реверсивни броячи К155ИЕ6 и К155ИЕ7 се характеризират
с това, че притежават управляващи входове за избор на режима – “събиране”
или ”изваждане”. Освен това имат изходи Qпс и Qпи, формиращи сигнали за
пренос в режим на събиране или изваждане.

Д. Установяване на броячите в изходно състояние

На практика всички тригери, които са ТТЛ интегрално изпълнение, имат
асинхронни установъчни входове R и S или само R , с които се установяват в оп-
ределено състояние. С помощта на асинхронния вход R , както е известно, триге-
рите се установяват в нулево състояние, а с входа S - в единично състояние.
При работа на броячите входовете R и S трябва да са свързани към логи-
ческа единица. В някои схеми се допуска те да се оставят висящи, т.е. неподвк-
лючени, но това води до влошаване на шумоустойчивостта на схемата.
Асинхронните установъчни входове и S на всички тригери могат да се
свържат паралелно и едновременно, при което тригерите се установяват в нуле-
во или единично състояние. При необходимост сигналът, с който се установя-
ват тригерите на брояча, може да се подава на съответни входове R и S на от-
делните тригери така, че броячът да се установи в определено състояние.
Например, ако четириразряден брояч трябва да се установи в състояние
1000, установяващ сигнал нула трябва да се подаде на входа S на старшия раз-
ряд и входовете R на всички останали тригери.
В редица случаи е необходимо броячът да се установява в състояние нула
при подаване на захранващо напрежение. В подобни случаи може да се използ-
ва схемата, показана на фиг. 10.
+5 B Q1 Q2
S S
R D D
C C
10 k
R R

C
ЛЕ1 ЛЕ2
50
Фиг. 10
РАБОТА НА СХЕМАТА
В първия момент след включване на захранващото напрежение напреже-
нието на кондензатора С е нула. Кондензаторът започва да се зарежда през ре-
зистора R. Изходното напрежение на ЛЕ2 е нула и се запазва нула до момента,
в който напрежението на кондензаторa С достигне ниво на сработване U, след
което става логическа единица. Сигналът в изхода на ЛЕ 2 се използва за нули-
ране на тригерите на брояча.

102
 Т 2/7. ДВОИЧНО-ДЕСЕТИЧНИ БРОЯЧИ. СЪКРАТЕНИ БРОЯЧИ
И ДЕЛИТЕЛИ НА ЧЕСТОТА

I. Двоично-десетични броячи
Броячите, които притежават модул на броене 10, се наричат десетични
броячи. Изграждат се на базата на четириразрядни двоични броячи, от които са
изключени последните шест състояния. Това определя и тяхното име. Двоично-
десетичният брояч работи в двоичен код от състояние 0000 до 1001 и се нулира
след десетия импулс чрез подходящи логически елементи и връзки между три-
герите.
На фиг. 1 е показан двоично-десетичен брояч, реализиран на базата на
JK-тригери.

Фиг. 1

Разгледаният брояч е събиращ асинхронен. Тъй като е реализиран на ба-

зата на JK-тригери, новото състояние на брояча ще се реализира след постъпва-
не на заден фронт на входа С (ТИ).
Установяването в изходно състояние става с помощта на сигнал НУ пред-
ставляващ логическа нула. За да се разблокират тригерите на брояча, след опе-
рацията нулиране на входа НУ се подава логическа единица. Асинхронните ус-
тановъчни входове S на тригерите Q1 и Q4 се оставят висящи (отговаря на със-
тояние логическа единица) или се свързват към източника на захранване +5V.
Изходното състояние на брояча преди стартиране на операция броене ще
бъде:
Q4 Q3 Q2 Q1
0 0 0 0
От схемата на свързване се вижда, че младши разряд на брояча се явява
тригерът Q1.
За да работи схемата, е необходимо да се изпълни още едно условие -
тригерите JK трябва да бъдат подготвени за работа в броячен режим. Това се
извършва чрез подаване на логическа единица на информационните входове J и
К. Входовете J и К на младшия разряд могат да бъдат свързани по показания на
фиг. 1 начин или да се оставят висящи.

103
 Работата на схемата протича в следната последователност. При постъпва-
не на първи тактов импулс (заден фронт) тригерът Q1 се установява в състояние
1, т.е. Q2 = 1 и по този начин се подготвя тригерът Q2 за преобръщане при пос-
тъпване на втори тактов импулс.
Работата на схемата протича по разгледания начин за асинхронни съби-
ращи броячи, изградени на базата на JK-тригери. След постъпването на 9-
тактов импулс състоянието на брояча ще бъде:
Q4 Q3 Q2 Q1
1 0 0 1
В резултат на това към двата входа на логическия елемент И-НЕ се пода-
ват логически единици. На третия вход на елемента И-НЕ се подава тактовият
импулс (високо ниво) от десетия тактов импулс. Тогава на изхода на логичес-
кия елемент се формира логическа нула, която установява в единично състоя-
ние тригерите Q2 и Q3 чрез асинхронния установъчен вход S Новото състояние
на брояча ще бъде:
Q4 Q3 Q2 Q1
1 1 1 1
При постъпване на задния фронт на десетия тактов импулс се нулира три-
герът Q1, което води до последователно нулиране на всички по-старши разряди
и схемата се връща в изходно състояние. По такъв начин се изключват послед-
ните шест състояния на брояча.
Типичен асинхронен представител на двоично-десетичните броячи в ин-
тегрално изпълнение е интегралната схема SN7490 (фиг. 2).

Фиг. 2

Характерно за схемата е:
- тригерите се превключват от задния фронт на тактовите импулси CA и
CB;
- входовете за нулиране са обединени с операция И;

104
 - входовете за установяване на брояча в състояние 9 също са обединени с
операция И.
Схемата съдържа два отделни брояча на 2 и 5, които свързани непосредс-
твено, образуват двоично-десетичен брояч. Таблицата на истинност има след-
ния вид (табл. 1).

Табл. 1
Входове за установяване Изходи
R1 R2 S1 S2 QD QC QB QA
1 1 0 x 0 0 0 0
1 1 x 0 0 0 0 0
x x 1 1 1 0 0 1
x 0 x 0 Броене
0 x 0 x Броене
0 x x 0 Броене
x 0 0 x Броене

Броячът на две е реализиран с помощта на JK-тригер (QA), работещ в бро-

ячен режим. На всеки тактов импулс CA той променя своето състояние на про-
тивоположно.
Схемата на брояча на 5 не е чисто асинхронна, а смесена, тъй като
JK-тригерите и RS-тригерът получават един тактов импулс. Как работи схема-
та? В изходно състояние (000) JK-тригерът QВ получава на входа J логическа
единица от инверсния изход на RS-тригера (QD), което го подготвя за работа в
броячен режим при постъпване на първите три импулса на входа CB.
RS-тригерът през това време получава логическа 0 от изхода на логически еле-
мент И и остава в нула. След преброяване на три импулса изходите QB и QC на
тригерите се установяват в единично състояние, което формира логическа еди-
ница на входа S на RS-тригера. Четвъртият тактов импулс CB, който се явява
синхронен за тригерите QB и QD, установява тригера QD в единично състояние и
нулира младшите два разряда (QB, QC). При състояние 100 RS-тригерът получа-
ва на информационния вход S нула, а на R логическа единица от изхода QB. В
същия момент от време на информационния вход J на тригера QB се подава ну-
ла от изхода QD. По този начин тригерът е подготвен да запази нулевото си със-
тояние при постъпване на пети тактов импулс. При постъпване на пети тактов
импулс RS-тригерът се нулира и схемата се установява в изходно състояние.
Разглежданата схема може да работи като делител на честота на 2, ако се
използва само тригерът QA. Честотата на изхода QA е два пъти по-малка от по-
даваната на входа CА честота.
Другото му приложение е като брояч на 5. Ако обаче се свърже изходът
QA с входа на тактовите импулси CB, се получава схема на двоично-десетичен
брояч. (Връзката е показана с пунктир на фиг. 2).
Схема на двоично-десетичен брояч може да се получи, като се използва
четириразряден двоичен синхронен събиращ брояч, построен на базата на
JK-тригери (SN7472) (фиг. 3). В този случай реализацията на двоично-

105
десетичния брояч не изисква използване на допълнителни логически елементи
(използват се вградените логически елементи И на информационните входове J
и K).

Фиг. 3

Броячът е четириразряден, което по принцип позволява преброяване до

състояние (1111). В схемата обаче съществува връзка от Q4 към входа J на три-
гера Q2. В резултат на това до деветия импулс схемата ще работи като двоичен
брояч. При състояние 9 обаче тригерът Q2 получава на входа си J нула от Q4 и
единица на входа К от изхода Q1. С това тригерът Q2 e подготвен за нулиране и
при постъпване на десетия импулс се нулират синхронно първи, втори и чет-
върти тригер. С това схемата се връща в изходно състояние.

II. Съкратени броячи и делители на честота

Съкратени или непълни броячи се наричат тези, чийто модул (коефици-
ент) на броене е по-малък от 2n, където n е броят на разрядите на брояча. Реали-
зират се с помощта на двоични броячи, от които са изключени част от състоя-
нията. Разгледаните дотук 2-10 броячи също се отнасят към групата на съкрате-
ните броячи.
За построяване на съкратен брояч може да се използва следния алгоритъм:
1. Намира се броят n на необходимите тригери за реализиране на брояча
по формулата:
2n-1≤ K ≤ 2n,
където: К е коефициент на броене. Ако модулът на броене К не е точна степен
на 2, се избира следващата по-висока степен на 2.
2. Тригерите се свързват в схема на асинхронен брояч.
3. Намира се двоично число К-1.
4. Изходите на всички тригери, представени с логически единици в дво-
ичното число К-1, и тактовият вход на тригера в младшия разряд се свързват
към входовете на логически елемент И-НЕ.
5. Изходът на логическия елемент И-НЕ се свързва към входовете за
асинхронно установяване S на тригерите, представени с логическа нула в дво-
ичното число К-1.

106
 Забраната на 2n-К състояния в цикъла на броене се извършва по следния
начин. С положителния фронт на К-тия тактов импулс на изхода на логическия
елемент И-НЕ се формира логическа нула, която установява всички тригери,
намиращи се в нулево състояние, в състояние единица. С постъпването на зад-
ния фронт на същия тактов импулс броячът преминава от състояние 2n-1 в ло-
гическа нула, с което се изключват състоянията от К до 2n-1. С това цикълът на
броене приключва и започва нов от състояния 1, 2 и т.н.
На фиг. 4 е показан асинхронен събиращ брояч по модул 5, построен по
разгледания алгоритъм.

Фиг. 4

При построяване на съкратени броячи трябва да се отчита характерът на

входа за нулиране – дали е асинхронен или синхронен. При броячите с асинх-
ронно нулиране е необходимо да се постави (свърже) към схемата на брояча
детектор на състояние К. При достигане на това състояние детекторът формира
сигнал, който предизвиква последователно нулиране на тригерите. Например -
да се реализира брояч по модул 13 на базата на програмируем брояч до 16,
SN74161 (фиг. 5).

Фиг. 5

Разглежданата схема реализира брояч по модул 13 (К=13). Състоянията

на брояча са от 0000 до 1100 (от 0 до К-1). Детекторът трябва да открие състоя-

107
ние К, т.е. К=13. До състояние 12 включително броячът работи като двоичен.
След постъпване на 13 тактов импулс броячът преминава в състояние 13, но
детекторът открива това състояние и на изхода на логическия елемент И-НЕ се
формира 0, която асинхронно нулира брояча. При следващия импулс броячът
ще отброи състояние 1.
Трябва да се обърне внимание на факта, че при този начин на реализира-
не на съкратен брояч за кратко време се появява допълнително състояние К (в
случая - 13), докато сработи логиката за нулиране на брояча. При някои конк-
ретни приложения това допълнително състояние (макар и краткотрайно) може
да бъде нежелано и вредно.
Необходимо условие за правилна работа е активното ниво в изхода на де-
тектора да съвпада с активното ниво на входа за асинхронно нулиране на брояча.
При броячи със синхронно нулиране детекторът трябва да открие състоя-
ние К-1. В този случай схемата на брояча е подготвена за нулиране от детектора
на състоянието, но нулиране се извършва с постъпването на следващия тактов
импулс. Този принцип на работа е показан на фиг. 6, където е реализиран отно-
во брояч по модул 13, но с помощта на брояч със синхронно нулиране SN74163.

Фиг. 6

От схемата се вижда, че при състояние 12 детекторът изработва сигнал за

нулиране на брояча, но нулирането настъпва синхронно при постъпването на 13
импулс. В този случай не се формират краткотрайни допълнителни състояния.
Препоръчва се, когато няма специални изисквания, да се реализира този начин
на съкратен брояч.
Схемата се характеризира още с това, че се използва непълен детектор на
състояние 12. Изходен сигнал би се получил и при състояния 13, 14 и 15, но те
просто не възникват.
При някои използвани тригери за реализиране на брояча отсъстват асинх-
ронни входове за установяване на тригера в единично състояние S (например
SN7473, К555ТВ6 и др.). В този случай изходният сигнал от детектора се из-
ползва за едновременно нулиране на всички тригери чрез асинхронния устано-
въчен вход R (фиг. 7).

108
 Фиг. 7

Показаният на фиг. 7 брояч е съкратен събиращ брояч по модул 13. Със-

тоянията на брояча са от 0000 до 1100. При реализиране на този режим на бро-
ене той си работи като двоичен брояч. При достигане на състояние К = 13 де-
текторът (логически елемент И) формира изходен сигнал, който през логически
елемент ИЛИ-НЕ се подава към входове R на тригерите на брояча. Същите
синхронно се нулират, броячът се връща в изходно състояние и започва нов ци-
къл на броене.
Разгледаните до тук съкратени броячи се характеризират с това, че се от-
страняват излишните старши състояния. Друг начин за изграждане на съкрате-
ни броячи е, като се отстранят младшите излишни състояния. Такъв брояч брои
от определено число 2n-(K+1) до 2n-1. Нарича се още “Modulo K divider”.
За съкращаване на младшите състояния изходът за пренос на брояча се
свързва към входа му за зареждане, а на входовете за данни се подава опреде-
лено число. То зависи от модула на брояча и от вида на зареждането. При зада-
ден модул К и използване на брояч с асинхронно зареждане числото трябва да
бъде 2n-K, където n е брой на разрядите на брояча.
Пример на брояч със съкратени младши състояния с използване на синх-
ронен реверсивен брояч до 16 SN74193 е показан на фиг. 8. Модул на броене
К=13.
SN74193

Фиг. 8

109
 Разглеждайки работата на съкратения брояч, показан на фиг. 8, трябва да
имаме предвид следното предназначение на входовете на интегралната схема:
- тригерите се превключват от положителния фронт на импулсите, пода-
дени на входа СС или СИ;
- R е нулиращ вход. Тригерите се нулират при R = 1, а броячът работи
при R = 0;
- СС, СИ – тактови входове за работа съответно в режим на събиране или
изваждане;
- XA , XB , XC и XD – информационни входове за установяване на тригери-
те на брояча в определено състояние;
- XS – вход за установяване. При X=0 тригерите се установяват в състоя-
ние, определено от сигналите XA -XD, а броячът работи при XS=1;
- QПС, QПИ – сигнали за пренос съответно в режим на събиране и на из-
важдане.
При зададен модул К=13 числото, което трябва да се зареди в брояча, се
определя по формулата 2n – (К+1), т.е.
24-(13+1)=16-14=2.
За целта входът D, XB се свързва към логическа единица, а останалите
информационни входове XA, XC и XD към нула. Така подготвеният брояч се за-
режда с 2 при подаване на логическа нула на входа XS. След установяване на
изходното състояние входът XS се установява в единично състояние. След това
започват да се подават тактови импулси на входа за събиране и броячът работи
като двоичен събиращ брояч от състояние 3 до 14. След петнадесетия импулс
той преминава в състояние 15, на изхода QПС се формира сигнал за пренос (лог.
0), който постъпва към входа за установяване XS. Това води до принудително
зареждане с 2. След зареждането преносът отпада и при следващ входен импулс
броячът отброява състояние 3. При такъв подход се появява допълнително със-
тояние 2. В някои приложения това допълнително състояние може да бъде не-
желано.
При броячите със синхронно зареждане числото за зареждане се определя
по формулата 2n – К. При К=13 броячът трябва да се зареди с 3. Пример за сък-
ратен брояч с използване на синхронен брояч SN74161 е показан на фиг. 9.
Когато се разглежда работата на съкратения брояч, трябва да се имат
предвид следните особености на интегралната схема:
- тригерите се превключват от положителния фронт на тактовите импулси;
- R - нулиращ вход, като нулирането на тригерите се извършва при R=0, а
броячът работи при R=1;
- XA- XD - входове за програмиране. При XS=0 тригерите на брояча се ус-
тановяват в съответствие с информацията, подадена на входовете за програми-
ране.
Важно! Програмирането протича при положителния фронт на тактовия
импулс С, като броячът работи при XS=1.
- QП – сигнал за пренос;
- броячът работи в режим на събиране.

110
 SN74161

Фиг. 9

Паралелно зарежданото число е 3. За целта на входовете за програмиране

XA и XB се подава логическа единица. Останалите два входа XC и XD се свързват
към маса. Между изхода за пренос QП и входа за паралелно синхронно зареж-
дане е включен инвертор за съгласуване на двете активни нива. Когато броячът
премине в състояние 15, на изхода QП се формира сигнал, който активира пара-
лелното зареждане с 3, но непосредственото зареждане настъпва при постъпва-
не на следващия тактов импулс. Броячът се зарежда с 3, преносът отпада и бро-
ячът преминава в режим на броене.
Съкратените броячи, работещи с отстранени младши състояния, са пред-
почитани поради по-простото решение.
Възможно е да се изгради съкратен брояч, при който да бъдат отстранени
както старши, така и младши състояния. При тях в изходите се поставя детек-
тор на крайно състояние, като неговият изход се подава към входа за паралелно
зареждане на брояча с определено начално състояние.
Едно от приложенията на броячите е използването им като делител на че-
стота. Трябва да се има предвид, че разликата между брояч и делител на често-
та е само терминологична. Те представляват едни и същи структури, като двете
понятия се използват в зависимост от приложението. Основното приложение на
делителите на честота е да изработят честота, която е определено число пъти
по-ниска от постъпващата на тактовия вход. При делителите на честота не е от
значение бройната система, в която работи броячът, а се обръща внимание на
коефициента на делене и коефициента на запълване на изходната честота. За да
се получи зададен коефициент на делене, се използват само някои от броячните
изходи.

III. Ред за синтез на броячи

Известно е, че всеки брояч може да се разглежда като краен автомат, при-
тежаващ к вътрешни състояния. При постъпване на входни сигнали се обхож-
дат последователно всички вътрешни състояния от 0 до к - 1. Съществуват ин-
тегрални схеми със средна степен на интеграция, представляващи броячи по
определен модул. На практика обаче се налага в редица случаи да се използват

111
схеми на броячи, изградени от отделни запомнящи елементи, поради което въз-
никва задачата по усвояване реда на синтез на броячи.

А. MЕТОДИКА ЗА СИНТЕЗ НА БРОЯЧИ (СИНХРОННИ)

Под синтез на брояч се разбира определяне броя на необходимите триге-
ри за реализиране на даден модул на броене и състава на комбинационната
част, реализираща преходите на брояча от едно вътрешно състояние в друго.
При синтеза на брояч се преминава през класическите етапи на структур-
ния синтез, като е необходимо да се зададе:
1. Коефициент на броене К.
2. Режимът на броене - събиращ, изваждащ, реверсивен.
3. Редът за изменение на вътрешните състояния на брояча.
4. Бързодействието.
Етапите на синтеза ще разгледаме чрез конкретен пример.

Задача: Да се синтезира синхронен събиращ брояч по модул 13 с елемен-

тарен автомат JK-тригер. Комбинационно-логическата схема да се реализира в
базис И-НЕ.
Ход на решението
1. Съставяне графа на преходите на брояча (фиг. 10.)

Фиг. 10
Графът представлява схема от възли и ребра. Всеки възел съответства на
точно определено състояние на брояча, а ребрата показват прехода от едно със-
тояние в друго или запазване на същото състояние (лог. 0).
Тъй като модулът е 13, то броячът трябва да премине през 12 състояния.
Под въздействието на 13 тактов сигнал трябва да се върне в изходно състояние.
За изходно състояние приемаме 0.
2. Съставяме таблица на преходите (табл. 2)
Таблицата на преходите съставяме въз основа на графа на брояча. Тя съ-
ответства на таблицата на автомат на МУР.
Функцията на преходите на брояча ще има следния вид:
а (t + 1) = f [a (t), x (t)]
Табл. 2
Състояние
0 1 2 3 4 5 6 7 8 9 10 11 12
вх. сигнал

112
 0 0 1 2 3 4 5 6 7 8 9 10 11 12

1 1 2 3 4 5 6 7 8 9 10 11 12 0

3. Определяне на броя на ЕА и кодиране на вътрешните състояния на бро-

яча
Тъй като броячът е съставен от ЕА, необходимо е да определим техния
брой:
K  ] log2A [,
където: - ] [ – означават избор на по-голямо цяло число
Следователно ЕА за необходима реализация на разглеждания брояч са 4 –
Q1, Q2, Q3, Q4.

Съставяме кодираната таблица на вътрешните състояния (табл. 3).

Табл. 3
ЕА/с-е Q1 Q2 Q3 Q4
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0

113
 4. Избор на ЕА
В качеството на ЕА избираме JK-тригер с таблица на истинност (табл. 4).
Табл. 4.
J K Q(t) Q(t+1)
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0

Графично изобразяване на JK-тригер:

където:
- J – вход за установяване в единично състояние –set;
- K – вход за установяване в нулево състояние – reset;
- C – тактов вход;
- R, S – асинхронни установъчни входове.
5. Определяне функциите на възбуждане за ЕА (табл. 5)
В разширената таблица на преходите и входовете за всички функции на
възбуждане има сигнали, означени с X. Това означава, че входният сигнал може
да бъде както 1, така и 0. Отбелязва се със знак X с цел по-лесна минимизация
на функциите на възбуждане.
При четири ЕА можем да получим 16 състояния, 24 = 16.
Табл. 5
x Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 qj1 qk1 qj2 qk2 qj3 qk3 qj4 qk4
1 0 0 0 0 0 0 0 1 0 x 0 x 0 x 1 x
1 0 0 0 1 0 0 1 0 0 x 0 x 1 x x 1
1 0 0 1 0 0 0 1 1 0 x 0 x x 0 1 x
1 0 0 1 1 0 1 0 0 0 x 1 x x 1 x 1
1 0 1 0 0 0 1 0 1 0 x x 0 0 x 1 x
1 0 1 0 1 0 1 1 0 0 x x 0 1 x x 1
1 0 1 1 0 0 1 1 1 0 x x 0 x 0 1 x
1 0 1 1 1 1 0 0 0 1 x x 1 x 1 x 1
1 1 0 0 0 1 0 0 1 x 0 0 x 0 x 1 x
1 1 0 0 1 1 0 1 0 x 0 0 x 1 x x 1
1 1 0 1 0 1 0 1 1 x 0 0 x x 0 1 x
1 1 0 1 1 1 1 0 0 x 0 1 x x 1 x 1
1 1 1 0 0 0 0 0 0 x 1 x 1 0 x 0 x

114
 В дадения брояч се използват 13. Останалите 3 се означават също с Ø и се
използват при минимизация на функциите на възбуждане, като се приемат за 0
или 1 в зависимост от търсената минимална форма.
Свободните състояния са:
- 13 – 1101;
- 14 – 1110;
- 15 – 1111.
За получаване на по-проста комбинационно-логическа схема извършваме
минимизация с диаграми на Вейч (фиг. 11.).
За информационните входове на тригерите получаваме: QJ1
Q2

x Ø x x
Q1
Ø Ø x x Q3
0 1 0 0
0 0 0 0
Q4

Q j1  Q1Q 2Q 3 и привеждаме в търсения базис И-НЕ.

Аналогично за останалите информационни входове.
Q K1  Q 2
Q j2  Q3Q 4
Q K2  Q1 Q3Q 4
Q j3  Q 4
Q K3  Q 4
Q j4  Q 4  Q 2  Q1Q 2
Q K4  Q 4

По получените логически уравнения строим принципната схема на брояча.

Принципната схема на синтезирания брояч е показана на фиг. 12.
Синтезът на реверсивен синхронен брояч е аналогичен на разглеждания
пример. В графа на преходите се уточнява по какъв управляващ сигнал ще се
реализира съответният режим. Например при лог. 1 – режим събиране; лог.0 –
режим изваждане.
Съответният управляващ сигнал X се отчита при построяване на диагра-
мите на Вейч и определяне на функциите на възбуждане. В този случай про-
менливи се явяват управляващият сигнал X и значенията на тригерите Q1, Q2,
Q3, Qi за момента t.
При синтез на асинхронни броячи, работещи в режим на събиране или
изваждане, с коефициент на броене К, различен от 2n (където n – брой на триге-
рите, образуващи брояча), се постъпва съгласно разгледания по-рано алгори-
тъм.

115
Q4 Q3 Q2 Q1

Q4

Q3

Q2

Q1

Фиг. 12.

116
 T 2/10. РЕГИСТРИ - ОБЩИ СВЕДЕНИЯ. ПАРАЛЕЛНИ И ПОСЛЕДОВАТЕЛНИ
РЕГИСТРИ. РЕВЕРСИВНИ РЕГИСТРИ

Увод
При изграждане на аритметико-логическите устройства широко прило-
жение са намерили възли, наречени регистри.

I. Общи сведения и класификация на регистрите

При изпълнение на различни аритметически и логически операции в КС,
като операции, свързани с управлението на машината, възниква необходимост-
та да се запаметяват за определено време числа или същите да се изместват
вдясно или вляво на определен брой разряди.
Устройствата, предназначени за приемане, запомняне и предаване на раз-
рядите на една n-разрядна дума в КС се наричат регистри. В състава на регист-
рите влизат запаметяващи елементи (тригери) и комбинационно-логическа схе-
ма за тяхното управление.
Основни параметри на преместващите регистри са бързодействието и
обемът на регистъра. Бързодействието се определя от максималната честота fmax
на тактовите импулси, при която преместването се извършва нормално, т.е.
времето за преобръщане на тригерите е по-малко от периода на следване на та-
ктовите импулси. Тъй като всеки тригер има две устойчиви състояния, то ин-
формацията, която той може да запомни, е един бит. Затова често обемът на ре-
гистъра се дава в количество битове, което е равно на броя на тригерите.

Регистрите можем да класифицираме по различни признаци, а именно:

По начина на записване на информацията:
а) С последователно записване.
RG
1001
i +1 i i-1

ТИ

RG
i +1 i i-1
1001
ТИ

Фиг. 1

При този вид регистри логическите сигнали, съответстващи на записва-

ното двоично число, се подават поразрядно (последователно) на входа на пър-
вия тригер синхронно с тактовите импулси. За реализиране на последователно
приемане на информацията е необходимо регистърът да бъде задължително

117
преместващ наляво или надясно. В зависимост от това, приемането на двоична-
та дума (информацията) се извършва от младшите или старшите разряди и про-
дължава толкова такта, колкото е дължината на думата. При това се предполага,
че тригерите на регистъра (фиг. 1) предварително са нулирани. Условно регис-
търът се означава със символите RG.
б) С паралелно записване. При този вид регистри на входа на всеки тригер
се подава логически сигнал, отговарящ на съответния двоичен разряд на запис-
ваната дума (двоично число) (фиг. 2). Най-често приемането на информацията
се извършва синхронно, с предварително или без предварително нулиране на
тригерите.
тρигери
RG

ТИ X3 X2 X1 X0
Фиг. 2

Според изходите на регистъра различаваме:

а) Регистри с последователен изход. Информацията се извежда от правия
(инверсния) изход на тригера в младшия или старшия разряд, за n тактови им-
пулса.
б) Регистри с паралелен изход. В този случай извеждането на информа-
цията се извършва едновременно във всички разряди за един такт, по специален
управляващ сигнал (извеждане в прав код, извеждане в обратен код, извеждане
в парафазен код).

Според посоката на преместване на информацията:

а) Регистри, изместващи информацията наляво - след всеки тактов им-
пулс съдържанието на i разряд се прехвърля в i+1 разряд (фиг. 1).
б) Регистри, изместващи информацията надясно - след всеки тактов им-
пулс съдържанието на i разряд се прехвърля в i-1 разряд (фиг. 1).
При това е необходимо да се отбележи, че изместването на ляво и дясно
може да бъде на един, два и повече разряда. Преместващите регистри можем да
разделим още на две групи, а именно:
- Еднопосочни - при тях движението е в една от двете посоки (ляво, дяс-
но) и е постоянно.
- Двупосочни (реверсивни) - с помощта на управляващ сигнал се избира
посоката на изместване. Реализира се чрез подходящо свързване на схемите от
комбинационно-логическата схема.
Регистрите са предназначени за изпълнение на следните основни микроо-
перации над n-разрядно число X1..Xn.
1. Установяване на регистъра в състояние 0. Това означава, че всички
тригери се нулират с помощта на асинхронния установъчен вход, при което
Qi = 0 i = 1, 2...n.

118
 2. Установяване на регистъра в състояние единица. Това означава, че вси-
чки тригери на регистъра се установяват в единично състояние с помощта на
синхронния установъчен вход , т.е. Qi = 1; i = 1, 2, 3...n.
3. Приемане кода на дадена дума (число) от друг регистър.
4. Извеждане на информация от регистъра в прав или обратен код.
5. Изместване на приетата информация на определен брой разряди в ляво
или дясно.
6. Преобразуване на последователния код в паралелен и обратно.
В регистрите могат да се изпълняват логически и аритметически опера-
ции над кодовете на две числа X = x1 x2 ...xi...xn и Y = y1 y2...yi...yn. При това ед-
ното число (дума) се намира в регистъра, а другото се подава отвън. В регистъ-
ра се образува код на трето число Z в резултат на изпълнение на една от след-
ните микрооперации:
1. Поразрядно събиране или събиране по модул 2. Във всеки разряд се
изпълнява операцията
Z  x i  yi  x i y i  x i yi
2. Логическо събиране в съответствие с израза
Zi = xi v yi.
3. Логическо умножение в съответствие с израза
Zi = xi yi
За реализиране на основните и поразрядни микрооперации регистрите се
строят от тригери с установъчни и информационни входове. За реализиране на
съответната микрооперация се използват специални сигнали, постъпващи по
управляващите шини на регистъра.

II. Паралелни регистри

Ще разгледаме общия принцип, по който се строят паралелните регистри
за приемане и предаване на информацията. За приемане на информацията в па-
ралелен код по принцип може да се използват два подхода:
- без предварително нулиране;
- с предварително нулиране.
Интерес представляват регистрите без предварително нулиране. Допус-
каме, че в регистъра е необходимо да се запише код на число, имащо прави и
инверсни значения във всеки разряд:
Y  y n y n 1  yi  y 0
Y  y n y n 1  yi  y 0 (инверсни)
Изразите, отразяващи входната информация на единичните и нулеви вхо-
дове на i разряд от регистъра, можем да запишем по следния начин:
x1i = yi Unp ; x0i = yi Unp,
където:

119
 - Uпр – управляващ сигнал за приемане на входната информация.
При постъпване на сигнала Uпр се извършва изтриване на старата инфор-
мация и въвеждане на нова.
Логическите изрази за предаване на числото в прав и обратен код ще за-
пишем по следния начин:
fiпк = Uппк . Qi; fiок  U пок Qi ,
където:
- Uппк, Uпок – управляващи сигнали за предаване на числото, записано в
регистъра в прав или обратен код.
От горните равенства следва, че за построяване на регистър от паралелен
тип, служещ за приемане и предаване на информация, е необходимо за всеки
разряд да се използва тригер с асинхронни информационни входове и четири ло-
гически елемента И. Схемата за приемане и предаване на информацията в i раз-
ряд на паралелния регистър е показана на фиг. 3. Ако тази схема се повтори тол-
кова пъти, колкото е броят на разрядите на дадено число, ще се получи един па-
ралелен регистър без предварително установяване в нулево състояние, където:
- x1i,x0i - информационни входове.
fiпк fiок

& &
Uппк
Uпок

Qi Qi

Ti

X1i X0i
& &

Uпр

Yi Yi

Фиг. 3

Ако записваното в регистъра число има само значения Y = yn yn-1....yi y0,

то е необходимо да се извърши предварително нулиране на регистъра, т.е. вси-
чки тригери трябва да се установят в нулево състояние. За целта на нулевите
входове на всички тригери се подава сигнал U0 - установяване в нула. След това
на единичните входове на тригерите се подава числото. След подаване на сиг-
нала Uпр тригерите, на чиито входове е подадена логическа 1, се установяват в
единично състояние Q1 = 1, a останалите входове остават в нулево състояние.
Това са общите принципи на построяване на регистрите от паралелния
вид. В зависимост от използваните тригери те придобиват един или друг вид.
Например на фиг. 4 е показана схема на паралелен регистър без предварително
нулиране на базата на асинхронни RS-тригери (ТТЛ интегрална схема SN74118).

120
 S1 Q1 S2 Q2 S3 Q3 S4 Q4 S5 Q5 S6 Q6
(1) (2) (4) (3) (6) (5) (10) (11) (12) (13) (15) (14)

& & & & & &

& & & & & &

R (9)
SN 74118
Фиг. 4

Регистърът е изграден от шест асинхронни RS-тригера с обратно управ-

ление. Входовете R на всички тригери са съединени накъсо. При подаване на
логическа нула на този вход се извършва нулиране на всички тригери. Входове-
те Si не са асинхронни и информация в регистъра ще се запише при постъпване
на логическа нула на кой да е от тези входове.
Изходите са означени с Q1, Q2, ... Q6. От схемата на фиг. 4 се вижда, че ре-
гистърът притежава само прави изходи. Цифрите в скоби означават номерата на
изводите на интегралната схема.
Като основен недостатък на схемата можем да посочим асинхронното
приемане на информацията, което затруднява управлението на възли, свързани
към изходите Q на регистъра SN74118.
Най-широко разпространение в практиката са намерили паралелните ре-
гистри - памети, изградени на базата на D-тригери. Разновидностите на този
вид регистри се определят от външната организация на връзките между триге-
рите. Това добре се вижда при сравняването на регистрите-памети SN7475 и
K155ТМ8 (фиг. 5 и фиг. 6).
От схемата на фигура 5 се вижда, че:
1. Броят на разрядите е четири. Информацията се приема в паралелен код
чрез входовете x1, x2, x3 и x4.
2. Регистърът е без предварително нулиране.
3. За приемане на цялата дума се използват два тактови сигнала Т1,2 и Т3,4.
Тригерите се обръщат по преден фронт на тактовите сигнали.
Схемата на фиг. 6 (К155ТМ8) притежава общ вход за нулиране и за так-
товия вход. Тригерите се превключват по положителен фронт на тактовите сиг-
нали С.
- D1, D2, D3, D4 –- входове;
- Q1 - Q4, не Q1 - Q4 – прави и инверсни изводи на тригерите;
- R – нулиращ вход. При R = 0 всички тригери се установяват в състояние
нула, т.е. Qi = 0; i = 1, 2, 3, 4.
121
 Q1 Q2 Q3 Q4
16 15 10 10

D D D D
C Q1 C Q2 C Q3 C Q4
1 14 11 8
13 T1 - 2
4
T3 - 4 X3 X4
X1 X2
(2) (3) (6) (7)

Фиг. 5

(2) (7) (10) (15)

D1 (4) Q1 Q2 Q3 Q4
D D D D
C C C C
Q1 Q2 Q3 Q4
R (3) R (6) R R (14)
(11)

C
D2 D3 D4
(9)
(5) (12) (13)
R
(1)
Фиг. 6

При R = 1 тригерите са разблокирани по асинхронния установъчен вход и

могат да приемат информация.
Таблицата на истинност за регистъра К155ТМ8 има вида, показан в
табл. 1, където:
Табл. 1
Входове Изходи
R C D Q Q
0 х х 0 1
1  0 0 1
1  1 1 0
1 0 х Q(t) Q(t)

- X – значение на информационния вход (логическа нула или логическа

единица);
- ↑ – наличие на преден фронт;
Работата на схемите (фиг. 5 и фиг. 6) се разглежда в следната последова-
телност:
1. Установяване на регистъра в нулево състояние.
2. Приемане на входната информация.
3 Съхранение на приетата информация.
4 Предаване на информацията.
Характерно за паралелните регистри е това, че четенето на записаната
дума не разрушава информацията. Това се определя от факта, че схемите, фор-

122
миращи изходния сигнал, са свързани към статичните изходи на тригерите и
няма изместване на информацията вляво или вдясно.
Времето за запис в паралелните регистри се определя от времето за зад-
ръжка в логическия елемент на входа на тригера (ако има такъв) и времето за
преобръщане на тригера от едно устойчиво състояние в друго. Следователно
времето за запис е
Тзапис = ле + тг,
където:
- ле – време за задръжка в логическия елемент;
- тг – време за преобръщане на тригера.

III. Последователни регистри

Последователните регистри са известни под името преместващи (ПР).
Предназначението на последователните регистри е аналогично на паралелните
регистри, а именно за приемане, съхранение и предаване на информацията с
тази разлика, че притежават една допълнителна функция - изместване на запи-
саната информация на определен брой разряди. Тази информация определя и
наименованието им - преместващи. Приемането на двоичната информация се
извършва поразрядно, като се започва от младшия или старшия разряд, и се из-
вършва за n такта според разрядността на думата.
Изграждат се най-често на базата на D- или JK-тригери.
Изпълняват се във вид на интегрални схеми и по функционални възмож-
ности се разделят на следните групи:
- универсален преместващ регистър с паралелни входове и изходи –
К531ИР11П (SN74S194), К155ИР13 (SN74198);
- преместващ регистър с последователен вход и паралелен изход –
SN74164;
- преместващ регистър с паралелни входове и последователен изход –
SN7494, SN74165, SN74166;
- преместващ регистър с последователен вход и изход – SN7491A и др.
Ще разгледаме една типична схема на преместващ регистър - интегрална
схема SN7496, показана на фиг. 7.
Q5
Q 1 (1 5) Q2 (1 4) Q3 (1 3) Q 4 (11 ) (10 )
(9 ) S S S S S
S S S S S
Sx C C C C C
R R R R R
R R R R R
R (1 6 )
C (1)

& & & & &

(8 ) X p

X1 X2 X3 X4 X5
(2 ) (3 ) (4 ) (6) (7)
Фиг. 7.

123
 Условното представяне на разглеждания регистър е показано на фиг. 8.
Sx 09 IN
RG
x1 02 D0 1 15 Q1
x2 03 D1 14 Q2
x3 04 D2 2
x4 06 D3 13 Q3
x5 07 3
D4
C 01 4 11 Q4
C
Xp 08 V 10 Q5
5
R R

Фиг. 8

Регистърът, представен на фиг. 7, е петбитов с последователен вход Sx и

паралелни входове x1 - x5. Изграден е на базата на RS-тригери. За формиране на
един информационен вход на тригера Q1 се използват два инвертора на входа Sx.
При такова свързване на информационните входове R и S на тригера Qi се по-
лучава D-тригер. Паралелните входове x1 - x5 се управляват от разрешаващ сиг-
нал Хр. Необходимо е да се обърне внимание на това, че те се явяват приори-
тетни спрямо последователния вход Sx. Определя се от факта, че от изходите на
логическите елементи И-НЕ информацията, която се записва в регистъра, пос-
тъпва към асинхронните установъчни входове S на тригерите. Тази организация
на паралелно приемане на информация в регистъра изисква предварително ну-
лиране на тригерите. Извършва се с помощта на входа за нулиране R чрез пода-
ване на логическа нула.
Приемането на информацията в паралелен код се извършва в следната
последователност:
1. Нулира се регистърът. За целта на входа R = 0, след което се установя-
ва логическа единица.
2. Подава се двоичният код на записаната дума на входовете x1 - x5.
3. Подава се разрешаващ сигнал Хр и след време на задръжка, равно на
задръжката от логическите елементи И-НЕ и времето за преобръщане на триге-
рите, се формират значенията на изходите Qi, i = 1 ÷ 5.
Приемането на информация в последователен код се характеризира със
следните особености:
- не е необходимо предварително нулиране на тригерите;
- записът на думата се извършва от младшия разряд и за пет такта;
- на входа Хр се подава логическа нула.
Извършва се в следната последователност:
1. Подава се младшият разряд на входа Sx. Логическо ниво 0 или 1.
2. Постъпва тактов импулс във вид на преден фронт.
3. Установява се тригерът Q1 в състояние, отговарящо на входната ин-
формация със задръжка, равна на времето за преобръщане на тригера.
4. От правия и инверсния изход информацията се подава към информаци-
онните входове R и S на втория тригер. По такъв начин вторият разряд е под-
готвен за приемане на информацията от тригера Q1 при следващия тактов им-

124
пулс. Описаната процедура се повтаря n пъти - колкото е разрядността на ре-
гистъра (n = 5)
Таблицата на истинност на регистъра, представен на фиг. 8, е показана в табл. 2.
Табл. 2
Входове Изходи
R xp x1 x2 x3 x4 x5 C Sx Q1 Q2 Q3 Q4 Q5
0 0 x x x x x x x 0 0 0 0 0
0 x 0 0 0 0 0 x x 0 0 0 0 0
1 1 1 1 1 1 1 x x 1 1 1 1 1
1 1 0 0 0 0 0 0 x Q1(t) Q2(t) Q3(t) Q4(t) Q5(t)
1 1 1 0 1 0 1 0 x 1 Q2(t) 1 Q4(t) 1
1 0 x x x x x 0 x Q1(t) Q2(t) Q3(t) Q4(t) Q5(t)
1 0 x x x x x ! 1 1 Q1(t) Q2(t) Q3(t) Q4(t)
1 0 x x x x x ! 0 0 Q1(t) Q2(t) Q3(t) Q4(t)

IV. Реверсивни регистри

Регистрите, които могат да работят в режим на преместване от ляво
на дясно и от дясно на ляво, се наричат реверсивни. За целта е необходимо чрез
КЛС да се свържат информационните входове на i разряд с изходите Q на i - 1 и
i + 1 разряд. Освен това в състава на схемата влизат и управляващи шини, с по-
мощта на които се избира режимът на работа.
На фиг. 9 е показана схема на реверсивен регистър, построен на базата на
RS-тригери. При това са представени само три разряда от регистъра, а именно
i - 1, i, и i + 1.
Xi -1 Xi Xi + 1
ИД 0 0 1 0
10
1

ИЛ
11 0
Qi +2
Qi -2
0 1 0 0 0 1 1 0
&1 &2 & & & & &7 & &9
3 4 5 6 8
0 0 0 1
1 1 1
0 Qi Qi + 1
1
Qi -1
S S 1 S
1
& 0 S 0 & 1 & 0
0 S S
C 0 C 1 C
1 R R R
x x x
R R R
ТИ

НУ

Фиг. 9

Разглежданият регистър може да приема информация в паралелен или

последователен код и да измества приетата информация в ляво или дясно в за-
висимост от значението на управляващите сигнали ИД; ИЛ.

125
 Работа на схемата
1. Установяване в изходно състояние.
Заключава се в нулиране на тригерите на регистъра. Извършва се чрез
входа "НУ" при подаване на логическа нула.
2. Приемане на информация в паралелен код.
За целта е необходимо предварително на управляващите входове ИД/ИЛ
да се подаде логическа единица. На изходите на инверторите 10 и 11 се форми-
ра логическа нула, която забранява логическите елементи И с номера 1, 3, 4, 6,
7, 9. Разрешени по първи вход (подадена е логическа единица) се оказват логи-
ческите елементи И 2, 5 и 8. Предполагаме, че в представените разряди трябва
да запишем 0 1 0. Разположението на входната и изходна информация на логи-
ческите елементи и тригерите е показано на фиг. 9. С това тригерите са подгот-
вени за приемане на информацията. Подавайки тактов импулс, формираме на
изходите на тригерите състояния Qi = 1; Qi-1 = 0; Qi+1 = 0, съответстващи на зна-
чението на входната информация.
3. Изместване на информация
Избира се посока на изместване. При изместване надясно за управлява-
щите сигнали установяваме следните значения ИД = 1; ИЛ = 0.
За изместване наляво ИЛ = 1; ИД = 0.
В двата случая е необходимо по време на изместването на входовете x1,
x2, xi...xn да се подаде логическа нула.

На фиг. 10 е показана схема на реверсивен регистър, реализирана на база-

та на D-тригери.
1
& 0
ИД / ИЛ
0 Qi-1
& 1 & 1 Qi
S S 0
& 0 1 0 & 1
1 D 1 D
& C & C
Qi-2 0
1 x 1 0 x
R R

ТИ

& &

& &

Пр

Xi-1 Xi
Фиг. 10

Разглежданата схема притежава следните особености:

1. Приемането на информацията се извършва в паралелен код с помощта
на асинхронните установъчни входове не R и не S, без предварително нулиране
на тригерите.
126
 2. За установяване (избиране) посока на преместване на информацията се
използва една изместваща шина ИД / ИЛ. При ИД/ИЛ = 1, информацията се из-
мества надясно. При ИД/ИЛ = 0, информацията се измества наляво.
Последователността на работата на схемата е аналогична на тази от фиг.
10 и обхваща следните основни моменти:
1. Приемане на информация.
2. Изместване на информацията наляво.
3. Изместване на информацията надясно.
В разглежданите схеми на реверсивни регистри изместването на инфор-
мацията е на един разряд. При необходимост от изместване на два разряда се
изгражда връзка между i - 1 и i + 1 тригер на регистъра. Принципът на действие
обаче и в този случай остава непроменен.

Заключение
От приведените схеми се вижда голямото разнообразие на схемни реше-
ния при регистрите. Това позволява удобен подход при реализиране на различ-
ни схемни решения.

127
 Т 2/11. БРОЯЧ НА ДЖОНСЪН. ГЕНЕРАТОРИ НА ПСЕВДОСЛУЧАЙНИ
ПОСЛЕДОВАТЕЛНОСТИ

I. Кръгов преместващ регистър. Брояч на Джонсън

Преместващ регистър, при който последователният изход е свързан с по-

следователния вход, се нарича кръгов преместващ регистър или кръгов бро-
яч. Еднократно заредената информация циркулира в регистъра под управление
на тактовия сигнал. Кръговият преместващ регистър се използва обикновено,
когато е необходимо да се извежда информация от него, без да се изтрива. Пър-
воначално зареждане на кръговия брояч може да се извърши последователно
или паралелно (фиг. 1).

Фиг. 1.

Работата на схемата се разглежда в следната последователност.

Първоначално зараждане на регистъра:

1. С използване на последователен вход Dn

Първоначално се подава сигнал НУ (логическа нула), с което всички три-
гери се установяват в нулево състояние. След нулиране за работа на регистъра
на входа НУ се установява логическа единица. На входа D се подава значението
на младшия разряд Х1 на думата, която трябва да се зареди в регистъра. На уп-
равляващия вход V се подава логическа единица. Подава се първият тактов им-
пулс и се извършва запис на информацията от входа D в тригера Тn. След това
се подава значението на следващия по-старши разряд, тъй като регистърът е
изместващ надясно, и нов ТИ. Описаната процедура се повтаря, докато n-раз-
рядната дума се запише в регистъра. До пълното зареждане на думата в регис-
търа обратната връзка не работи.
2. С използване на паралелен вход
В този случай след нулиране на тригерите на регистъра на асинхронните
установъчни входове на тригерите S се подава логическа нула, ако тригерът
трябва да се установи в единично състояние, и логическа единица (или свобо-
ден вход), ако тригерът се установява в нулево състояние. Следователно при
паралелно зареждане на думата установяването е асинхронно за тригерите на
регистъра. След записа на думата в регистъра на всички S входове се подава
логическа единица.
128
 Работа на схемата след зареждане на регистъра
Управляващият вход V става 0. Този случай изходът Q1 се свързва с входа
D на тригера Qn при логически елемент И и елемент ИЛИ. Зареденото вече чис-
ло поразрядно отново постъпва на последователния вход Dn. След n тактови
импулса преместващият регистър ще се намира в изходно състояние.
Броят на тригерите в брояча (изместващия регистър) се подбира в зави-
симост от дължината на думата, която трябва да се запише.
Ако в младшия или старшия разряд се запише единица, а във всички ос-
танали разряди на регистъра – 0, се получава т.нар. „бягаща” единица. Тази
единица периодично след n тактови импулса ще се повтаря на изхода на схема-
та. В този случай кръговият изместващ регистър се възприема като делител на
честотата на n.
По аналогичен начин, ако тригерите на регистъра се заредят с 1, а само в
един от тях се запише 0, се получава т.нар. „бягаща” нула. Тази нула ще се поя-
вява на изхода на схемата след n тактови импулса с честота n пъти по-малка от
честотата на тактовите импулси ТИ.
Брояч на Джонсън
Броячът на Джонсън е разновидност на кръговия преместващ регистър.
Той представлява преместващ регистър, при който последователният вход е
свързан с инверсния изход на младшия разряд (фиг. 2). При наличие на n триге-
ра той притежава 2n състояния.

Фиг. 2

Следователно броячът на Джонсън с пет тригера ще притежава десет из-

ходни състояния съгласно табл. 1.
Нека първоначално всички тригери да са нулирани. На изхода Q1 имаме
логическа 1, която чрез веригата за обратна връзка се подава към входа D на
тригера Q5. След всеки тактов импулс в тригера Q5 ще се записва единица, до-
като регистърът се запълни с единици. Тогава на изхода на Q1 се формира еди-
ница, а на Q1 - нула. Това води до запис на нула в тригера Q5. При всеки тактов
импулс сега започва запис на нули в тригерите на регистъра. Това продължава
докато тригерът Q1 се установи в нулево състояние. На изхода Q1 се формира
единица, която се подава към входа D на тригера Q5 и започва процес на запис
на единици в регистъра до неговото запълване.

129
 Табл.1.
ТИ Q5 Q4 Q3 Q2 Q1
0 0 0 0 0 0
1 1 0 0 0 0
2 1 1 0 0 0
3 1 1 1 0 0
4 1 1 1 1 0
5 1 1 1 1 1
6 0 1 1 1 1
7 0 0 1 1 1
8 0 0 0 1 1
9 0 0 0 0 1
10 0 0 0 0 0

Когато състоянията на изходите се интерпретират като числов код, този

код се нарича код на Джонсън.
За да работи правилно един Джонсънов брояч, е необходимо първоначал-
но в него да бъде заредено число, принадлежащо към кода на Джонсън. В прак-
тиката най-често се използва зареждане на всички тригери с 0 или 1.
Джонсъновият брояч се използва в цифрови системи, работещи в код на
Джонсън. Този брояч е същевременно и генератор на деформирани тактови по-
редици.
Важно! Всички изходи на Джонсъновия брояч генерират сигнали с една
и съща честота с коефициент на запълване 1/2, но дефазирани във времето един
спрямо друг на един период на тактовия импулс.

ІІ. Генератори на псевдослучайни последователности

Генераторът на псевдослучайни последователности представлява уст-
ройство, което генерира поредица от импулси с различна продължителност и
различна пауза между тях. Промяната на продължителността на импулсите и на
паузата между тях става по случаен закон. След определен брой импулси обаче,
последователността (генерираната поредица) се повтаря при същия ред на
следване, което определя псевдослучайността й.
За реализиране на генератори на псевдослучайни последователности се
използват изместващи регистри, при които по определен начин се въвежда об-
ратна връзка към последователния вход. Обратната връзка се създава на базата
на елементи реализиращи сума по модул две. Същият се характеризира със
следната таблица на истинност (табл. 2).

Табл. 2
X1 X2
0 0 0
0 1 1
1 0 1
1 1 0

130
 При използване на преместващ регистър с n разряда (тригера) максимал-
ното количество състояния, което може да има генератор на псевдослучайни
поредици, е N = 2n – 1.
Схемата на четирибитов генератор на псевдослучайна последователност е
показана на фиг. 3.

Фиг. 3

Принципът на действие на схемата се проследява с табл. 3, показваща

значението на вход D на тригера Q0 и състоянието на останалите тригери.

Табл. 3
Вход. с-л 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
Q0 1 0 0 1 1 0 1 0 1 1 1 1 0 0 0 1
Q1 0 1 0 0 1 1 0 1 0 1 1 1 1 0 0 0
Q2 0 0 1 0 0 1 1 0 1 0 1 1 1 1 0 0
Q3 0 0 0 1 0 0 1 1 0 1 0 1 1 1 1 0
D0=Q2+Q3 0 0 1 1 0 1 0 1 1 1 1 0 0 0 1 0

Особеност на схемата е това, че цикълът може да започне от всяко едно

състояние с изключение на нулево състояние за всички тригери. За установява-
не на изходно състояние се подава сигнал НУ, при който чрез входа S0 тригерът
Q0 се установява в единично състояние, а всички останали в нулево състояние,
т.е. Q0 = 1, Q1 = Q2 = Q3 = 0. Последователността от случайни сигнали на изхода
е показана на фиг. 4.

Фиг. 4

Формира се след постъпване на входен сигнал, подаван от тактовите вхо-

дове на тригерите. Характерно за формираната последователност е това, че тя е
аналогична и за останалите изходи на регистъра, но тези последователности ще
бъдат изместени една спрямо друга във времето на един период на тактовите
131
импулси. Това на практика прави равностойни всички изходи на тригери. В
разгледания случай в качеството на изход е приет изходът Q0. След петнадесе-
тия тактов импулс схемата отново се установява в изходно състояние.
За да се избегне блокиране работата на схемата, е необходимо да се из-
бегне нулиране на всички тригери. За целта към изходите им се свързва логи-
чески елемент ИЛИ–НЕ, изходът на който се свързва към входа на елемента,
реализиращ сума по модул 2 (фиг. 3).
При нулево състояние на регистъра на изхода на елемента ИЛИ–НЕ се
появява 1. Тази единица води до появата на единица на входа D0. Тъй като в
нормален режим на работа нулево състояние не възниква, то този логически
елемент ИЛИ–НЕ не пречи на нормалния режим на работа на генератора.
Генераторите на псевдослучайни последователности се използват и като
генератори на псевдослучайни числа. В този случай значенията на изходите на
тригерите се разглеждат като двоичен код.

III. Методика за синтез на регистри

В изходното задание се съставя списък на операциите, които трябва да
реализира даден регистър. Съставят се таблици за определяне на функциите на
възбуждане на тригерите за всяка отделна операция.
В зависимост от зададения базис се записват логическите уравнения за
функциите на възбуждане на тригерите от регистъра.
Етапите на синтез на регистър ще проследим на базата на конкретен при-
мер.
Задача: Да се синтезира регистър, приемащ информация в прав код и из-
пълняващ операциите:
- логическо умножение;
- предаване в обратен код;
- изместване надясно на един разряд.
За запомнящи елементи да се използват D-тригери. Брой на разрядите -
три. Комбинационно-логическата схема да се представи в базис ИЛИ–НЕ. Ре-
гистърът е с предварително нулиране.
Търси се: Принципната схема на регистъра.

Ход на синтеза
1. Определят се функциите на възбуждане на D-тригерите при приемане
на информация в прав код.
Приемането на информацията в регистъра се извършва под въздействието
на управляващ сигнал "ПрПК". Тогава таблицата на истинност (състоянието) на
i разряд ще има вида на табл. 4.

Табл. 4.

132
 Тъй като регистърът е с предварително нулиране, променливи при опре-
деляне функцията на възбуждане на D-тригера се явяват "Пр ПК" и Xi , където
Xi - вход на i разряд. Съставяме диаграма на Вейч за две променливи и запис-
ваме логическото условие за входа.

QD Пр ПК = Пр ПК v xi
2. Определяне функциите на възбуждане при изпълнение на операция ло-
гическо умножение.
Операцията логическо умножение се изпълнява под действието на управ-
ляващ сигнал "ЛУ". Предполага се, че при изпълнение на операция логическо
умножение едното множимо е предварително записано в регистъра и се подава
второто множимо на входовете на регистъра.
Таблицата за логическо умножение има вида на табл. 5.

Табл. 5.
ЛУ Xi Qi(t) Qi(t+1) qD
1 0 0 0 0
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1

По табл. 5. съставяме диаграма на Вейч за три променливи и определяме

функциите на възбуждане (фиг. 5).

Фиг. 5.

 
q D лу  ЛУ v X i ЛУ v Qi t  
3. Изместване на информацията на един разряд надясно
Необходимо е да се разглежда въпросът за изместване на информацията в
два аспекта:
– получаване на функция за изместване на i разряд;
– получаване на функция за изместване на информацията в старшия разряд.
Изпълнява се с управляващ сигнал “ИД”.
При изместване на информацията надясно на един разряд съдържанието
на i+1 се записва в i рaзряд.
Таблицата на истинност в този случай ще има вида на табл. 6.

133
 Табл. 6.

По табл. 6. съставяме диаграма на Вейч за три променливи (фиг. 6).

Фиг. 6

q D ИDi  ИD v Qi 1 t 
За старшия разряд на регистъра съставяме следната таблица на истинност
(табл. 7).
Табл. 7.
ИD Q3(t) Q3(t+1) qD3
1 0 0 0
1 1 0 0

Фиг. 7

По диаграмата на Вейч от фиг. 7 определяме функцията на възбуждане за

старшия разряд на регистъра при изместване надясно.
q D ИD  ИD
4. Предаване на информация в обратен код.
Предаването се извършва с управляващ сигнал "ПОК". За целта се съста-
вя таблица на истинност (табл. 8).
Табл. 8.

По табл. 8 съставяме диаграма на Вейч (фиг. 8).

134
 Фиг. 8

5.Определяне на общите функции на възбуждане на тригерите от регис-

търа.
а) за i разряд
(1.) qDi = qD Пр ПК . qDлу . qD ИD
След заместване на отделните функции на възбуждане ще получим

   
qDi = Пр.ПК v X i ЛУ v X i ЛУ v Qi t  ИD v Qi 1 t  
За преобразуване в базис ИЛИ-НЕ прилагаме теоремата на де Морган и
развиваме по първото отрицание. Окончателно получаваме:

      
qDi = Пр.ПК v X i  ЛУ v X i  ЛУ v Qi t   ИD v Qi 1t  
б) за старшия разряд

  
q D З  Пр.ПК v X i ЛУ v X i ЛУ v Qi t  ИD  
Прилагаме теоремата на де Морган и след преобразуване получаваме

    
q D З  Пр.ПК v X i  ЛУ v X i  ЛУ v Qi t   ИD   
За преобразуване на комбинационно-логическата схема в базис ИЛИ-НЕ
за извеждане на информацията в обратен код получаваме
Z  ПОК v Qi t   ПОК v Qi t 
По така получените равенства (3,5 и 6) се строи принципната схема на ре-
гистъра (фиг. 9).
Синтезът на регистъра завършва с проверка на работоспособността на
схемата. За целта е необходимо да се установи схемата в изходно положение.
Извършва се с входа "НУ" при подаване на логическа нула. В резултат на нули-
рането Q1=0; Q2=0; Q3=0.

РАБОТА НА СХЕМАТА:
1. При приемане на входна информация.
2. При изпълнение на операция логическо умножение.
3. При изместване на информацията на един разряд надясно.
4. При предаване на информация.
Методологията за извършване на тези проверки беше разгледана в пред-
ходните теми, затова тук няма да се спираме на този въпрос.

135
ИД

Q3

Q2

Q1

Фиг. 9

136
 ТЕМА 3. ЦИФРОВИ УСТРОЙСТВА ОТ КОМБИНАЦИОНЕН ВИД.

Т 3/1. СУМАТОРИ. ОБЩИ СВЕДЕНИЯ И КЛАСИФИКАЦИЯ. ЕДНОРАЗРЯДНИ

КОМБИНАЦИОННИ СУМАТОРИ НА ДВА И ТРИ ВХОДА

I. Едноразрядни комбинационни и натрупващи суматори. Общи све-

дения за суматорите. Класификация
Основната операция на всяка компютърна система е алгебричното суми-
ране на двоични числа. Тя се разлага на няколко микрооперации, една от които
е сумиране на две числа, а останалите са свързани с предаване на кодовете на
числата и тяхното преобразуване с цел действието изваждане да се замести с
действието събиране.
Събирането на две многоразрядни числа се извършва поразрядно. При
това е необходимо към суматора на съответния разряд да бъде отчетена и съб-
рана стойността на възможен пренос, получен при събирането на по-младшите
разряди.
Нека са дадени две многоразрядни числа:
Xn, хn-1,…… x3, х2,х1
Yn, yn-1, ………y3, y2,y1
Тяхната сума ще означим с буквата S. В съответствие с гореказаното мо-
жем да запишем следното правило:
Si = xi  yi  Pi-1 при xi  yi  Pi-1 < q
Pi = 0
Si = xi  yi  Pi-1 - q при xi  y1  Pi-1  q
Pi = 1,
където: - знак  – знак за събиране по mod 2.
Можем да извършим следната класификация на суматорите:
1. В зависимост от основата на приетата бройна система и системата на
кодиране:
а) двоични в) десетични
б) троични г) двоично-десетични
2. По броя на входовете:
а) с два входа (полусуматор П S М)
б) с три входа (пълен суматор S M)
3. В зависимост от организацията на процеса на сумиране в едноразряд-
ните суматори:
а) комбинационни,
б) натрупващи.
Суматорът от комбинационен тип представлява логическо устройство,
осигуряващо получаването на сигналите на сумата и преноса при едновременно
подаване на кодовете на събираемите.

137
 Суматорите от натрупващ тип се строят на базата на запомнящи елементи
(обикновено тригери). Въвеждането на събираемите се извършва последовател-
но, а събирането се извършва последователно в няколко такта. След изпълнение
на операцията събиране резултатът се запазва. Използват се като едноразрядни
суматори при сумиране на многоразрядни числа, представени в паралелен код.
4. По способа на обработката на многоразрядните числа:
а) последователни,
б) паралелни,
в) последователно-паралелни.
В последователния суматор се извършва поразрядна обработка на думите
Х и Y. Значенията на разрядите xi и yi се подават в суматора последователно -
от младшите разряди към старшите.
В паралелните суматори разрядите xi и yi постъпват един след друг или
едновременно, а обработката на всички разряди се извършва паралелно.
В паралелно-последователния суматор броят на едноразрядните суматори
е по-малък от броя на разрядите на изходната дума.
На входа на такъв суматор последователно във времето се подават еднов-
ременно групите от по няколко разряда на думата. Обработката на тези разряди
се извършва паралелно, а между групите - последователно.
5. В зависимост от организацията на веригите за пренос различаваме су-
матори с последователен, директен и групов пренос.

II. Едноразрядни комбинационни суматори

Едноразрядните суматори са предназначени за събиране на две или три
едноразрядни числа. Имат два изхода, на единия от които се получава значени-
ето на сумата Si, а на другия - значението на преноса в съседния старши разряд.
Ще спрем вниманието си отначало на комбинационните суматори на два входа.
А. Едноразряден комбинационен суматор на два входа
Условното означение на едноразряден суматор с два входа е показано на
фиг. 1, където:
- xi – първо събираемо (събираемо в i разряд );
- yi – второ събираемо (събираемо в i разряд );
- Si – значение на сумата в i разряд;
- Pi – значение на преноса от i разряд.

Едноразрядният комбинационен суматор на два входа се нарича още по-

лусуматор. Таблицата на истинност има следния вид (табл. 1).

Табл. 1
xi yi Si Pi
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1

138
 Изходни сигнали на полусуматора ще бъдат сумата на xi и yi по mod 2 и
преносът в съседния старши разряд. Записани в съвършена дизюнктивна нор-
мална форма, те ще имат следния вид:
S1/2  x i y i  x i y i
P1/2 = xi yi
Принципната схема на полусуматора, построена по записаните уравне-
ния, е показана на фиг. 1.

& Pi

Si Pi
&

EC - 2 Si
1

&

Xi Yi
x y
EC - 2
Фиг. 1

При изграждане на полусуматори и пълни суматори на базата на интег-

рални схеми се изхожда от две условия - осигуряване на максималното бързо-
действие, от една страна, и използване на минималното количество логически
елементи, от друга. Знаем, че бързодействието на интегралните схеми в основ-
ни линии се определя от задръжката на логическите елементи НЕ. Затова, за да
притежава даден суматор максимално бързодействие, трябва да се проектира
схема с минимален брой последователно съединени елементи НЕ. Използвайки
законите на алгебрата на логиката, можем да запишем получените равенства по
друг начин:
S1/2  x i  yi x i y i  x i  y i .P1/2
P1/2 = xi yi.
В този случай схемата на полусуматора ще съдържа минимален брой ло-
гически елементи (фиг. 2а).

Извод: Изразявайки функцията S1/2 чрез P1/2, получаваме възможно най-

простата схема на полусуматора.
Ако е необходимо да се построи полусуматор на базата на еднотипни
елементи, изразът за Si трябва да се преобразува по съответен начин. Например
в базис ИЛИ-НЕ (фиг. 2б).

139
 Xi Yi XXiYХYiY
Yi I i

1 S 1/2 1 1 S 1/2
&

1 P 1/2
& 1
P 1/2

Фиг. 2а Фиг. 2б

Ще запишем конюнктивната форма по табл. 1:

S1/2  x i  y i x i  y i 

(1.)   
S1/2  x i  y i  x i  y i 
P1/2  x i  yi
Ще разглеждаме реализацията на полусуматора в базис И-ИЛИ-НЕ.
За целта използваме равенство за сумата (1). Извършваме означеното де-
йствие и получаваме:
   
S1/2  x i  y i  x i  yi  x i yi  x i yi
P1/2  x i  yi
За еднотипност на схемата при реализацията на израза за Р1/2 се използва
един елемент И-ИЛИ-НЕ. Полусуматорът в базис И-ИЛИ-НЕ е показан на
фиг. 3.
Xi & 1
Yi S 1/2
Xi &
Yi

& 1
P 1/2
&

Фиг. 3

На практика често съществуват само входовете xi и yi.

В този случай може да се извърши минимизация на броя на логическите
елементи. Ако запишем уравненията за сумата и преноса във вида:
S1 / 2  P1 / 2 .xi .P1 / 2 . yi

140
 P1 / 2  xi yi
ще използваме минимален брой логически елементи.
Схемата, реализираща горните уравнения, е показана на фиг. 4.
&
Xi & & S 1/2
Yi
&

& P 1/2

Фиг. 4

Ако е необходимо да се построи двуразряден суматор, преносът трябва да

се подаде от младшия разряд на входа на по-старшия суматор. В този случай
суматорът трябва да притежава три входа.

Б. Едноразряден комбинационен суматор на три входа

Условното графично изображение на едноразряден суматор на три входа
е показано на фиг. 5.
Si Pi

EC - 3

Xi Yi Pi - 1
Фиг. 5

Едноразрядните суматори на три входа се наричат още пълни суматори.

Законът за функциониране на едноразрядния суматор на три входа ще получим
от неговата кодирана таблица (табл. 2).
Табл. 2
xi yi Pi - 1 Si Pi
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1

Функциите за Si и Pi в съвършена дизюнктивна форма ще имат следния вид:

Si  xi yi Pi 1  xi yi Pi 1  xi yi Pi 1  xi yi Pi 1
След минимизация на уравнението за Pi получаваме:
Pi = xi yi v xi Pi – 1 v yi Pi – 1
141
 Xi Yi Pi - 1

&

Pi
& 1

& 1

1 &

Si
& 1

Фиг. 6

В случаите, когато отсъстват инверсните променливи, е удобно да се из-

рази функцията Si чрез Pi. За целта ще използваме диаграмите на Вейч.
Уi

xi 0 a 0 1
За функцията S
1 0 1 0
Рi-1

Уi
xi 1 1 1 0
За функцията Р
0 1 0 0
Рi-1

Уi
xi 0 0 0 1
За функцията P
1 0 1 a
Рi-1
Фиг. 7

За да се отстрани във функцията P, излишната единица на набора

Xi = Yi= Pi-1 = 0, трябва да извършим умножаване на функцията с конституента
на нулата xi v yi v Pi-1. Освен това трябва да добавим единица в клетката, съот-
ветстваща на набора xi = yi = Pi-1 = 1. В резултат ще получим:
Si   xi  yi  Pi 1 .Pi  xi yi Pi 1
Pi = xi yi v yi Pi – 1 v xi Pi - 1

142
 Принципната схема на едноразряден суматор на три входа, построена по
горните равенства, е показана на фиг. 6.
Логическите елементи в интегрално изпълнение по принцип се явяват
комбинирани логически елементи, т.е. с тяхна помощ може да се реализира ня-
какъв комплект от прости логически действия. Затова при изграждане на ЕС - 3
с помощта на такива логически елементи се извършва преобразуване на урав-
ненията за сумата и преноса. Първият етап от преобразуването се свежда до оп-
ределяне на общи части в Si и Pi и се извършва някаква минимизация на функ-
цията Pi.
Ще означим с Сi сума по mod 2 на xi и yi.
Ci  xi  yi  xi yi  xi yi
От израза се вижда, че Ci представлява сумата от изхода S на едноразряд-
ния суматор с два входа.
Използвайки равенството за Ci, ще запишем функциите за Si и Рi в следния
вид:
Si   xi yi  xi yi Pi 1   xi yi  xi yi Pi 1   xi yi  xi yi Pi 1   xi yi  xi yi Pi 1
Pi   xi yi  xi yi Pi 1  xi yi
Окончателно:
Si  Ci Pi 1  Ci Pi 1
Pi  Ci Pi 1  xi yi
След получаване на съкратените изрази за Si и Pi трябва да приведем ра-
венствата им в съответния базис. Най-удобен за целта се оказва методът на
двойното отрицание.
Ще реализираме схемата на едноразрядния суматор в базис И-НЕ. За цел-
та функциите за Si и Pi ще имат следния вид, а принципната схема на суматора е
показана на фиг. 8:
&

Xi &
Yi & &
& Ci
Yi &
Xi Pi
&
& Si

& & &

Pi-1

Фиг. 8. ЕС-3 в базис И-НЕ

143
 Si  Ci Pi 1  Ci Pi 1  Ci Pi 1  Ci Pi 1  Ci Pi 1.Ci Pi 1

  
Pi  Ci Pi 1  xi yi  Ci Pi 1  xi yi  Ci Pi 1  xi yi 
Двойното инвертиране на записаните равенства ще доведе до получаване
на форми, удобни за реализиране в базис И-ИЛИ-НЕ.

  
Si  Ci Pi 1  Ci Pi 1  Ci Pi 1 Ci Pi 1  Ci  Pi 1 Ci  Pi 1   Ci Pi  Ci Pi 1
чрез замяна
Pi  Ci Pi 1  xi yi
Принципната схема на едноразряден комбинационен суматор на три вхо-
да в базис И-ИЛИ-НЕ е представена на фиг. 9.
& 1
Pi
&
Xi & 1
Yi
Xi &
Yi
& 1
Si
&

& 1

&
& 1
Pi
&

Pi-1 Pi-1

Фиг. 9

Заключение:
На базата на разгледаните едноразрядни комбинационни суматори се
строят многоразрядни. В зависимост от начина на обработване на едноразряд-
ните числа, последните биват:
1. Последователни – извършва се поразрядна обработка на записаните
машинни думи.
2. Паралелни – обработката на всички разряди се извършва едновременно.

144
 T 3/2. ЕДНОРАЗРЯДНИ НАТРУПВАЩИ СУМАТОРИ.
ДВОИЧНО-ДЕСЕТИЧНИ СУМАТОРИ

Увод
При разглежданите едноразрядни комбинационни суматори бързодейст-
вието е голямо, като времето за задръжка на суматора Si и преноса Pi се опреде-
ля единствено от стъпалността на схемата. Основен недостатък на разглежда-
ния клас суматори се явява загубата на значението на сумата Si и преноса Pi при
премахване на входната информация.
В редица устройства на изчислителната техника и особено в операцион-
ните блокове на АЛУ е необходимо да се съхраняват значенията на Si и Pi. Това
е възможно в друг вид суматори, а именно в натрупващите суматори.

I. Едноразряден натрупващ суматор

Под едноразряден натрупващ суматор разбираме схема, извършваща съ-
биране на последователно постъпващите на входа й събираеми и преноса от
младшия разряд и осигуряваща запомняне на резултата от събирането. Натруп-
ващият суматор се строи с помощта на броячен тригер (Т-тригер). Известно е,
че броячният тригер реализира операцията сума по модул две.
Принципната схема на едноразряден натрупващ суматор е показана на
фиг. 1.
Ще разгледаме работата на тази схема. В момента от време t1 през логи-
чески елемент ИЛИ на установения предварително в нулево състояние броячен
тригер се подава значението на първото събираемо xi(t1).
Това значение се запомня в тригера. В момента t2, т.е. след време
Δt = t2 - t1 (по - голямо от времето за установяване на преходните процеси в три-
гера), през логическия елемент ИЛИ се подава второто събираемо yi(t2). При
това тригерът ще реализира функцията f1.
f1 = xi  yi

& f3
1
f1
P i -1 1 Pi
Xi 1
Yi
f1
R &
2 f4

НУ

Фиг. 1

След завършване на преходните процеси в тригера на активния вход се по-

дава цифрата на преноса от младшия разряд. Тригерът ще реализира функцията:

145
  
f 2  f1  pi 1   xi yi  xi yi  pi 1  xi yi  xi yi pi 1 
 xi yi pi 1  xi yi pi 1  xi yi pi 1  xi yi pi 1
Сигналът за пренос има две значения. Единият пренос се реализира от ло-
гически елемент И1. Функцията, която се получава на изхода, има следния вид:
f 3  f1 pi 1  xi yi pi 1  xi yi pi 1
Поне едно от събираемите е единица и съществува пренос.
Втората единица на преноса се получава, ако двете събираеми имат зна-
чение единица. Тук има такава особеност - на логическия елемент И2 не можем
да подадем в един и същ момент двете събираеми xi и yi по простата причина,
че същите се подават на тригера в различни дискретни моменти от време. Зато-
ва значението на цифрата yi се подава през елемент на задръжка в момент t3 на
входа на логически елемент И2.
t3 - t2 = Δt - време за задръжка.
Логически елемент И2 реализира функцията f4:

   
f 4  f1 yi  xi  yi yi  xi yi  xi yi yi  xi yi
Сигналът за пренос от i разряд ще има следните две значения :
Pi  f 3  f 4
Като недостатък на натрупващия суматор можем да посочим:
а) ниско бързодействие, обусловено от характера на подаване на събира-
емите;
б) сигналът за пренос в старшия разряд се получава след постъпване на
преноса от младшия разряд.

II. Едноразряден комбинационно-натрупващ суматор на три входа

Достойнствата на комбинационния и натрупващия суматор се съчетават в
комбинационно-натрупващия суматор. Характерно за тези суматори е това, че
сигналът за пренос се формира от комбинационна схема, а сумата се образува в
броячен тригер.
Схемата на комбинационно-натрупващ суматор е показана на фиг. 2.
В този суматор събирането се извършва без междинно образуване на су-
мата. Тригерът се установява в състояние, съответстващо на сумата на събира-
емите след едно превключване.
Булевите функции за сумиращата схема на комбинационно-натрупващия
едноразряден суматор имат следния вид:
S1 / 2  yi Pi 1  yi Pi 1
Si  xi  Si 1 / 2
В комбинационно-натрупващия суматор събирането се извършва по
следния начин. Първото събираемо xi се записва в тригера чрез асинхронния
установъчeн вход S , като предварително тригерът е бил нулиран.
146
 Si
Si

У "0" Xi

2 Xi S1/2
& 1
Pi-1
Pi 3 Pi-1 Pi-1
1 & & &
Yi
1 Xi
4 &
Yi &

Yi Yi
Фиг. 2

Второто събираемо yi постъпва на комбинационната част на схемата, обра-

зуваща преноса Pi и полусумата S1/2. Последният сигнал действа на тактовия вход
на тригера и образува сумата с помощта на едно събиране по mod 2 в тригера.

III. Двоично-десетичен суматор

Десетичните числа се представят в двоично-десетичен код 8421, където 8,
4, 2, 1 са теглата на всеки от четирите разряда на двоичната тетрада, съдържаща
кода на десетичната цифра. При това, в 4 разряда се записва една цифра от 0 до
9, а комбинациите 10...15 не се използват. Събирането на две двоично-
десетични числа се свежда до изработване на сумата:
qC=A+B+p
където: - A и B са четириразрядни двоични кодове на събираемите (цифри от
0 до 9);
- p - десетичен пренос (пренос с тегло 10) от предходната младша тет-
рада на сумата;
- q – десетичен пренос в следващата старша тетрада на сумата;
- C – четириразряден двоичен код на цифрите на сумата в дадената
тетрада.
Ще отбележим, че A + B + p  19.
За събирането на десетични числа може да се използват специални десе-
тични суматори. Десетичният суматор за събиране на цифрите в код 8421 се
строи по следния начин.
В суматорите се извършва изчисляване на предварителната сума C', по
правилата на двоичната аритметика.
C' = A + B + p
Ако C'  9, то тази сума представлява значението на цифрите на сумата в
двоичен код, т.е. код с тегло 8421.

147
 Ако 10  C'  15, то значението на сумата ще съдържа в себе си пренос с
тегло 10.
Ако 10  C'  19, то ще се получи пренос с тегло 16, в резултат на което
значението на сумата ще бъде с недостиг на 6.
За привеждане на сумата в съответствие с избрания код 8421 е необходи-
мо тя да се увеличи с 6.
В резултат на допълнителното събиране q C = C' + 6 ще се формират пре-
носът q и действителният код на сумата C. За по-голяма нагледност ще приве-
дем таблицата за събиране на десетични цифри в код 8421 (табл. 1).
Табл. 1
Дв. код на Дв. код на
Двоична  Двоична
Сума рез. рез.
q′ C′ = C1′C2′C3′C4′ q C  q′ C′ = A+B+P Z C
0 0000 10 1010 1 0000
1 0001 11 1011 1 0001
2 0010 12 1100 1 0010
3 0011 13 1101 1 0011
4 0100 14 1110 1 0100
5 0101 15 1111 1 0101
6 0110 16 1 0000 0110
7 0111 17 1 0001 0111
8 1000 18 1 0010 1000
9 1001 19 1 0011 1001

На фиг. 3 е показана принципната схема на двоично-десетичен суматор.

Вижда се, че горният ред суматори изчислява значението на преноса q' и
сумата C' = C1' C2' C3' C4'. Определянето на значенията 10  C'  15, съдържа-
щи десетичен пренос, се извършва по следната булева функция.
z = C1' C2'  C1' C3' = C1' (C2'  C3').
a1 b1 a2 b2 a3 b3 a4 b4
0 0 1 1 1 1 1 0
P
q' SM1' SM2' SM3' SM4'
q 1
1 1 0 1
1
z 1
&
1 1 1

1 1 1 1 0
SM1 SM2 SM3

C1 C2 C3 C4
0 0 1 1

Фиг. 3

Последната се определя с диаграмата на Вейч, фиг. 4.

148
 С 2'
1 1
С 1'
1 1 1 1
С 3'

С 4'
Фиг. 4

От табл. 1 следва, че десетичният пренос

q = q'  z
При наличие на пренос q = 1, кодът C' се преобразува в код C, чрез доба-
вяне на 6.
C = C' + 6
Тази операция се извършва от суматорите SM1, SM2 и SM3. Ако q = 0, те-
зи суматори предават C без изменение, а при q = 1 изчисляват
C1 C2 C3 C4 = C1' C2' C3' C4' + 0110.
Казаното до тук ще разгледаме с пример.
Нека са дадени две числа: A = 0111 и B = 0110.
При това предполагаме, че суматорите в схемата на двоично-десетичния
суматор са от комбинационен тип. Разположението на входната информация е
показано на фиг. 3.
Действието на схемата е следното:
При подаване на кодовете на събираемите на изходите на суматорите
SM1', SM2', SM3' и SM4' се получава двоичният код 1101. Единицата от SM4' се
подава директно на изхода на суматора. Логическите единици на изхода на
SM1' и SM2' се подават на входовете на логически елемент И и формират на из-
хода му десетичен пренос z, т.е. пренос с тегло 10. След преминаване през ло-
гически елемент ИЛИ същият се преобразува като пренос на суматора q и чрез
веригата за обратна връзка се извършва корекция на резултата. За целта се по-
дават логически единици към входовете на суматорите в първия ред суматори.
В резултат се получава следната информация на изхода – 1 - десетичен пренос
(изход q).
0011 - изходи C1C2C3C4.
По такъв начин при събиране на две десетични числа 7 и 6, представени в
двоично-десетичен код, се получава единица пренос с тегло 10 и три единици,
представени в двоично-десетичен код.
При получаване на сума, по-голяма от 15, се формира пренос с тегло 16
(q' - фиг. 3). Същият след преминаване през ЛЕ ИЛИ на изхода на суматора се
преобразува в десетичен пренос и се извършва корекция на резултата с 6.

149
 В заключение следва да се подчертае, че значението на сумата в двоично-
десетичния суматор не може да бъде по-голямо от 19, тъй като същото се разла-
га на единица десетичен пренос + число в суматора. Понеже е използвано дво-
ично- десетично представяне на числата, максималното число, което може да се
запише в четиrи разряда при такова представяне, е 9.

От разгледания клас суматори можем да направим следните изводи:

1. Натрупващият суматор е сравнително бавен спрямо комбинационния,
т.к. събираемите xi и yi и преносът Pi-1 се подават последователно.
2. Достойнствата на натрупващия и комбинационен суматор се обединя-
ват в комбинационно-натрупващия суматор.
3. Двоично-десетичните суматори са много удобни за използване в ком-
пютърните системи.
4. На базата на едноразрядните суматори се строят многоразрядните.

150
 Т 3/3 МНОГОРАЗРЯДНИ СУМАТОРИ. СУМАТОРИ В ИНТЕГРАЛНО
ИЗПЪЛНЕНИЕ

Увод
Известно е, че събирането на две многоразрядни думи се извършва, като
се започва от младшия разряд и се отчита единицата пренос от предходния по-
младши разряд. Следователно разгледаните до тук суматори на два и три входа
могат да реализират операцията събиране в един отделен i-ти разряд. Събира-
нето на n-разрядни думи се извършва с многоразрядни суматори. Същите се
състоят от отделни едноразрядни суматори, като се организира верига за разп-
ространение на преноса.
На практика в зависимост от това, как е проектирана веригата за разпрос-
транение на преноса, може да се получи така, че многоразрядни суматори с ед-
ни и същи елементи притежават различно бързодействие. Изводът от казаното е
очевиден.
При разработване на различни цифрови устройства много често се изпол-
зват суматори в интегрално изпълнение. Съществуват редица особености при
тяхното използване и свързване, поради което възниква необходимостта от тя-
хното детайлно познаване и усвояване.
Предмет на настоящата лекция ще бъдат многоразрядните суматори от
комбинационен и натрупващ тип и тяхната интегрална реализация.

I. Многоразрядни суматори
1. Многоразрядни комбинационни суматори с последователно действие

На базата на едноразрядни суматори се строят многоразрядните. В зави-

симост от начина на сумиране същите се подразделят на:
а) последователни;
б) паралелни;
в) паралелно-последователни.
В последователните суматори се извършва поразрядно сумиране на чис-
лата x и y. Двойките разряди xi и yi постъпват в суматора последователно от
младшите разряди към старшите.
При паралелните суматори числата x и y постъпват едно след друго или
едновременно. Обработката им се извършва едновременно.
В паралелно-последователните суматори броят на едноразрядните сума-
тори е по-малък от броя на разрядите в изходните думи. На входа на паралел-
ния суматор последователно се подават групи разряди от машинната дума. Съ-
щите се обработват паралелно.
Сега ще спрем нашето внимание на многоразрядните суматори с после-
дователно действие.
На фиг. 1 е показан комбинационен суматор с последователно действие.
За основа се използва едноразряден комбинационен суматор с три входа.

151
 На входовете xi и yi се подават едновременно разрядите на събираемите x
и y при наличие на тактов импулс СИ1. При това сумирането винаги започва с
младшия разряд.
Входът рi-1 през линия за задръжка се съединява с изхода за преноса рi.
Използва се за въвеждане кода на преноса от младшите разряди в съседните по-
старши разряди. Линията за задържане е разчетена така, че да осигурява пос-
тъпване на преноса, получен при сумирането на цифрите xi и yi на входа рi-1 ед-
новременно с постъпването на цифрите от i+1 разряд.
x
Si Xi &
x+y &

ЕС-3 y
Yi &
Pi Pi-1

СИ2 СИ12
Фиг. 1

Затова времето за задръжка се определя по формулата

зад = Т - пп ,
където: - Т – период на постъпване на кодовите сигнали, определя се от пери-
ода СИ1, нарича се още време за един такт;
- пп – време за протичане на преходните процеси в схемата на ЕС-3.
За синхронизация на входните величини xi и yi се използват логически
елементи И, управлявани от синхроимпулса СИ1.
С помощта на изходния ЛЕ И се осъществява синхронизация на значени-
ята на сумата при записа й в регистър. При това регистърът трябва да е от пос-
ледователен вид и изместващ надясно.
При комбинационните суматори с последователно действие събирането
винаги започва от младшите разряди, за да се отчете преносът в съседния по-
старши разряд. Затова е необходимо събираемите да се представят в допълни-
телен код. Обратният код при този тип суматори не се използва, тъй като не
може да се осъществи цикличен пренос.
Основен недостатък на суматорите с последователно действие е тяхното
ниско бързодействие. Повишаване на бързодействието се постига при използ-
ване на паралелните суматори.

II. Многоразряден комбинационен суматор с паралелно действие

Комбинационните многоразрядни суматори се строят на базата на ЕС-3.
Броят на използваните суматори отговаря на разрядността на събираемите ду-
ми. При това трябва да се отчита и знакът на събираемите. На фиг. 2 е показан
комбинационен суматор с паралелно действие. За синхронизация на входните и
изходните величини се използват логически елементи И, управлявани от синх-
роимпулсите СИ1 и СИ2.
152
 Преносът между отделните разряди е последователен. Събираемите се
представят в допълнителен код. Ако е необходимо да се извърши събиране в
обратен код, трябва да се осигури верига за цикличен пренос.
S 3и Sn S2 S1

& & & &

СИ2

E C -3 эи E C -3 n E C -3 2 E C -3 1

& & & & & & & &

СИ1

y3и x 3и y3 x3 y2 x2 y1 x1
Фиг. 2

За правилната работа на суматора е необходимо всички двойки събирае-

ми да се подават на входовете на ЕС едновременно. Преносът се разпространя-
ва последователно и се отчита при формирането на крайните значения на циф-
рите на сумата. В най-тежкия случай преносът, получен в най-младшия разряд,
ще премине последователно през всички разряди до знаковия.
От разгледаната схема и казаното до тук можем да направим следния из-
вод - общата задръжка се увеличава с увеличаване на броя на разрядите. Това
представлява един съществен недостатък на този тип суматори.
Следователно суматорите с последователен пренос имат сравнително ни-
ско бързодействие.
То се определя от времето при събиране на две n-разрядни числа.
t = (n - 1) t1п + t1 ,
където: - t1п – време за задръжка на преноса в ЕС;
- t1 – време за събиране в ЕС.
От записаната формула можем да направим следните обобщения за мно-
горазрядните суматори с последователно действие. На входовете на всеки ЕС
постъпват две събираеми и пренос от съседния младши разряд. Всеки еднораз-
ряден суматор изработва значение на сумата и пренос в следващия разряд. Сиг-
налът за пренос, получен в младшия разряд, се разпространява последователно
по веригите за пренос към старшия разряд.
Затова и времето за събиране се определя от общата задръжка на тези ве-
риги.

153
 Следователно можем да направим извода, че бързодействието на сумато-
ра се определя от времето за преминаване на сигнала на пренос по веригата за
пренос. Затова при построяването на паралелни суматори се използват най-
различни средства за повишаване на тази скорост:
- използват се най-бързодействащи елементи за организиране на вериги за
пренос;
- внимателно се изпълнява монтажът с цел да се избегне получаването на
паразитни капацитети. Особено място сред тези методи заемат структурните
методи за ускоряване на преноса, които се отнасят до логиката на построяване
на веригите за пренос.

III. Многоразрядни натрупващи суматори

А. Суматори с директен пренос
Ще разгледаме работата на натрупващ суматор с директен пренос
(фиг. 3).
Si-1 Si Si+1
& 1 & 1 & 1
Pi-2 Pi+1
Pi-1 Pi
& & &

Qi-1 Qi Qi+1
Tt i-1 Tt i Tt i+1

1 1 1
Pi-2 yi-1 yi yi+1
xi-1 xi xi+1
Фиг. 3

При схемата с директен или пълзящ пренос се постига значително пови-

шаване на бързодействието на суматорите. Обяснението на принципа, който е
заложен при изграждането на този тип суматори, извършваме на базата на
следния пример:
X  1011111

Y  0000001
Единицата пренос, която възниква при извършване на събирането в
младшия разряд, ще премине директно през останалите разряди - 2, 3, 4, 5, тъй
като техните тригери се намират в единично състояние.

154
 Б. Многоразряден паралелен суматор с последователен пренос
Схемата на такъв суматор е представена на фиг. 4.
За установяване на суматора в изходно състояние всички тригери се ну-
лират. В момента t при управляващ сигнал Tx в суматора паралелно във всички
разряди се записва числото А и се запомня.
pi-1 pi pi+1
TA
Si-1 & Si & Si+1 &

SM i -1 SM i SM i + 1
Ycm
"0"

1 1 1
p i-2 p i-1 pi

& & & & & &

Tx

x i-1 y i-1 xi yi x i+1 y i+1 Ty

Фиг. 4

След време Δ t, равно на времето за завършване на преходните процеси в

тригерите, постъпва тактовият сигнал Ту. В резултат се извършва поразрядно
събиране на събираемите на двете цифри. На изходите на ЕС се формират зна-
ченията на едниците на сумата и преноса.
За разпространение на преноса от младшите разряди към старшите се по-
дава управляващият сигнал Тп. Тъй като е възможно формиране на пренос след
всяко събиране, то можем да направим извода, че при n-разрядно число е нео-
ходимо да се подадат n - 1 сигнала за разрешаване на преноса.
Конкретните натрупващи суматори могат да се различават от разгледана-
та схема по реализирането на веригите за предаване на преноса.
По принцип трябва да се реализират следните основни паравила:
1. Подаване на цифрите ai, bi, рi-1 на входовете на i-тия разряд на ЕС се
извършва в различни моменти от време.
2. Преди началото на събирането първото събираемо се намира в суматора.
3. Сумата се съхранява след прекратяване на действието на входните сиг-
нали.
Тъй като двете събираеми постъпват в различни моменти, може да се из-
ползва един и същ канал за въвеждане на информацията.

IV. Суматори в интегрално изпълнение

Най-често срещаните суматори в интегрално изпълнение са показани в
табл. 1.
155
 Табл. 1.
Наименование Означение Еквивалент Технолог.
Еднозаряден пълен суматор SN7480 К155ИМ2 ТТЛ
Двузаряден пълен суматор SN7482 К155ИМ2 ТТЛ
Четиризаряден пълен суматор SN7483A К155ИМ3 ТТЛ
SN74283 - ТТЛ
Четири полусуматора SN7486 К155ЛП5 ТТЛ
4030A 564ЛП2 CMOS
Четирибитов суматор 4008A 564ИМ1 CMOS

Едноразряден пълен суматор К155ИМ1

Условното изобразяване на суматора е представено на фиг. 5.
08 A1 SM
09 A2
10 A* 05
11 AC

12 B1 06
13 B2
01 B* Cин 07
02 BC
Cn

Фиг. 5

Притежава два входа А и В такива, че:


A  AC  A  A1 A2 ;

B  BC  B  AB1B2 .
Необходимо е да се има предвид следното:
- ако се използват А или В като входове, входовете А1, А2 и В1, В2 трябва
да се свържат към маса;
- ако се използват входовете А1, А2 и В1, В2, входовете неА* и неВ* тряб-
ва да са отворени.
Табл. 2.
Cn B A Cn+1  Σ
0 0 0 1 1 0
0 0 1 1 0 1
0 1 0 1 0 1
0 1 1 0 1 0
1 0 0 1 0 1
1 0 1 0 1 0
1 1 0 0 1 0
1 1 1 0 0 1
Схемата на суматора позволява формиране значение на сумата, инверсно
значение на сумата и инверсно значение на преноса. Описва се с таблица на ис-
тинност (табл. 2),

156
 където:
- Cn – пренос от съседния младши разряд;
- Cn 1 – пренос към съседния старши разряд.

Двуразряден пълен суматор К155ИМ2

Условното изобразяване е показано на фиг. 6.
Назначението на отделните входове е както следва:
- А1, В1 – входове на първи разряд;
- А2, В2 – входове на втори разряд;
- С0 – вход за сигнала за преход от младшия разряд;
- Е1, Е2 – сигнал за сумата, съответно от първи и втори разряд, като в
схемата е предвидена връзка за формиране на вътрешен преход от първи към
втори разряд;
- С2 – сигнал за пренос от втория разряд.
02 A1 SM 01
03 B1
12
14 A2 2
13 B2
C2 10

Фиг. 6

По аналогичен начин е организирана и схемата на четириразряден пълен

суматор, поради което няма да бъде представена отделно.
При построяване на суматори от отделни интегрални схеми се преминава
през два етапа:
1. Извършва се синтез на ЕС от зададения набор логически елементи в
съответния базис.
2. Разработва се (извършва се синтез) веригата за организиране на прено-
са, като се отчитат особеностите на използваната интегрална схема и бързо-
действието на суматора.
Ако за построяване на суматора е дадена микросхема, в която е реализи-
ран К-разряден суматор, то задачата се свежда до избор на съответна схема на
суматора с групов пренос.

Заключение
Разглежданите схеми на многоразрядни комбинационни и натрупващи
суматори се явяват основен елемент на всеки операционен блок.
В зависимост от техническото задание се проектира самата схема на су-
матора и веригата за организиране на преноса.
За събирането на десетични числа може да се използват специални десе-
тични суматори.

157
 Т 3/6. ДЕШИФРАТОРИ, ШИФРАТОРИ И КОДОПРЕОБРАЗУВАТЕЛИ

I. Дешифратори
Дешифратор се нарича многоизходна комбинационна схема с n входа и
n
m = 2 изхода, на всеки от които се реализира отделна конституента на едини-
цата.
Всеки изход на дешифратора е съпоставен еднозначно на една от въз-
можните двоични комбинации от входни аргументи. Ако се номерират изходи-
те с цели числа от нула нагоре, неговата работа се описва по следния начин.
Допускаме, че на входовете на дешифратора постъпва комбинация от нули и
единици, съответстваща на n-разрядно число М. В този случай ще получим
сигнал, равен на единица на изхода с номер М. Например постъпва комбинация
1001. В този случай на изход 9 ще се появи сигнал, представляващ логическа
единица. Работата на дешифратора се описва от системата булеви функции:

f0 = xnxn-1xn-2…x1;
f1 = xnxn-1xn-2…x1;
f2 = xnxn-1xn-2…x2x1;
f2n – 2 = xnxn-1xn-2…x2x1;
f2n – 1 = xnxn-1xn-2…x2x1,

където:
- xn xn-1 ...x1 са входни сигнали на дешифратора;
- f0, f1...f 2n-1 - изходни сигнали на дешифратора.
Основните характеристики на дешифратора са разрядността на входното
число, броят на изходните шини, времето за закъснение на сигналите, количес-
твото апаратура и др. Когато някои изходи липсват, дешифраторът се нарича
непълен. В някои случаи дешифраторите се наричат още декодери. Намират
широко приложение в автоматиката, изчислителната техника, предаването на
данни. Декодирането е основна операция в системите за цифрова индикация,
цифрово-аналоговите преобразуватели, адресните селектори, телефонните и
телеграфните системи.
Декодерите се реализират във вид на матрични структури, изградени от
феритни сърцевини, диоди, резистори, биполярни или полеви транзистори, ло-
гически елементи. Особено перспективно е производството им като типови мо-
дули със средна степен на интеграция.
Прието е по начините на построяване дешифраторите да се класифицират
като:
- матрични;
- пирамидални;
- правоъгълни.

158
 Едностъпални и многостъпални дешифратори

1. Матричен дешифратор (Дешифратор с паралелно свързани еле-

менти)
Матричните дешифратори се строят непосредствено по посочената по-
горе система от булеви функции. Това означава, че всяка булева функция се ре-
ализира с помощта на отделен логически елемент И с n входа. Конструктивно
дешифраторът представлява матрица, състояща се от 2.n шини, на които се по-
дават входните сигнали и техните отрицания, и 2n изходни шини. Входните си-
гнали на дешифратора се получават от изходите на тригери. На фиг. 1а е пока-
зана принципната схема на матричен дешифратор с три входа, а на фиг. 1б - не-
говото условно изобразяване.
& f0 =X2X1X0
f0 X 2 X1 X 0

& f1
f1 DC 0
1
1
& ff22
2
3
& f3
f3 2 4
f4 5
& f4
6
4
f5
f5 7
&

& f6
f6

& ff7
7 = X2X1X0
X 2 X1X 0

X
X22 X1 XX0
X1 0
X22 X1
X X0
X1 X 0
Фиг. 1

При този дешифратор с увеличаване на разрядността на входните числа

расте не само броят на елементите И, но и броят на входовете. Наистина, ако
означим броя на логическите елементи И с М, в случая равен на броя на изхо-
дите, то
М = 2n ,
всеки от които трябва да има по n входа. Следователно общият брой на входо-
вете ще бъде
М1 = n.2n .
При дискретно изпълнение логическите елементи И се реализират най-
често с полупроводникови диоди. Тогава М представлява броят на диодите в
матричния дешифратор. На фиг. 2 е показана схема на диоден дешифратор при
n = 3.

159
 +E

R
R00 R
R11 R
R22 R
R33 R4
R4 R
R55 R
R66 R
R77
X2
X2
X2
X2
X1
X1
X1
X1
X0
X0
X0
X0

Фиг. 2

Характерно за матричните дешифратори е тяхното голямо бързодействие в

сравнение с другите схеми. Дълбочината на схемата е един логически елемент.
Количеството диоди, необходими за реализиране на матричен дешифра-
тор, се определя по формулата:
Кматр. = n.2n.
2. Пирамидален дешифратор (Дешифратори с последователно свър-
зани логически елементи)
Необходимостта от увеличаване броя на входовете на логическите еле-
менти с увеличаване разрядността на входното число прави матричния (пара-
лелния) дешифратор неудобен при голям брой променливи n, особено когато
трябва да се изпълнява с интегрални логически елементи.
Ще покажем принципа на построяване на пирамидален дешифратор на
конкретен пример. Приемаме, че трябва да се синтезира дешифратор на четири
променливи. Разделяме булевите функции, описващи работата на дешифратора
на четири групи:
A0  x3 x2 x1x0 A4  x3 x2 x1x0
A8  x3 x2 x1x0 A12  x3 x2 x1x0

A1  x3 x2 x1x0 A5  x3 x2 x1x0
A9  x3 x2 x1x0 A13  x3 x2 x1x0

A2  x3 x2 x1x0 A6  x3 x2 x1x0
A10  x3 x2 x1x0 A14  x3 x2 x1x0

A3  x3 x2 x1x0 A7  x3 x2 x1x0
A11  x3 x2 x1x0 A15  x3 x2 x1x0

160
 За формирането на изходните сигнали А0, А4, А8, А12 може да се използва
общ логически елемент И, на входовете на който постъпват сигналите x0 и x1 .
Това е възможно, защото произведението x1x0  a0 влиза във всички че-
тири функции. За получаване на изходните сигнали А0 и А8 можем да използ-
ваме общ логически елемент И, формиращ сигнал b0  x2 x1x0  b0  x2 a0 , а за
формиране на изходните сигнали А4, А12 - b1 = x2x1x0 = x2a0.
По аналогичен начин можем да използваме общите елементи при реали-
зиране на останалите три групи булеви функции.
Пирамидален дешифратор на четири входа е показан на фиг. 3.

& AA 00
X2X X0
& 1
X2X1X0

& AA 88
X X0
1
& X1X0

X X X
2 1 0 & A 12
A12
& X2X1X0

& A 44
A

X
X0 X
X0 XX2 X
X1 X
X2 X2 X X3
0 0 2 1 2 X2 X33 X3
T0 T1 T2 T3

Фиг. 3

От схемата може да се направи изводът, че за реализиране на изходните

сигнали на останалите групи ще бъдат необходими също три степени от логи-
чески елементи. Изходите на логическите елементи от първа степен ще форми-
рат следните изходни сигнали: x1x0 ; x1x0 ; x1x0 ; x1x0 .
По аналогичен начин се реализират и останалите функции на дешифрато-
ра А0 до А15.
Ще определим количеството диоди, необходими за построяване на пира-
мидален дешифратор. Пирамидалният дешифратор с n входа има n-1 степени от
логически елементи И. Логическите елементи И на първа степен формират вси-
чки възможни конюнкции от два аргумента x1x0, взети с отрицание и без отри-
цание. Броят на логическите елементи И от тази степен ще бъде:
N 1= 2 2.
Броят на логическите елементи И във втората степен ще бъде равен на
броя на различните три разрядни числа.
N 2= 2 3
Броят на логическите елементи И в i степен ще бъде:
N i = 2i
161
 Общият брой логически елементи И се получава от следната формула:
N = 22+23+...+2i+...+2n.
Използвайки формулата за геометрична прогресия, ще получим:
N = 4.(2n-1-1).
За реализирането на всеки логически елемент И са необходими два диода.
За практическа реализация на дешифратор от пирамидален тип са необходими
Кпир = 8.(2n-1-1) диода.
Въз основа на тези формули можем да направим извод за икономичността
на тези схеми.
При n = 2 Kм = 2.22 = 8
Kп = 8.(21-1) = 8
n=3 Км = 3.23 = 24
Кп = 8.(22-1) = 24
n=4 Км = 4.24 = 64
Кп = 8.(23-1) = 56
Изводи:
1. Пирамидалният дешифратор съдържа 8 диода по-малко.
2. Икономичността на пирамидалните дешифратори се увеличава с уве-
личаване на броя на входните аргументи. В заключение ще посочим, че пира-
мидалните дешифратори са особено удобни в случаите, когато при синтеза се
използват ЛЕ с два входа.
Основният недостатък на този тип дешифратори е, че при тях закъснение-
то на сигнала е значително по-голямо, отколкото при паралелните дешифратори.

3. Правоъгълен дешифратор
Броят на логическите елементи, необходими за реализиране на един де-
шифратор, е още по-малък при правоъгълните или така наречените стъпални
дешифратори (фиг. 4).
Принципът за построяване на двустъпален дешифратор с n входни про-
менливи се заключава в следното:
1. Всички входове се разделят на две групи така, че ако n е четно, броят
на входовете във всяка група да бъде n / 2. Ако броят на входовете е нечетно
число, се формират две групи (n+1) / 2; (n-1) / 2.
2. По така получените групи от входни променливи се реализират два ма-
трични дешифратора.
3. Реализират се всички възможни логически произведения между всеки
изход на първия матричен дешифратор, като се използват двувходови логичес-
ки елементи И. Ще определим броя на диодите в правоъгълния дешифратор.
Броят на диодите се изчислява за първата степен както за матричния дешифра-
тор. Броят на логическите елементи И в първата степен при четен брой аргу-
менти (входни променливи) е 2 . 2n/2 (във всяка група имаме по 2n/2 елемента), а
при нечетен брой входове броят на елементите ще бъде 2(n + 1) / 2 + 2(n-1) / 2.

162
 Общият брой на диодите в логическите елементи И от първа степен се
определя по формулата:
К1= (n / 2) . 2 . 2n / 2 = n . 2n / 2 - при четно
К2= [(n + 1) / 2] . 2(n + 1) / 2 +[(n - 1) / 2] . 2(n - 1) / 2 - при нечетно

& X3X2
X 3X 2

XX0X1
0 X1 &
& X3X2
X 3X 2

XX0X1
0 X1 &
& X3X2
X 3X 2
XX0X1
0 X1 &
X3 X 2
& X3X2
X 0 X1
X0X1 &
X 3X3X2
X3 X 3 X 2X2
X2
& & & & & & & & & & X X XX0XX0
1 X1
X1 1 0 0

15 A
A15 A14
14 A11 A
A A00
Фиг. 4

Логическите елементи И от втората степен формират изходни сигнали,

представляващи различни произведения от изходните сигнали на двете групи
логически елементи И от първа степен. Броят на логическите елементи И от
втора степен е равен на броя на изходите на дешифратора. Всеки от логически-
те елементи И има два входа. Броят на диодите от втора степен е:
2.2n= 2n+1
Общият брой диоди в двустъпалния дешифратор на n входа се определя
по следните формули:
K = 2n + 1 + n . 2 n / 2 при n четно
n+1 (n + 1) / 2 (n - 1) / 2
K=2 + [(n + 1) / 2] . 2 + [(n - 1) / 2] . 2 при n нечетно
При n>>1 за пирамидалния и правоъгълния дешифратор ще получим
Nnp. / Nnup  (2n + 1 + n . 2n / 2) / (8 . 2n - 1)  1 / 2
От израза може да се направи извода, че при голям брой входове двустъ-
палните (правоъгълните) дешифратори са два пъти по-икономични.

4. Многостъпален дешифратор
При големи стойности на n понякога е целесъобразно да се изграждат
многостъпални дешифратори. При тях общият брой се разбива на групи така, че
във всяка група от първа степен да не се съдържат повече от два или три разря-
да. При това тази степен се строи като матричен дешифратор. Комбинацията от
изходите на матричните дешифратори дава възможност да се изгради дешифра-
тор за всяко n. Принципът за разделяне на входовете на групите е показан на
фиг. 5.

163
 2

3 4

5 7 2

2
9 13 3
2 3

4 6

2 3

Фиг. 5

На фиг. 6 е показана схема на многостъпален дешифратор при n = 10. Та-

къв дешифратор има 210 = 1024 изхода и съдържа в първата степен четири де-
шифратора (съответно по два с 2 разряда и два с 3 разряда - ДШ 1, ДШ 2, ДШ 3
и ДШ 4). Дешифраторите във втора степен са ДШ 5 и ДШ 6 с по 32 изхода, а
дешифраторът в трета степен представлява матрица с 32 х 32 двувходови логи-
чески елементи И с 1024 изхода.
1024 21

DC 7

32 32
DC 5 DC 6

4 8 8 4

DC 4 DC 3 DC 2 DC 1

X
X9 X X7 X
X7 X66 X
X55 X4X 4 X3 X 2 X1 X 0
9 X88 X3 X2 X1 X0
X9 X8
X X X
X7 X
X6 XX5 X X X
X44 X33 X2 X
X1 X
X0
9 8 7 6 5 2 1 0

Фиг. 6

Многостъпалните дешифратори са най-икономични по използваните дио-

ди, които се определят по следния начин. Първо се определят диодите във
входните логически елементи И. При това за входни трябва да се смятат тези
елементи, на които непосредствено се подават сигналите, независимо от това, в
коя степен се намират.
Броят на диодите в една група се определя по формулата:
Квх = m.2m,
където: m – е броят на входовете в една група.
Тъй като броят на входовете е 2 или 3, то броят на диодите ще бъде 8 или
24. Всички логически елементи И от следващите групи имат по 2 входа. Броят
на диодите от една група е:
2p+1,
където: p – брой входове в дадената група.

164
 2. Едностъпални и двустъпални дешифратори на феритни сърцевини
Ще допуснем, че на входните шини на дешифратора е подаден парафазен
код на число. Под парафазен код ще разбираме изходните сигнали на тригерите
Qi, участващи в изграждането на даден регистър. За удобство при изобразяване
на схемата на дешифратора се използва системата на огледалните символи. При
тази система на изобразяване феритните сърцевини се представят във вид на
хоризонтални линии, а намотките във вид на вертикални линии. Прошиването
на сърдечника от намотката се изразява с помощта на малка наклонена черта в
мястото на пресичането на линията на феритната сърцевина и проводника. От-
съствието на чертичка в мястото на пресичането на линията на феритната сър-
цевина и линията на намотката показва, че намотката на това място минава по-
край феритната сърцевина. Ще приемем, че ако горният край на чертичката се
намира отляво, протичащият по съответната намотка ток преобръща феритната
сърцевина в нулево положение. Ако горният край се намира вдясно, се извърш-
ва установяване в единично състояние.
Едностъпалният матричен дешифратор е показан на фиг. 7.
шини

0 0 1 0 1 1 0
1
2
3
4
5
6
7

чет. 1
зап. 1
вход 1 вход 2 вход 3
1 1 0
T1 T2 T3

Фиг. 7

Ще приемем, че ток тече по лявата шина, ако в даден разряд на входния

регистър е записана "0", и по дясната шина, ако в даден разряд е записана "1".
Дешифраторът работи по следния начин:
Отначало се подава сигнал за запис на "1", при което всички сърцевини се
установяват в единично положение. След това от входния регистър се подава ко-
дът на числото. Да предположим, че във входния регистър е било записано десе-
тичното число 6. Двоичният му код е 110. Следователно ток ще тече по 2, 4 и 5
намотка. В резултат на това всички феритни пръстени ще се преобърнат в нулево
състояние, с изключение на феритна сърцевина 6. При това в изходните намотки
на дешифратора ще се появи сигнал, който не трябва да се подава на следващите
схеми. Затова изходните намотки на феритите се съединяват с товара чрез схеми

165
за съвпадение. Същите пропускат изходния сигнал само при наличие на сигнала
"четене на единица". В нашия случай този сигнал преобръща в нулево положе-
ние феритната сърцевина 6. На изходната й намотка ще се появи изходен сигнал.
В многостъпалните магнитни дешифратори се използва принципът на по-
следователно съединяване на матрици, построени от феритни сърцевини.
Феритните сърцевини образуват плоска правоъгълна система. Всяка фе-
ритна сърцевина има две входни намотки, една изходна и една намотка за под-
магнитване. Обикновено намотката за подмагнитване представлява проводник,
преминаващ през всички феритни сърцевини на системата. Протичащият по
него ток преобръща всички феритни сърцевини в изходно състояние (например
"0"). Токът, протичащ по входните намотки, преобръща феритните сърцевини в
състояние "1". Такова преобръщане може да се получи единствено в случая, ко-
гато по двете входни намотки тече едновременно ток. В изходната намотка ще
се появи сигнал при протичането на тока на подмагнитване.
В реалните схеми между отделните степени се установяват формиращи
феритотранзисторни клетки, които осъществяват усилване на сигнала.

3. Дешифратори в интегрално изпълнение

1. Състезания в дешифраторите
Известно е, че превключването на ЛЕ става с известно закъснение след
постъпване на входните сигнали - t301 при превключване от състояние 0 в 1 и за
време t310 при превключване от състояние 1 в 0.
Съществуването на време за закъснение (на разпространение) на сигнали-
те в логическите схеми довежда до състезания на сигналите, т.е. до изместване
по време на отделни сигнали, което може да бъде различно, когато сигналите
преминават през логически схеми с различно закъснение.
Състезанията биват критични и некритични. При некритичните състеза-
ния при промяна на устойчивото състояние на ЛЕ изходният сигнал на този
елемент се изменя само един път, докато при критичните състезания изходният
сигнал се изменя повече от един път.
На фиг. 8 са показани възможните едновременни изменения на входните
сигнали на двувходов логически елементи И-НЕ и съответния изходен сигнал.
X1 X1

t t

X2 X2

t t

Y Y

t t

а б
Фиг. 8

166
 От фиг. 8а се вижда, че изходният сигнал остава непроменен. Входният
сигнал X1 закъснява повече от сигнала X2. В този случай нивото на изходния
сигнал не се изменя - състоянието е некритично.
Ако сигналът X2 закъснява повече от сигнала X1, изходният сигнал за
кратко време се променя от 1 в 0, т.е. състезанието е критично.
Входните сигнали в дешифраторите се получават най-често от тригерни
броячи и имат различно закъснение един спрямо друг. Това води както до нек-
ритични, така и до критични състезания на изходните сигнали.
При асинхронните броячи, работещи в режим на изваждане, паразитните
отскоци съществуват в сигнала на нечетните изходи на дешифратора, т.е. в из-
хода на тези логически елементи, на които е подаден импулсът Q1 от тригера на
младшия разряд на брояча. Когато броячът е осъществен с тригери, които се
превключват от отрицателния фронт на тактовите импулси, е обратното – при
събиращите броячи паразитните тактове се получават в нечетните изходи, а при
изваждащите – в четните изходи на дешифратора.
Паразитните импулси в изходните сигнали на дешифраторите не оказват
влияние, когато дешифраторите се използват за управление на индикаторни
елементи или други бавнодействащи изпълнителни устройства.
Паразитните импулси довеждат до грешка в работата на устройството,
когато сигналите от дешифраторите се подават на други логически схеми. В
такива случаи паразитните импулси трябва да се отстраняват.

2. Дешифратори в интегрално изпълнение

Най - често използвани дешифратори в интегрално изпълнение са показа-
ни в табл. 1.

Табл. 1
Наименование Означение Еквивалент tзадр.ср IQ0 mA NQ
Дешифратор на код 8421 SN7442A 17 16 10
Дешифратор на код с излишък на 3 SN7443A 17 0.8 10
Дешифратор на код на Грей с изли-
SN7444A 17 0.8 10
шък на 3
Дешифратор “1 от 16” SN74154 К155ИДЗ 22 16 10
SN74155 21 16 10
Два дешифратора “1 от 4” К155ИД4
SN74156 23 16 10
Дешифратор на код 8421 с високо- SN74141
К155ИД1
волтови изходи SN74145 50 20
SN7446А 100 40
SN7447A 100 40
Дешифратори за управление на се-
SN7448 100 8
демсегментни индикатори
SN7449 100 10
SN74248 100 6.4

Дешифратор на двоично-десетичен в десетичен код SN 7442

Схемата се характеризира с това, че всички изходи на дешифратора се
намират в единично състояние с изключение на активния (логическа нула).
Назначението на изходите на интегралната схема е както следва (фиг. 9):

167
 B/D 0 01 У0
15 02
XA 1 1
03
У1
2 У2
04
X B 14 2 3
4 05
У3
У4
5 06 У5
13 07
XC 4 6 У6
09 У7
7
12 10 У8
XD 8 8
9 11
У9

Фиг. 9

- XA, XB, XC, XD – входове на дешифратора;

- Y0 - Y9 – изходи на дешифратора.
Таблицата на истинност на дешифратора е показана в таблица 2.
Цифрите 1, 2, 4, 8 (фиг. 9) срещу входовете на дешифратора означават те-
глата на съответните разряди.

Табл. 2
Входове Изходи
X XC XB XA У0 У1 У2 У3 У4 У5 У6 У7 У8 У9
0 0 0 0 0 1 1 1 1 1 1 1 1 1
0 0 0 1 1 0 1 1 1 1 1 1 1 1
0 0 1 0 1 1 0 1 1 1 1 1 1 1
0 0 1 1 1 1 1 0 1 1 1 1 1 1
0 1 0 0 1 1 1 1 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 0 1 1 1 1
0 1 1 0 1 1 1 1 1 1 0 1 1 1
0 1 1 1 1 1 1 1 1 1 1 0 1 1
1 0 0 0 1 1 1 1 1 1 1 1 0 1
1 0 0 1 1 1 1 1 1 1 1 1 1 0

Изводите на интегралните схеми SN7443A, SN7444A, SN7445 съвпадат с

тези на SN7442A. При дешифратора с отворения колектор SN7445 максимално
допустимият изходен ток е 8 mA при входно напрежение по-малко от 0,9 V.
Аналогично е предназначението на входовете и изходите на интегрална
схема К155ИД1, с тези разлики, че изходите на схемата служат за управление
на високоволтови входове на газоразрядни лампи.
Преобразувател на двоично-десетичен в седемсегментен код и с изходи с
отворен колектор SN7446 (7447)
Условното изобразяване на схемата е показано на фиг. 10, а разположени-
ето на сегментите на индикатора и възможните цифри за индикация на фиг. 11.
Предназначението на отделните входове е следното:
- XA, XB, XC, XD – входове за двоично-десетичен код;
- LT – проверка на сегментите на индикаторния елемент;
- BI – изключване на индикацията - на входа/изход се подава логи-
ческа нула; Iвхо - вход BI/R B0 - 4 mA;
- IQ0 – изход BI/R B0 - 8 mA;

168
 - IQ1 – изход BI/R B0 - 200 mA;
- R BI – изключване на индикатора при показание нула на входа R BI
се подава ниво нула. На изхода BI/R B0 се получава ниво 0, което
служи за пренос - подава се на входа R BI на индикатора в по-
старшия разряд;
- Ya, b, c, d, e, f, g – изводи за управление на сегментите на индика-
торния елемент.
X A 07 1 B/ S a 13 У a
X B 01 2 b 12 У b
X C 02 4 c 11 У c
X D 06 8 10 У d
d
X LT 08 LT e 9 Уe
X BL / RBO 04 K f 15 У f
X RBI 05 R g 14 У g

Фиг. 10

a
f g b
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
e c

d
Фиг. 11

Таблицата на истинност на дешифратора SN7476 има следния вид

(табл. 3)
Табл. 3
Функ- Входове Изходи
ция LT RBI Xd Xc Xb Xa BI/RBO Уа Уb Уc Уd Уe Уf Уg
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
0 1 1 0 0 0 0 1 0 0 0 0 0 0 1
1 1 x 0 0 0 1 1 1 0 0 1 1 1 1
2 1 x 0 0 1 0 1 0 0 1 0 0 1 0
3 1 x 0 0 1 1 1 0 0 0 0 1 1 0
4 1 x 0 1 0 0 1 1 0 0 1 1 0 0
5 1 x 0 1 0 1 1 0 1 0 0 1 0 0
6 1 x 0 1 1 0 1 1 1 0 0 0 0 0
7 1 x 0 1 1 1 1 0 0 0 1 1 1 1
8 1 x 1 0 0 0 1 0 0 0 0 0 0 0
9 1 x 1 0 0 1 1 0 0 0 1 1 0 0
10 1 x 1 0 1 0 1 1 1 1 0 0 1 0
11 1 x 1 0 1 1 1 1 1 0 0 1 1 0
12 1 x 1 1 0 0 1 1 0 1 1 1 0 0
13 1 x 1 1 0 1 1 0 1 1 0 1 0 0
14 1 x 1 1 1 0 1 1 1 1 0 0 0 0
15 1 x 1 1 1 1 1 1 1 1 1 1 1 1
BI x x x x x x 0 1 1 1 1 1 1 1
RBI 1 0 0 0 0 0 0 1 1 1 1 1 1 1
LT 0 x x x x x 1 0 0 0 0 0 0 0

169
 В заключение ще отбележим някои особености, които трябва да се имат
предвид при синтеза на дешифратори с логически елементи И-НЕ.
Реализирането на матричен (с паралелно свързани елементи) дешифратор
на логически елементи И-НЕ води до получаване на инверсен дешифратор. За-
това за получаване на прав дешифратор се налага всяка изходна функция да се
инвертира. Това води до допълнителни материални разходи.
При разглеждане на въпроса за дешифраторите трябва да се отдели вни-
мание и на връзките с входа и изхода.
За нормална работа на дешифратора е необходимо дешифрираното число
да се подава в паралелен двоичен код. При това всеки разряд на кода трябва да
постъпва парафазно. Затова е удобно дешифраторите да се включат към регист-
ри и броячи. От тригерите на тези устройства се снемат правите и инверсни
значения на разрядите на двоичния код. Ако отсъства парафазност, трябва да се
включат инверторите, за да се получат правите и инверсни значения на всяка
входна величина.
При синтез на дешифратори с голям брой входове трябва да се отчита на-
товарващата способност на елементите, от изходите на които се снемат сигнали
за дешифратора.
Една от особеностите в работата на дешифратора е получаването на ста-
тични грешки. Поради различните задръжки в предходната схема, може да се
получи не едновременно изменение на входните величини на дешифратора.
Например, ако дешифраторът получава сигнал от брояч с последователен пре-
нос, значенията на старшия разряд ще се получават с известно закъснение по
отношение на входните сигнали на младшите разряди. Това може да доведе до
поява на грешки.
За отстраняване на тези недостатъци се извършва стробиране на входния
сигнал. За целта стробиращият сигнал открива входовете на дешифратора след
завършване на преходните процеси в показаната схема (фиг. 12).
&

1 DC 0
&
1
2
& 2
C 3
&

X 1X X X
X 1 X11 X0 0 X0 0 C
Фиг. 12

От изложеното до тук по раздела за дешифраторите могат да се направят

следните изводи:
1. Дешифраторите са устройства, намиращи широко приложение в уст-
ройствата за обработка на цифрова информация.
2. По-шумоустойчиви се явяват дешифраторите на феритни сърцевини.
170
 3. Най-бързодействащи се явяват матричните дешифратори, но те нами-
рат приложение при ограничен брой аргументи.

II. Шифратори и кодопреобразуватели

1. Шифратори
Шифраторите са комбинационно-логически схеми, които се използват за
преработване на цифрова информация от десетична в двоична форма (обратно-
то преобразуване се извършва от дешифраторите). Шифраторът е с 2n или 2n-1
входа и n изхода. Всяка изходна комбинация определя адреса на активизирания
в даден момент вход. Нулевата или единичната комбинация обикновено се из-
ползва като признак, че нито една от входните линии не е активизирана. Ако
системата, в която се формират входните сигнали на шифратора, е такава, че
във входните му набори може да има само една единица или нула, структурно
той се осъществява елементарно със стандартни ЛЕ.
Задача: Да се синтезира шифратор със седем входа и три изхода. Същият
се задава с табл. 4.
На всяко входно число от Y0 до Y7 се поставя в съответствие двоичен на-
бор от изходния код. Означаваме го с X. При това X = { x2 x1 x0 }
От табл. 4 се вижда, че променливите x2, x1, x0 се явяват функциите на ар-
гументите yi, където i = 0, 1, 2...7, и можем да запишем функциите на възбужда-
не за всеки изход:
x0 = y1 v y3 v y5 v y7
x1 = y2 v y3 v y6 v y7
x2 = y4 v y5 v y6 v y7
Табл. 4
Входове Изходи
У0 У1 У2 У3 У4 У5 У6 У7 Х2 Х1 Х0
0 0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 1 0
0 0 0 1 0 0 0 0 0 1 1
0 0 0 0 1 0 0 0 1 0 0
0 0 0 0 0 1 0 0 1 0 1
0 0 0 0 0 0 1 0 1 1 0
0 0 0 0 0 0 0 1 1 1 1

По получената система логически уравнения строим принципната схема

на шифратора (фиг. 13).

РАБОТА НА СХЕМАТА:
Приемаме, че е активизирана шината Y5. Логическа единица се формира
на изходите x0 и x2, което отговаря на двоичен код 101. Следователно на входа е
активна шина Y5, на изхода е получен код 101.
Схемата, представена на фиг. 13, има нежеланото свойство при два или
повече активни входове да извършва логическо ИЛИ на техните адреси. Нап-
ример, ако входовете 1 и 4 са активни, ще се генерира код 101.

171
 Горният недостатък се избягва при приоритетните шифратори. За тях е
характерно това, че на всеки вход предварително е присвоен определен приори-
тет и при наличие на няколко активни входа се изработва адресът на този с най-
висок приоритет.
1 X
X 22
1

1 X
X1
1
0

1 X
X00
1

УY7 УY6 УY5 УY4 УY3 У

Y2 УY1 УY0
7 6 5 4 3 2 1 0
Фиг. 13

В обширната гама на TTЛ-схемите със средна степен на интеграция се

включват и приоритетните шифратори. Те имат най-разнообразни приложения,
като приоритетно кодиране, приоритетно управление, десетично или двоично
кодиране, преобразуване на кодове, цифрово-аналогово и аналогово-цифрово
преобразуване.
Освен това, тези интегрални схеми предоставят възможност за организи-
ране на бързодействащи хардуерни системи за прекъсване на компютърните
системи. Най-разпространеният приоритетен шифратор в интегрално изпълне-
ние е схемата К155ИВ1 (SN74148), представена на фиг. 14.
10 A 0
CD F0 09 YA
11 A 1
F1 07 YB
12 A 2
13 A 3 06 YC
01 A 4
02 A 5
03 A 6
GS 14 Yp
04 A 7
05 E 1 E 0 15 Yp

Фиг. 14

Назначението на отделните входове е както следва:

- x0 - x7 – входове за подаване на десетични числа от 0 до 7;
- YA, YB, YC – изходи на шифратора, от които се снема инверсният двои-
чен код на шифрираното число;
- GS (Yp) – изход, формиращ т.нар. групов сигнал, показващ наличие на
активни входове;
- Е0, Е1 – вход и изход за серийно свързване на шифратора.

172
 Шифраторът от фиг. 14 притежава следната таблица на истинност
(табл. 5.)
Табл. 5
Входове Изходи
xp x0 x1 x2 x3 x4 x5 x6 x7 УС УВ УА УР УР
1 x x x x x x x x 1 1 1 1 1
0 1 1 1 1 1 1 1 1 1 1 1 0 1
0 x x x x x x x 0 0 0 0 1 0
0 x x x x x x 0 1 0 0 1 1 0
0 x x x x x 0 1 1 0 1 0 1 0
0 x x x x 0 1 1 1 0 1 1 1 0
0 x x x 1 1 1 1 1 1 0 0 1 0
0 x x 0 1 1 1 1 1 1 0 1 1 0
0 x 0 1 1 1 1 1 1 1 1 0 1 0
0 0 1 1 1 1 1 1 1 1 1 1 1 0

От таблицата се вижда, че изходният сигнал се определя от ниво нула,

подадено на най-старшия вход, като нивото на сигнала в младшите входове е
без значение. Този факт е означен за съответните входове с Х.
Шифраторът се характеризира със следните параметри:
- tз ср = 10 ns ;
- NQ = 10;
- IQ0 = 16 mA.

2. Кодопреобразуватели
Кодопреобразувател се нарича логическо устройство, предназначено за
изменение на кода на информацията, предавана и обработвана от цифрови уст-
ройства.
В съвременните компютърни системи и различните дискретни автомати
информацията се представя във вид на двоични, двоично-десетични и други
специални кодове. В зависимост от това различаваме кодове 8421, 2421 с изли-
шък на три и циклични (табл. 6).
Табл. 6
Десетичен
8421 2421 Изл. на 3 Цикл.
код
x3 x2x1 x0 x`3x`2 x`1 x`0 x3 x2x1 x0 x`3x`2 x`1x`0
0 0000 0000 0011 0000
1 0001 0001 0100 0001
2 0010 0010 0101 0011
3 0011 0011 0110 0010
4 0100 0100 0111 0110
5 0101 1011 1000 0111
6 0110 1100 1001 1111
7 0111 1101 1010 1110
8 1000 1110 1011 1010
9 1001 1111 1100 1000

Изборът на кода оказва влияние върху апаратурните загуби и надежд-

ността на функциониране при изпълнение на дадени алгоритми. В съвременни-
173
те компютърни системи най-широко приложение е намерил код 8421. Ще разг-
ледаме синтеза на кодопреобразувател, извършващ преобразуване на код 8421 в
някои от следните кодове.
За синтезиране на преобразувател от код 8421 в код 2421 строим диагра-
ми на Вейч за получаване на логическите уравнения за променливите x'0 x'2 x'3
x'4 и получаваме следните изрази:
x '0  x0
x '1  x3  x1x2  x0 x1x2
x '2  x3  x1x2  x0 x2
x '3  x3  x0 x2  x1x2
След преобразуване в базис И-НЕ ще получим следните функции:
x '0  x0
x '1  x3  x1x2  x0 x1x2
x '2  x3  x1x2  x0 x2
x '3  x3  x0 x2  x1x2
По така получените функции строим схемата на кодопреобразувателя
(фиг. 15).
X
X'` 0
0
&

& X
X'` 1
1
&

&

& X` 2
X'
2
&

&

& X
X'` 3
3
&

X
X3 X X2 X
X3 X X2 X
X1 X X0 X
X1 X X0
3 3 2 2 1 1 0 0
Фиг. 15

Системата от булеви функции за кодопреобразувателя 8421 в код с изли-

шък на три е показана на фиг. 16.
x '0  x0 x '2  x1x2  x0 x2  x0 x1x2
x '1  x0 x1  x0 x1 x '3  x3  x0 x2  x1x2

174
 Тази система от булеви функции ще реализираме в базис И-ИЛИ-НЕ
(фиг. 16).
Като последен пример ще синтезираме принципната схема на кодопреоб-
разувател, преобразуващ код 8421 в цикличен код. Трябва да подчертаем, че
цикличените кодове притежават ред преимущества, благодарение на които на-
мират широко приложение в цифровите устройства.
Например цикличният код, даден в табл. 3, в значителна степен изключва
появата на опасни състезания. Това се обяснява с факта, че той се явява съсе-
ден, т.е. последователните кодови комбинации се различават само по изменени-
ето в един разряд.
Съставяме диаграмите на Вейч и получаваме следните логически уравнения.

x '0  x0 x1  x0 x1x3 x '1  x1  x2  x0 x3

x ' 2  x2 x '3  x3  x1x2
Принципната схема, реализирана в базис И-ИЛИ-НЕ по системата булеви
функции, ще има вида, показан на фиг. 17.
& 1
X'
1 X`11
& 1
&
1 X`
X' 0
0
X' &
X`0

& 1
X' & 1
1 X`2
&
1 X`
X'1
& 1
&
&

X`
X' 2
2
& 1 & 1
X'
1 X`3 1 X`
X' 3
& 3
&
&

X X X X X X X X X X3
X3 X X2
X X2
X X1
X X1
X X0
X X0
X
X33X33X22X2 2X11X11X00 X00 3 3 2 2 1 1 0 0
Фиг. 16 Фиг. 17

175
 T 3/7. МУЛТИПЛЕКСОРИ. ОБЩИ СВЕДЕНИЯ И КЛАСИФИКАЦИЯ.
МУЛТИПЛЕКСОРИ НА ДВА И ТРИ ВХОДА

Цифровите мутиплексори представляват комбинационни устройства с два

или повече информационни входа и един изход. Управляват се от селекторен
адрес, определящ кой от входните сигнали да бъде изведен на изхода. Мултип-
лексорите могат да се разглеждат като полупроводникови еквиваленти на мно-
гопозиционните или стъпковите превключватели.
Използват се предимно за извеждане на разделена във времето информа-
ция, но могат да служат и като генератори на логически функции. Една интег-
рална схема мултиплексор заменя няколко чипа логически схеми И-НЕ, при
което се спестява място на печатната платка, опростява се нейното опроводява-
не, намалява се времето за разпространение на сигналите разсейвана мощност,
улеснява се проектирането и се снижава цената.

I. Общи сведения и принцип на работа

Мултиплексорът избира една от n линии, като обикновено n = 4, 8 или 16.
На фиг. 1 е показана схема на мултиплексор с 4 входни линии – Д0, Д1, Д2 и Д3 и
два изхода f и f .
E D0
D0 f D1
F
D1 D2
_
D2 f D3
D3

A B
Фиг. 1

Мултиплексорът притежава също така две управляващи шини А и В. В

някои случаи се използва и линия за разрешаване Е. При избор на линия мул-
типлексорът може да се разглежда като еднополюсен превключвател, избиращ
една от четирите входни шини. Принципната схема на разглеждания четирив-
ходов мултиплексор е показана на фиг. 2.
&
D3

& f
D2 _
1
f
&
D1

&
D0

E A B

Фиг. 2
176
 От логическото уравнение, описващо работата на мултиплексора, се виж-
да, че изходен сигнал се формира на изхода f в зависимост от набора двоични
сигнали А и В. При подаване на логическа единица на разрешаващия вход Е от
изхода на инвертора (на фиг. 2 не е показан) се снема логическа нула, забраня-
ваща работа на мултиплексора. Увеличаването на броя на комутируемите
(превключвани) линии може да се извърши по два начина:
- като се увеличи броят на входовете на мултиплексора;
- като се свържат на мултиплексори с по-малък брой входове по опреде-
лен начин.
Разрешаването на една от осемте шини на мултиплексора чрез два чети-
ривходови мултиплексора може да се извърши по схемата, показана на фиг. 3.

E1 E2
D3 D7
D2 D6 f2 1 f1 v f2
D1 D5
D0 A B D4 A B f1

ТИ
Двоичен брояч

Фиг. 3

Разрешаващият сигнал Е се използва като допълнителен управляващ сиг-

нал. Информационните шини се избират последователно с помощта на двоичен
брояч, като двоичните значения на управляващите сигнали Е, АВ се изменят от
000 до 111. По такъв начин информационните шини Д0 до Д7 стават последова-
телно достъпни на изхода. Таблицата на истинност на разглеждания мултип-
лексор има следния вид (табл. 1).
Табл. 1
E A B E1 E2
0 0 0 0 1
0 0 1 0 1
0 1 0 0 1
Забранен М2
0 1 1 0 1
1 0 0 1 0
1 0 1 1 0
1 1 0 1 0
Забранен М1
1 1 1 1 0

При проектиране на мултиплексор може да бъде използван и друг подход

- входните шини се разглеждат като осембитов паралелен вход. Като се използ-
ва методът на последователния достъп, се избира един бит, т.е. извършва се
преобразуване от паралелен в последователен код.

177
 II. Използване на мултиплексорите като генератори на булеви функции
При проектиране на управляващата част на многоцифрови устройства се
налага генериране на сложни и рядко срещани булеви функции. Тъй като за та-
кива функции не съществуват готови интрегрални схеми, най-често се прибягва
до класическите методи на проектиране с логически елементи И-НЕ и ИЛИ-НЕ,
като се използват диаграмите на Вейч и други начини за минимизация. За об-
лекчаване на проектирането могат да се използват мулитплексорите. Основание
за това дават следните възможности на разглежданите мултиплексори:
- четворният 2-входов мултиплексор (SN74157) може да генерира които и
да са четири от 16 различни функции на две променливи;
- двойният 4-входов мултиплексор (SN74153) може да генерира които и
да са от 256, т.е. различни булеви функции на три променливи;
- осемвходовият мултиплексор (SN74151/74152) може да генерира която
и да е булева функция от 65536;
- 16-входовият мултиплексор (SN74150) може да генерира която и да е от
232 различни функции на пет променливи.
Генерирането на функции от мултиплексори се обяснява най-добре чрез
примери.
Пример 1. Да се генерира булева функция f50 (х1, х2, х3) с помощта на че-
тиривходов мултиплексор.
Решение: Съставя се таблица (табл. 2) на истинност на булевата функция,
като предварително се извършва преобразуване на номера на булевата функция
в двоичен код (табл. 1).

_50 ∟ 2 50(10) = 110010(2)

50 _25∟2 76543210 – номер на разряда
0 24 _12∟2 f → 00110010
1 12 _ 6∟2
0 6 _3∟2
0 2 1
1

Табл. 2
x1 x2 x3 F50вх 4 вх. М 8 вх. М
0 0 0 0 D0
}D0
0 0 1 0 D1
0 1 0 1 D2
}D1
0 1 1 1 D3
1 0 0 0 D4
}D2
1 0 1 0 D5
1 1 0 1 D6
}D3
1 1 1 0 D7
За реализиране на разглежданата булева функция може да се използва
осемвходов мултиплексор SN74151. Схемата на свързване е съгласно табл. 2
(фиг. 4)

178
 0
F
1

X0
X D0 D1 D2 D3 D4 D5 D6 D7 f
0 A
X1
X1 B
_
X2 74151 f
X
2
C

Фиг. 4

Променливите х1, х2,х3 на булевата функция се подават към управляващи-

те входове АВС на мултиплексора. В зависимост от значението на булевата
функция за съответния набор се извършва свързване на информационните вхо-
дове D0 до D7 съответно към логическа нула и единица.
Разглежданият начин за реализиране на функцията е прост, но не е най-
ефикасен.
Булевата функция може да се генерира само от едната половина на двой-
ния четиривходов мултиплексор SN74153 (фиг. 5). За целта таблицата на ис-
тинност се разделя на четири блока така, както е показано в табл. 2. Във всеки
блок променливите х1 и х2 са постоянни, а изходът f (булевата функция f50) мо-
же да има едно от следните четири състояния:
- нула на набора х1=х2= 0, независимо от значението на х3 (група D0);
- единица на набора х1= 0,х2= 1, независимо от значението на х3 (група D1);
- нула на набора х1=1,х2= 0, независимо от значението на х3 (група D2);
- единица на набора х1=1, х2= 1, при инверсно на Х3 (група D3).
Следователно функцията може да се изпълни от 4-входов мултиплексор,
като на входовете му А и В се подават значенията на входните променливи х1 и
х2, а четирите му входа се свързват според таблицата на истинност с един от
четирите сигнала:
- нисък потенциал на вход D0;
- висок потенциал на вход D1;
- нисък потенциал на вход D2
- входна променлива х3 през инвертор на вход D3.
Другата половина на SN74153 може да се използва за генериране на друга
булева функция от три променливи.
0
1
01
0
X3
XA D30 XD21 D
X X0
X21 D3
XB
WP фиг. А
SN74153

Фиг. 5

179
 До тук бяха разгледани възможностите за реализиране на булеви функции
с помощта на четири- и осемвходови мултиплексори. Горните разсъждения мо-
гат да се пренесат и при реализиране на булеви функции с повече променливи.
На фиг. 6 е показана схема, реализираща булеви функции от четири променли-
ви с помощта на осемвходов мултиплексор SN74151.
1
0
_
X4
X4
X1 A D0 D1 D2 D3 D4 D5 D6 D7
X2 B
SN 74 151
X3 C
_
F F

Изходи
Фиг. 6

Променливите х1, х2 и х3 се подават съответно към селекторните входове

А, В и С на мултиплексора, а променливата х4 се взема с отрицание или без от-
рицание за свързване към съответния вход на мултиплексора в зависимост от
значението на булевата функция.

III. Използване на мултиплексора като суматор

Както вече беше отбелязано, двойният четиривходов мултиплексор може
да изпълни които и да са две функции на три променливи. Следователно той
може да служи като пълен суматор или полусуматор.

А. Синтез на суматор с помощта на мултиплексор SN 74153

Съставя се таблицата на истиност (табл. 3) при положение, че са зададени
събираемите Xi, Yi и преносът от младшия разряд Pi-1.

Табл. 3
Xi Уi Pi-1 Si Pi
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1

Синтезира се принципната схема, показана на фиг. 7.

Схемата на суматора се характеризира още с това, че двете половини на
мултиплексора се използват едновременно.

180
 ___
P i-1
Pi-1
1
0

1G 1L0 1L1 1L2 1L3 2G 2L0 2L1 2L2 2L3

X A

У B SN 74 153

S Pi
Фиг. 7

IV. Мултиплексори в интегрално изпълнение

1. Четири двувходов мултиплексор с управляващ вход SN74157 (фиг. 8)
A1 &
1 F1
B1 &
i = 1, 2, 3, 4
2 A1 4 A2 &
3 MX F1 1 F2
B1 B2
5 &
A2 7
6 F2 A3
B2 &
1 F3
11 A3 9 B3 &
10 F3
B3
A4 &
14 A4 12 1 F4
13 F4
B4 B4 &
15 W S
1 S W

Фиг. 8 Фиг. 9

Таблица на истинност на мултиплексора (табл. 4)

Табл. 4
Входове
Изходи
Управл. Избор Данни
W S Ai Bi Fi
1 Х Х Х 0
0 0 0 Х 0
0 0 1 Х 1
0 1 Х 0 0
0 1 Х 1 1

Принципната схема на мултиплексора е показана на фиг. 9.

2. Два четиривходови мултиплексора с управление – M151, K155КП2,

SN74153, N153, K531KП2П (SN74153), SN74LS153 (фиг. 10).
181
 D0 MX
D1
D2
F1
D3

W1

D0
D1
D2 F2

D3
W2
A0
A1

Фиг. 10

Таблицата на истинност на разглежданите мултиплексори има следния

вид (табл. 5).
Табл. 5
Входове
Изход
Избор Данни Упр.
A1 A0 D0i D1i D2i D3i Wi Fi
x x x x x x 1 0
0 0 0 x x x 0 0
0 0 1 x x x 0 1
0 1 x 0 x x 0 0
0 1 x 1 x x 0 1
1 0 x x 0 x 0 0
1 0 x x 1 x 0 1
1 1 x x x 0 0 0
1 1 x x x 1 0 1

Принципната схема на разглежданите мултиплексори е показана на

фиг. 11.
W1
упр.
1D0 &
Д
А 1D1 &
Н 1 F1
Н 1D2 &
И
1D3 &
A1
A2
2D0
Д &
А 2D1
Н &
1 F2
Н 2D2
И &
2D3
&

упр. W2

Фиг. 11.

182
 ТЕМА 4. ЦИФРОВИ ИНДИКАЦИИ, ЦАП И АЦП

Т 4/1. ЦИФРОВИ ИНДИКАЦИИ. УПРАВЛЕНИЕ НА ИНДИКАТОРИ

І. Видове индикатори и тяхното управление

Най-широко приложение като индикаторни елементи в съвременната
електроника са намерили светодиодните излъчватели. При преминаване на ток
през PN преход, в резултат на рекомбинацията на електрони и дупки, винаги
възниква отделяне на светлина или топлина. Дължината на вълната на изпуска-
ното лъчение се определя от широчината на забранената енергетична зона на
PN прехода. Като най-пригодни полупроводникови материали по отношение на
дължината на вълната, ефективност на лъчението и др. днес се използват галиев
арсенид (CaAs), галиев фосфид (GaP) и галиево–арсениев фосфид (CaAsP). При
това цветът (дължината на вълната) на излъчването се определя от използвания
материал, а количеството светлина зависи от тока на възбуждане и неговата плъ-
тност. На фиг. 1 са показани две основни схеми на включване на светодиоди.

ID

ID

Фиг. 1

За да се осигури необходимият ток през светодиода, е необходимо да се

изчисли стойността на резистора по формулата:
U  U D  U CE
R
I
Ако възбуждането се извършва от изход на цифрова схема, е необходимо
да се вземе предвид какъв ток може да осигури използваният логически еле-
мент. Най-често за целта се използват схеми с отворен колектор.
На фиг. 2 са показани схеми за управление на светодиод.
При схемата от фиг. 2а изходът на логическия елемент трябва да осигу-
рява тока ID към логическа 0, а при схемата от фиг. 2б изходът на интегралната
схема трябва да осигурява тока ID от логическа единица. При разчета на токоог-
раничителния резистор R по отношение на тока ID трябва да се взема предвид и
собственото изходно съпротивление на изхода на цифровата схема. Ако пос-
ледното е достатъчно голямо, външен токоограничаващ резистор може и да не
се слага. При схеми с отворен колектор стойността на резистора е около 270 Ω.

183
 Фиг. 2

Светодиодните цифрови индикатори се оформят най-често като седем-

сегментни индикатори, в които всеки сегмент е представен с отделен светоди-
од. На фиг. 3 е показана схема на седемсегментен светодиоден индикатор с общ
анод.

Фиг. 3

При тази схема на свързване всичките светодиоди са свързани накъсо и

изведени като един общ електрод, а катодите са изведени поотделно. При свър-
зване по схема с общ катод всички катоди са свързани и изведени като един из-
вод, а анодите са изведени поотделно. Възможностите на седемсегментната ин-
дикация за изобразяване на букви са ограничени. Поради тази причина са се
появили 14-сегментни индикатори (фиг. 4). Разположението на сегментите е
показано на фиг. 4.
Тяхното свързване също може да бъде по схема общ анод или катод.
Широко разпространение, поради нищожната си консумация, са получи-
ли течнокристалните индикатори (LCD – Liquid Crystai Display) (фиг. 5). Те съ-
държат органично течно вещество (течен кристал), светопропускащите свойст-
ва на което се променят при прилагане на напрежение.
Индикаторът се състои от две стъклени пластини, между които е разпо-
ложено органичното съединение. Вътрешната повърхност на едната пластина е
покрита с проводящ материал, който е изведен като общ електрод. Върху дру-
гата пластина са нанесени проводящи зони във форма на индикиращи елементи
184
и всяка зона е изведена електрически като отделен електрод. Приемайки нап-
режението между даден електрод и общия електрод, индикаторният елемент
става контрастен по отношение на окръжаващия фон. При отсъствие на напре-
жение течните кристали са прозрачни за светлината (неконтрастни по отноше-
ние на околната среда).

Фиг. 4 Фиг. 5

Основното отличие на течнокристалните индикатори от другите типове

индикатори е, че те не са излъчващи индикатори, а само пропускат или поглъ-
щат светлината от външен източник. Затова те не се виждат в тъмнината и тях-
ната контрастност се увеличава с нарастване на окръжаващата осветеност.

Фиг. 6

Течнокристалните индикатори имат нищожна консумация, която се дъл-

жи на утечките в капацитета, образуван от електродите и разположения между
тях течен кристал. Макар че индикирането може да се осъществи с прилагане
на постоянно напрежение, е необходимо поляритетът на напрежението да се
променя периодично, за да се избегне поляризирането на течния кристал, което
предизвиква преждевременно стареене и разваля качествата му. Такава промяна
на поляритета се осъществява най-лесно, като управлението на индикаторните
електроди на течнокристалния индикатор се подаде през логически елементи
изключващо ИЛИ. Същите се използват като управляеми инвертори (фиг. 6).

185
 На вторите им входове се подава честота f = 30  200 Hz с коефициент на
запълване 1/2. Същата честота се подава и на общия електрод. Когато на единия
вход на логическия елемент се подаде логическа единица, сигналът в изхода му
е в противофаза с честота на другия му вход и с честота на общия електрод на
индикатора. Тогава електродите на съответния индикиращ елемент получават
противофазни напрежения и той индикира. При подаване на 0 изходният сигнал
на елемента ИЗКЛЮЧВАЩО ИЛИ повтаря честотата на общия електрод. Тога-
ва електродите на съответния елемент получават еднакъв потенциал и той не
индикира.
Широко приложение за индикирането са намерили и електролуминесцен-
тните индикатори, които представляват електровакуумни прибори, изградени
на базата на триелектродната лампа (фиг. 7).

Фиг. 7

Имат катод с директно отопление, който се захранва със сравнително ни-

ско напрежение (около 1 V), и управляваща решетка. На решетката се подава
положително напрежение спрямо катода, което ускорява термоемитираните от
катода електрони. Лампата притежава толкова аноди, колкото са индикиращите
елементи в нея. Те са покрити с луминифор, който под въздействие на елект-
ронната бомбардировка излъчва светлина. На индикиращите аноди се подава
положително напрежение спрямо катода - 15÷30 V.
Електролуминесцентните индикатори притежават много голяма яркост.
Тя лесно може да бъде управлявана с промяна на решетъчното напрежение. То
дава възможност те да индикират в условия от пълен мрак до попадение на
пряка слънчева светлина върху тях.
Управлението на електролуминесцентния индикатор е лесно. При инди-
киране решетъчното напрежение трябва да е 3-5 V. Смъкването му до нула за-
гасява индикатора. Управлението на индикатора се състои в подаване на поло-
жително напрежение на онези аноди, които трябва да индикират, и отнемането
на напрежението от тези, които трябва да са загасени.
Цифровата схемотехника разполага с разработени интегрални схеми за
управление на индикатори. По същество те представляват кодови преобразува-
тели с подходящи изходни драйвери за управление на съответен тип индикатор.
Някои от тях съдържат допълнителен регистър – памет за съхраняване кода на ин-
дикираното число. Една такава интегрална схема е CMOS схемата '4543 (фиг. 8).
Тя притежава входен регистър, изграден на базата на D-тригери. Същите
се управляват по ниво на импулса, подаден на входа LE. Двоично–десетичната

186
информация постъпва на входовете A, B, C и D. При преход на LE в 0 регистъ-
рът запомня постъпилата на входовете информация. Преобразувателят на код
преобразува запомнения двоично–десетичен код в код за седемсегментни инди-
катори. Входният сигнал BL загася индикатора. Между преобразувателя на код
и изходните буфери е включена схема за промяна на изходния поляритет
(ИЗКЛЮЧВАЩО ИЛИ – НЕ). Управлението на поляритета се осъществява от
сигнала DF. Когато DF=0, активното изходно ниво на схемата е 1, а при DF=1
активното изходно ниво на схемата е 0.

Фиг. 8

Управление на течнокристален индикатор с '4543 е показано на фиг. 9.

4543

Фиг. 9

Честотата за промяна на поляритета върху индикатора се подава на входа

DF и на общия електрод на индикатора. Благодарение на съществуващата ин-
версия между DF и изходите, напрежението на активираните сегменти ще бъде
в противофаза спрямо общия електрод и те ще индикират, докато напрежението
на неактивираните сегменти спрямо общия електрод ще бъде във фаза и те няма
да индикират.

187
 ІІ. Организиране на статична индикация
Статичната индикация се характеризира с това, че всеки индикатор при-
тежава собствено индивидуално управление и индикира непрекъснато във вре-
мето. Примерно организиране на статична многоразрядна индикация със 7–
сегментни светодиодни индикатори е показано на фиг. 10. Най-долният етаж от
структурата представлява блок за събиране на информация, който може да бъде
аналогово–цифров преобразувател, броячна група за измерване на честота или
период, преместващ регистър за последователно приемане на информация и др.

Фиг. 10

След като блокът за събиране на информация натрупа данните, които

трябва да се индикират, те се подават за запомняне в паралелни регистри. За-
помняне е необходимо, за да може блокът за събиране на информация да се ос-
вободи за натрупване на нови данни. От изходите на паралелните регистри
данните се подават към кодов преобразувател, който ги преобразува в код за
съответните индикатори (в случая 7–сегментен). Следват токоограничителните
резистори и светодиодните индикатори.
За показаната структура в хоризонтална посока са характерни два вида
връзки – паралелни и последователни (верижни). Паралелните връзки свързват
едноименни блокове от всяка индикаторна структура. Такава е веригата, осигу-
ряваща зареждане на паралелните регистри, управлявана от сигнала L. Такава е
и веригата за проверка на индикаторите, управлявана от сигнала
Верижна е връзката, осигуряваща гасенето на старшия незначещ разряд.
Тя свързва входовете RBI с изходите RBO. Най-старшият кодов преобразувател
(най-левия) получава твърдо разрешение за загасяване на нулата RBI = 1, тъй
като най-старшата нула винаги е незначеща.
Следващият по старшинство кодов преобразувател получава разрешение
за загасяване на собствената си нула от изхода RBO на най-старшия кодов пре-
образувател. Втората нула ще бъде загасена само когато в най-старшия разряд

188
има загасена нула. Така веригата се разпространява последователно до най-
младшия кодов преобразувател (най-десния), без да го обхваща. Най-младшата
нула е винаги значеща, затова най-младшият кодов преобразувател има твърда
забрана за загасяне RBI = 0.
Както се вижда, вертикалната структура на всеки разряд е еднаква. Това е
дало основание на редица производители да предложат такива готови структури.

ІІІ. Организиране на динамична индикация

Организиране на динамична индикация се прилага при необходимост от
управление на голям брой индикатори. Тя позволява да се спести елементна ба-
за при управлението на повече от 4 разряда.
Същността на динамичната индикация се състои в последователно раз-
решаване на всеки индикатор във времето. Управляващата логика на динамич-
ната индикация създава серия последователни цифрови импулси за разрешава-
не на индикаторите и синхронизира данните, подавани за индикиране на инди-
каторите със съответните разрешаващи импулси (фиг. 11). Информацията за
индикиране се подава едновременно на всички индикатори.

Фиг. 11

Честотата, с която се разрешават индикаторите, се нарича още честота на

регенерация. Синхронизацията изисква данните за индикиране на даден инди-
катор да се подадат на общата шина, когато той получи разрешение за индики-
ране.
Когато честотата на сканиране стане достатъчно голяма, у наблюдателя
се създава впечатлението, че всички индикатори индикират едновременно. Това
настъпва при честота по-голяма от 47 Hz. На практика се използва промишле-
ната честота 50 или 60 Hz или кратна на тях, с цел да се избегне неприятният
ефект от „биенето” между честотата на опресняването и промишлената честота.
На фиг. 12 е показана организацията на 8–разрядна динамична индикация
със 7–сегментни светодиодни индикатори по схема общ анод. Цикличното
превключване на индикаторите се осъществява с помощта на двоичен брояч и
дешифратор. Изходите на дешифратора управляват електронните ключове
189
К0÷К7, които последователно разрешават индикаторите, включвайки напреже-
ние към анодите им. Електронните ключове могат да бъдат изградени с pnp би-
полярни транзистори (както е показано).

Фиг. 12

Едновременно с това, изходите на дешифратора разрешават синхронно

магистралните буфери B0÷B7, пропускащи информацията за всеки разряд към
кодовия преобразувател. Магистралните буфери са с изходи с три състояния и
на практика чрез тях е реализиран магистрален мултиплексор. През токоогра-
ничителни резистори изходите на кодовия преобразувател захранват паралелно
едноименните сегменти на индикаторите.
Тъй като индикаторите са включени през една малка част от периода на
индикиране (в случая 1/8), трябва да се увеличи токът през светодиодите, за да
се осигури същата яркост, както и в статичен режим. Импулсният ток на въз-
буждане Ip, необходим за осигуряването на среден ток IF през индикатора, може
да бъде изчислен по формулата Ip=IF/k, където k е коефициентът на запълване
на сигнала за регенерация.
Възбуждането на светодиоди с импулсни токове довежда до по-голяма
ефективност при излъчването на светлина, отколкото с еквивалентния постоя-
нен ток. При динамичните индикации трябва да се използва препоръчаното за
индикаторите повишаване на светлинната ефективност, като същевременно
импулсният ток не трябва да превишава максимално допустимата стойност.
Съобразно избрания импулсен ток трябва да се оразмерят токоограничаващите
резистори, като се вземе предвид и максималният ток, който може да бъде от-
даден от изходите на кодовия преобразувател.
Схеми, съдържащи логика за организиране на динамична индикация, се
предлагат от редица производители. Такава е монолитната схема за 8–разрядна
светодиодна индикация на Intersil – ICM72128. Вместо мултиплексори за дан-
ните тя съдържа буферна входна памет от типа RAM, където се допуска еднов-
ременен запис и четене по различни адреси. При въвеждането на информация
номерът на разряда в двоичен код се подава на адресните входове. С помощта
на вграден двоичен брояч съдържанието на клетките от паметта циклично се
прочита и подава на 7–сегментен дешифратор.
190
 T. 4/2. ЦИФРОВО-АНАЛОГОВИ ПРЕОБРАЗУВАТЕЛИ (ЦАП)

Цифрово-аналоговите (DAC-ЦАП) и аналогово-цифровите (ADC-АЦП)

преобразуватели са важно свързващо звено между цифровата и аналоговата
част на електронни устройства и системи. Най-общо, те извършват преобразу-
ване на цифровата величина N в аналогова стойност А (най-често напрежение
или ток) и обратно с някакъв коефициент на преобразуване, т.е. А = к.N.

І. Същност на цифрово-аналоговото преобразуване и параметри

Цифрово-аналоговият преобразувател е предназначен за преобразуване на
цифровия сигнал в аналогов. Понякога се нарича още преобразувател код аналог.
На фиг. 1 е дадена зависимостта на изходното напрежение от величината
на входния код.

Фиг. 1

Предавателната характеристика на ЦАП и АЦП представлява начупена

линия поради дискретния характер на цифровата стойност N, докато аналогова-
та величина А може да заема произволни стойности в съответстващия обхват с
отклонение ±1/2 К.
Напрежението на изхода на ЦАП ще бъде най-голямо (Umax= Amax), когато
входният код съдържа логически единици за всички разряди. В този случай
Amax= 2n – 1, където n е брой на разрядите на двоичния код. Височината на едно
стъпало е равна на аналоговата стойност при N=1 и съответства на теглото на
най-младшия разряд.
U max
K
2n  1
Величината К се нарича квант и се бележи с индексите LSB (Least
Significant Bit). Ако n=3, то квантът ще бъде Umax/7. Линията, свързваща средата
на стъпалата в предавателната характеристика на АЦП и ЦАП, е права линия.
Това е идеализирана предавателната характеристика.
По същество диапазонът на изходното напрежение Umax се разделя на ед-
накви интервали, всеки от които е равен на кванта К; изходното напрежение се
получава като сума от квантите, съответстващи на входния код. При наличие на

191
1 във втори разряд, на изхода ще имаме 2 кванта, а при двоичен код 100 – чети-
ри кванта и т.н.
Разглеждайки предавателната характеристика на ЦАП, е необходимо да
отбележим, че първият и последният квант са двойно по-малки от останалите.
При отсъствие на апаратни грешки средните точки на квантите лежат на права-
та А, която се явява идеална характеристика на преобразуването. Реалната ха-
рактеристика на преобразуването може съществено да се различава от идеална-
та по размерите и формите на квантите, а също така и по разположението в ко-
ординатната система. Тези грешки се определят от статичните и динамичните
параметри на ЦАП. Допусканите грешки при аналогово-цифровото преобразу-
ване могат да бъдат компенсируеми и некомпенсируеми. Към първата група
грешки се отнасят:
 грешки от изместване на нулата (фиг. 2а);
 грешка от коефициент на предаване (фиг. 2в).

Фиг. 2

Към групата на некомпенсируемите грешки се отнасят грешките от нели-

нейност и грешките в теглото на разряда. Не трябва да се забравя, че некомпен-
сируемите грешки в АЦП не трябва да надвишават ±1/2 АLSB.
Динамичните параметри на ЦАП определят неговото бързодействие чрез
т.нар. време на установяване t0 (фиг. 3).

Фиг. 3

192
 То се измерва от момента на подаване на възможно максималното число
на входа на ЦАП Nmax (всички разряди единица) при начално състояние N=0
до момента, в който изходната величина се установи на съответстващата му
стойност. За момент на установяване следва да се отчете моментът, в който из-
ходната величина удовлетвори равенството
U - Umax=0,5ULSB.
Най-малко време за установяване се постига, когато преходният процес в
ЦАП е критично апериодичен.
Класификацията на ЦАП е представена на фиг. 4.

Фиг. 4

Многообразието на ЦАП дава възможност класификацията да се извърши

и по други признаци:
а) по вида на изходния сигнал:
- с токов изход,
- с изход във вид на напрежение;
б) по вида на цифровия интерфейс:
- с последователен вход на цифровия код,
- с паралелен вход на цифровия код;
в) по броя на ЦАП реализирани върху един кристал:
- едноканални,
- многоканални;
г) по бързодействие:
- с умерено бързодействие - 8÷12 бита с време на преобразуване до 1μs,
- с високо бързодействие - до 6 бита разрядност с време на преобразу-
ване до 10 ns.

ІІ. Последователни цифрово-аналогови преобразуватели

1. ЦАП с широчинно-импулсна модулация
Много често ЦАП влизат в състава на микропроцесорните системи. В
случай, че не се изисква високо бързодействие, цифрово-аналоговото преобра-
зуване може да се реализира с помощта на широчинно-импулсна модулация.
Схемата на ЦАП с такава модулация е показана на фиг. 5.
193
 Фиг. 5

Най-лесно цифрово-аналоговото преобразуване се реализира, ако микро-

контролерът има вградена функция за широчинно-импулсно преобразуване –
например контролерът 87C51GB на фирма Intel.
Изходът на широчинно-импулсната модулация се управлява с ключа S.
Контролерът с помощта на своя таймер-брояч формира последователност от
импулси, относителната продължителност на които се определя от израза:
N t
 или . u .
2n T
Където: n - разрядност на преобразуването, а N - преобразуван код. Фил-
търът за ниски честоти изглажда импулсите, определяйки средното значение на
напрежението. В резултат изходното напрежение на преобразувателя ще бъде
U N
U изх   U ои  ои .
2n
Разгледаната схема с широчинно-импулсна модулация отначало преобра-
зува цифровия код във временен интервал, който се формира с помощта на
двоичния брояч бит по бит. За получаване на N-разрядно преобразуване са не-
обходими 2n.
Разгледаната схема осигурява почти идеална линейност на преобразува-
нето, не съдържа скъпи елементи и е вградена в системата. Като основен недос-
татък може да се посочи ниското бързодействие.

2. Последователен ЦАП с превключваеми кондензатори

На фиг. 6 е показан последователен ЦАП с превключваеми кондензатори.
В разглежданата схема капацитетите на кондензаторите С1 и С2 са равни.
Преди да започне преобразуването, кондензаторът С2 се разрежда с помощта на
ключа S4. Думата, която ще се преобразува, се задава в последователен код. Не-
посредственото преобразуване започва от младшия разряд а0. Всеки такт на
преобразуването се състои от два подтакта. В първия подтакт кондензаторът С1
се зарежда до напрежение Uоп ако а0=1. За целта се затваря ключ S1. Ако а0=0,
кондензаторът С1 се разрежда, като за целта се затваря ключ S2. През втория по-
лутакт се отварят ключове S1, S2 и S4, а се затваря ключ S3. Получава се израв-
няване на заряда на кондензаторите С1 и С2 и в резултат:

U(0) = Uизх(0) = а 0 Uоп за нулев разряд.

2

194
 Фиг. 6

Като се съхрани зарядът на кондензатора С2, се извършва обработка на

следващия по-старши разряд на преобразуваната дума – а1. За целта се отваря
ключ S3 а се затваря S1, след което се изравнява зарядът на кондензаторите чрез
затваряне на ключ S3. Напрежението на изхода за 1 разряд ще бъде:

U изх 1 
а1  а 0 / 2U оп  2а1  а 0 U оп
2 4
По аналогичен начин се извършва преобразуване и на останалите разряди
на преобразуваната дума. В резултат получаваме
U оп n 1 i U оп
U изх n  1 
n  i
а 2  N
n
2 i 0 2
По такъв начин разглежданата схема реализира преобразуване на входния
код за 2n такта.
Като основен недостатък на последователните ЦАП може да се посочи
тяхното ниско бързодействие.

ІІІ. Паралелни цифрово-аналогови преобразуватели

1. ЦАП със сумиране на токовете
Тези ЦАП работят със сумиране на токове, които са пропорционални на
теглото на разрядите. При двоична бройна система токове се отнасят помежду
си както степените на две. На сумиране подлежат само тези токове, чиито съот-
ветстващи разряди са единици.
Например трябва да се преобразува двоичен код 1111(2). Тогава теглата на
съответните разряди ще бъдат съответно 23, 22, 21 и 20. Ако на всяка теглова
единица приемем ток 1 mА, то изходният максимален ток ще бъде
Iизх мах =15 mА.
На фиг. 7 е показана схемата на n-разряден двоичен ЦАП със сумиране на
токовете.
Стойностите на резисторите се подбират така, че при затворени ключове
през тях да протича ток, съответстващ на теглото на разряда. Ключът е затворен
тогава, когато съответстващият му бит от входната дума е равен на единица.
Токовете се задават от опорното напрежение UR и токоформиращите резистори.
Точката на сумиране на токовете е виртуалната нула на операционния
усилвател, обхванат от резистора RF в обратната си връзка и работещ като пре-
образувател ток - напрежение.

195
 Фиг. 7

Изходното напрежение се определя по формулата:

U 0   RF  I   RF I 0a 0  I1a1    I n 1a n-1 
U U 2 U 4 U 2 n 1 
  RF  R a 0  R a1  R    R
 R0 R0 R0 R0 

R
R0
  R
  F U R a 0 20  a1 21    a n-1 2 n 1   F U R N ,
R0
R
където  F U R  U LSB .
R0
Разглежданата схема притежава следните недостатъци:
1. При различни входни кодове (думи) за преобразуване консумираният
ток от източника ще бъде различен.
2. Стойностите на резисторите на отделните разряди могат да се различа-
ват в пъти, което създава затруднения при изработка върху кристала на интег-
ралната схема. Съпротивлението на резисторите в старшите разряди на много-
разрядните ЦАП може да бъде съизмеримо със съпротивлението на затворен
ключ. Това от своя страна води до грешки в преобразуването.
3. Ключовете работят като превключват напрежение. При отворено състо-
яние върху него действа опорно напрежение UR, докато при затворен ключ нап-
режението е нула. Това може да се преодолее, ако се използват ключове, превк-
лючващи токоопределящите резистори към маса или виртуалната нула в точка-
та на сумирането (фиг. 8).
При разглежданата схема протичащият през резисторите ток няма да се
променя, което води до постоянно натоварване на източника на опорно напре-
жение.
В някои ЦАП се използват ключове, реализирани на базата на МОС тран-
зистори. При тях бързодействието е относително ниско поради големия входен
капацитет на МОС ключа. Например при 12-разрядния ЦАП DAC7611 на фир-
мата Buzz-Braun времето за установяване на изходното напрежение е 10 μs. В

196
същото време потребляемата мощност е минимална - 2,5 mW. Напоследък се
появиха ЦАП от разглеждания клас с по-голямо бързодействие. При 12-
разрядния AD 7943 времето за установяване на тока е 0,6 μs, а консумираната
мощност – 25 μW. Малката консумация на интегралната схема позволява зах-
ранването UR да се реализира от източника на опорно напрежение.

Фиг. 8

Голяма част от ЦАП имат значителен изходен капацитет Сизх. Например

при ЦАП AD7520 с МОС ключове той е от порядъка на 30÷120 pF а при
AD565А е 25 pF. Този капацитет заедно с изходното съпротивление на ЦАП и
резистора RF може да предизвика неустойчивост във вид на самовъзбуждане. За
запазване на устойчивостта в работата на схемата паралелно на резистора RF се
включва кондензатор Ск със стойност приблизително равна на Сизх. Това води
до намаляване бързодействието на схемата, което изисква подбор на операцио-
нен усилвател със специални параметри.
При ЦАП със сумиране на токовете се появява още една задача - форми-
ране на напрежение по токовия изход. В разгледания ЦАП на фиг. 7 и фиг. 8 бе
показано решаването на тази задача с операционен усилвател.
Друг подход за решаване на задачата е показан на фиг. 9.
В изхода на ЦАП се включва товарен резистор. При тази схема е невъз-
можно самовъзбуждане. Запазва се и бързодействието. Протичащият Iизх през RТ
може да предизвика излизане на транзисторите от линеен режим. Поради тези
съображения амплитудата на изходното напрежение е в пределите на 1 V, а това
се осигурява от RT в пределите на 1 kΩ и повече. За увеличаване на амплитудата
на изходния сигнал може допълнително да се включи операционен усилвател.

Фиг. 9

2. Паралелен ЦАП с превключваеми кондензатори

На фиг. 10 е представена блокова схема на такъв ЦАП.

197
 Фиг. 10

ЦАП се състои от кондензаторна матрица и превключващи ключове. Ка-

пацитетите на кондензаторите се отнасят помежду си като цели степени на чис-
лото 2, т.е. капацитетът на i кондензатор се определя по формулата: Сi=2i C0.
Преобразуването на двоичния код се извършва в два такта. По време на
първия такт ключове К0-Кn-1 свързват кондензаторите към маса, при което вси-
чки кондензатори са разредени. Нулиращият ключ също е затворен.
При втория такт се подава N-разрядно число за преобразуване. Ако аi е
единица, то съответстващият на този разряд Кi ключ се включва към опорното
напрежение Uоп. Ако аi=0 то Кi остава включен към маса.
В този случай заряда на кондензаторната матрица ще бъде:
n 1 n 1
qматр  U оп  Ci ai  U опC0  21 ai U опC0 N
i 0 i 0
До това ниво ще се зареди и кондензаторът С в обратната връзка на опе-
рационния усилвател. В този случай напрежението на изхода ще бъде:
Uизх= -qматр / С.
Замествайки qматр, получаваме окончателно:
C
U изх  U оп 0 N .
C
Недостатък на разглежданата схема е това, че не може да се съхранява
продължително време изходното напрежение, поради утечка на заряда на кон-
дензаторите.

3. ЦАП със сумиране на напреженията

На фиг. 11 е представена схема на ЦАП със сумиране на напреженията. В
преобразувателя се използва верига с 256 резистора с еднакви стойности. Броят
им е 256, тъй като се преобразува 8-разряден двоичен код. Думата, която ще се
преобразува, се снема от осембитов регистър и се подава към дешифратор. Съ-
щият притежава осем входа и 256 изхода. Всеки изход е включен към двупози-
ционен ключ. Ако се приложи напрежение между т. А и т. В, то напрежението в
изхода ще бъде:

198
 Uизх=Uоп.N,
Където: Uоп - напрежение между т. А и т. В,
N - преобразувано число.

Фиг. 11

РАБОТА НА СХЕМАТА
В изходно състояние отсъства входен сигнал „Икономичен режим” и
ключът К е затворен. На изхода на дешифратора в активно състояние е нулев
изход, чийто сигнал през елемент ИЛИ поддържа ключа К0 в отворено състоя-
ние. На изхода на схемата напрежението е нула.
При подаване на входна дума N, представляваща n-разрядно число, съща-
та се записва в регистъра и след това се подава към дешифратора. На един от
изходите се формира изходен сигнал, представляващ логическа единица, който
затваря ключа, съответстващ на входната дума. Протича ток по веригата т. А R
т. В. В изхода на схемата се формира изходно напрежение, пропорционално на
двоичната дума. Изходът на ЦАП играе роля на средна точка на своеобразен
делител на напрежение.
При смяна на входната дума се променя активният изход на дешифрато-
ра, променя се броят на включените съпротивления и от там - изходното нап-
режение.
При подаване на сигнала „Икономичен режим” се отваря ключът К и се
затваря ключът К0. В резултат точката за изход Uизх се оказва свързана накъсо с
т. В и изходното напрежение става равно на нула.
Недостатък на разгледаната схема е изработването на 2n резистора върху
кристала на схемата.
Независимо от посочения недостатък, се произвеждат 8-,10- и 12-разрядни
ЦАП с буферен усилвател на изхода, като AD5301, AD5311 и AD5321.
Фирмата Dallas Semiconductor произвежда няколко модела ЦАП със су-
миране на напреженията. При схемата DS1867 входният регистър представлява
оперативно запомнящо устройство, което позволява да се реализира автоматич-
на калибровка.

199
 4. ЦАП със сумиране на токовете с резисторна матрица
При разработването на интегрални ЦАП значителна трудност представ-
лява реализирането на високоточни резистори, които силно се различават по
стойност. Затова в интегралната схемотехника се използва т.нар. резисторна
матрица, която с помощта на последователно делене на напрежение реализира
тегловите коефициенти на разрядите.
Основният елемент на такава матрица е показан на фиг. 12.

Фиг. 12.

Представлява делител на напрежение, който удовлетворява следните ус-

ловия:
- когато делителят се натовари със съпротивление Rp, входното му съпро-
тивление също трябва да стане Rp;
- при товар Rp коефициентът на отслабване на напрежението трябва да
има зададена стойност α=U2 /U1.
При изпълнение на тези две условия се получават следните уравнения за
съпротивленията:

Rr 
1   2 R Rp 
1 
Rq
q
 
При използване на двоична бройна система α = 0,5. Като се избере
Rq = 2R, следва, че Rr=R, а Rp=2R. От тук се получава и името на матрицата R-
2R. Основните свойства на матрицата са следните:
- коефициентът на предаване по напрежение на матрицата от възел към
възел е 0,5;
- характеристичното съпротивление е R, а съпротивлението, с което даден
възел се натоварва със следващите звена от матрицата, е 2R.
Двоичен ЦАП със сумиране на токовете, използващ резисторна матрица,
е показан на фиг. 13.
Източникът на опорно напрежение UR е натоварен постоянно с характе-
ристичното съпротивление на матрицата R. Изходното напрежение се определя
по формулата:
RF R U
U0   URN където  F R  U LSB .
2n R 2n R

200
 Фиг. 13

5. Двоично-десетични ЦАП
Двоично-десетичните ЦАП се изграждат на същите принципи, както и дво-
ичните. При тях разрядите са разделени на тетради и се отнасят помежду си както
степените на 2, а тетрадите се отнасят помежду си както степените на десет.
Когато се използва принципът на сумирането на токовете, трябва да се
осигурят токове вътре в тетрадите, отнасящи се както степените на две, а за те-
традите токове, отнасящи се както степените на десет.
За всички десетични разряди са използвани четириразрядни двоични мат-
рици, съединени във верига, в която от декада към декада напрежението се пре-
дава с коефициент α=1/10.
В този случай разглежданата матрица от фиг. 12 може да бъде променена
и използвана за изграждането на двоично-десетичния ЦАП.
Избирайки Rq да бъде равно на характеристичното съпротивление на тет-
радната двоична матрица R, чрез формулите за Rr и Rp получаваме следните
стойности за съпротивленията Rr=8,1 R; Rp=9 R. Схемата на двоично-
десетичния ЦАП е показана на фиг. 14.

Фиг. 14

201
 Параметрите на най-широко използваните ЦАП са дадени в таблица.
Брой Вид на Време за Вътр. източник Захранващо
Име Разрядн. Интерфейс
канали изхода установ/мкс/ на напр. напрежение B
ЦАП с широко разпространение
572ПА1 10 1 ток 5 - не 5, 15
MAX504 10 1 напр 25 посл. да 5; ±15
594ПА1 12 1 ток 3,5 - не +5; -15
MAX527 12 4 напр 3 парал. не ±5
DAC8512 12 1 напр 16 посл. да 5
AD7841 14 8 напр. 20 парал. не 5; ±15
AD8600 8 16 напр. 2 парал. не 5
AD8403 8 4 - 2 посл. не 5
Микромощни ЦАП
MAX515 10 1 напр. 25 посл. не 5
MAX530 12 1 напр. 25 парал. да 5
MAX550B 8 1 напр. 4 посл. не 2,5÷5
AD7390 12 1 напр. 60 посл. не 2,7
AD7943 12 1 ток 0,6 посл. не 5
AD5321 12 1 напр. 10 посл. не 5 или 3

202
 Т 4/3. АНАЛОГОВО–ЦИФРОВИ ПРЕОБРАЗУВАТЕЛИ

Аналогово–цифровите преобразуватели (АЦП) извършват преобразуване

на аналогова величина в цифров код. За удобство, при разглеждане на АЦП под
аналогова величина ще се има предвид напрежение.

І. Грешка от квантуване и апертурна грешка

Поради ограничената разрядност на числото при аналогово–цифровото
преобразуване възниква систематична грешка, наречена „ грешка от квантува-
не”. На фиг. 1 е показана предавателната характеристика на аналогово–цифров
преобразувател и грешката от квантуване UZ.

Фиг. 1

Както се вижда, грешката от квантуване се намира в рамките на ±0,5U LSB.

Тази грешка може да се разглежда като въвеждане на допълнителен шум в ин-
формацията и влошаване на отношението сигнал/шум.
При работа на АЦП възниква и една друга грешка, наречена апертурна
грешка. Тя има динамичен характер. Обуславя се от факта, че АЦП притежават
ограничено време на преобразуване tA, през което входният сигнал може да се
промени, т.е. при започване на преобразуването входният сигнал ще има една
стойност, а при завършването - друга. Тогава измерената цифрова стойност ще
бъде неопределена по време в рамките на времето за преобразуване. Ще съот-
ветства на моментна стойност на входното напрежение, намираща се между на-
чалото и края на аналогово–цифровото преобразуване.
Обикновено за оценка на апертурната грешка се използва синусоидален
сигнал с максимална честота fmax. При това се предполага, че сигналът се разви-
ва в целия диапазон на аналогово–цифровото преобразуване.
В наши дни са известни много методи за преобразуване на напрежение –
код. Класификацията на АЦП по методите за преобразуване е показана на фиг. 2.
203
 Фиг. 2

ІІ. Паралелни аналогово–цифрови преобразуватели

При паралелния метод входното напрежение едновременно се сравнява с
n
2 -1 опорни напрежения и се определя между кои нива се намира то. Резултатът
се получава в един такт. Това са най–бързите АЦП с време на преобразуване до
няколко наносекунди, но със сравнително ниска разрядност.

Фиг. 3

Паралелният аналогово–цифров преобразувател изисква изграждането на

n
2 -1 опорни напрежения. Те трябва да отговарят на стъпалата в предавателната
характеристика. За целта се използва един източник на опорно напрежение Ui и

204
подходящ резисторен делител. Входното напрежение едновременно се сравнява
с всички опорни напрежения чрез аналогови компаратори. Изходните показа-
ния на компараторите се преобразуват в съответен цифров код (фиг. 3).
Тъй като първото стъпало в предавателната характеристика е 0,5 ULSB,
първият резистор е 0,5 R. Последният резистор е 1,5 R, тъй като последното
стъпало в предавателната характеристика на АЦП също е 0,5 ULSB . При това
опорното напрежение е UR=2n ULSB.
РАБОТА НА СХЕМАТА
Извършва се начално нулиране на регистъра чрез подаване на сигнал НУ,
в резултат на което всички тригери се установяват в нулево състояние. Подава
се входното напрежение за преобразуване Ui. Сработват онези компаратори,
чиито опорни напрежения остават под Ui.. Съответствието между относително-
то входно напрежение U=Ui /ULSB и изходното състояние на компараторите е
показано в табл. 1.
Tабл. 1
Дв. чи- Десет.
Входно напрежение Състояние на компаратора
сло число
U  U i / U LSB K7 K6 K5 K4 K3 K2 K1 Q2Q1Q0 N
U<0.5 0 0 0 0 0 0 0 000 0
0.5<U<1.5 0 0 0 0 0 0 1 001 1
1.5<U<2.5 0 0 0 0 0 1 1 010 2
2.5<U<3.5 0 0 0 0 1 1 1 011 3
3.5<U<4.5 0 0 0 1 1 1 1 100 4
4.5<U<5.5 0 0 1 1 1 1 1 101 5
5.5<U<6.5 0 1 1 1 1 1 1 110 6
0.5<U 1 1 1 1 1 1 1 111 7
Преобразуването в двоичен код се извършва с приоритетен шифратор и
информацията от изходите се подава към информационните входове D на три-
герите на регистъра. С постъпването на ТИ се извършва съхраняване на полу-
чения двоичен код. Приоритетността на шифратора осигурява преобразуване на
изходната информация според най–старшия сработил компаратор.
При увеличаване на разрядността на паралелните АЦП нараства слож-
ността на шифратора и времето за преобразуване на информацията.

ІІІ. Последователни АЦП

1. АЦП с последователно отчитане
Това са АЦП с единично приближение. Схемата на такъв АЦП е показана
на фиг. 4.
Състои се от компаратор, генератор на тактови импулси, устройство за
управление, брояч и ЦАП. Работата по преобразуване на входното напрежение
Ui в цифров код се състои в следното. Подава се запускащ сигнал „Пуск” към
устройството за управление. То от своя страна подава разрешаващ сигнал към
логическия елемент И и брояча. Изходният код на брояча постъпва към ЦАП,
който го преобразува в напрежение на обратна връзка Uобр. и същото постъпва
към компаратор К. На другия вход на компаратора се подава входното напре-

205
жение Ui. Процесът по преобразуване продължава до тогава, докато сработи
компараторът и на изхода му се формира нула. В резултат на това тактовите
импулси не преминават през елемента И и съдържанието на брояча повече не се
променя. С това е завършен процесът по преобразуване на входното напреже-
ние Ui в цифров код. Изходният код, пропорционален на входното напрежение,
в момента на завършване на преобразуването се снема от изходите на брояча.

Фиг. 4

Времето за преобразуване в тези АЦП е променливо и се определя от

входното напрежение. Максималното му значение съответства на максимално-
то входно напрежение и при брой на разрядите на брояча N и честота на такто-
вите импулси fтакт. се определя по формулата
tпреобр.max = (2n-1)/fтакт.
Статистическата грешка на преобразуването се определя от сумарната
статистическа грешка на използваните ЦАП и компаратор. Апертурното време
съвпада с времето за преобразуване. Следователно резултатът по преобразуване
силно зависи от промяната на входното напрежение и следователно, тези АЦП
са удобни за преобразуване на постоянно или бавно променящо се напрежение.

ІV. Паралелно–последователен метод за аналогово–цифрово преобра-

зуване
Недостатък на паралелния метод е необходимостта от голям брой компа-
ратори в АЦП. Броят на компараторите може да се намали, ако се модифицира
паралелният метод чрез разделянето му на две или повече по–ниско разрядни
преобразувания, т.е. реализиране на паралелно-последователно АЦП (фиг. 5).
Показаният на фиг. 5 АЦП е осемразряден. Първото преобразуване се из-
вършва в 4-разряден паралелен АЦП. При това преобразуване се получават
старшите четири разряда на търсеното число. Резултатът представлява грубо
квантуване на входното напрежение. Полученият двоичен код се подава към
четириразряден ЦАП и отново се преобразува в напрежение, което се подава
към суматор и се извежда от входното напрежение Ui. Получената величина е
остатъчно напрежение в рамките на един дискрет на първия АЦП. Това напре-
жение отново се преобразува в двоичен код в друг АЦП и се получават млад-

206
шите четири разряда на търсеното число. Вторият АЦП трябва да притежава
диапазон на входното напрежение, равен на един дискрет на първия АЦП. Това
се постига чрез подбор на подходящо опорно напрежение – в случая UR/16.

Фиг. 5

Необходимо условие за правилно извършване на преобразуването е пър-

вият АЦП и ЦАП да имат точността на 8-разрядни преобразуватели (това е раз-
рядността на цялото преобразуване). Докато трае второто преобразуване, вход-
ното напрежение трябва да остава непроменено. Това от своя страна изисква
аналогова памет във входа (схема за следене - запомняне).

V. Тегловен метод за аналогово–цифрово преобразуване

Известен е още като метод на последователното приближение. Схемата,
по която се извършва такова аналогово–цифрово преобразуване, е показана на
фиг. 6.

Фиг. 6

Процесът на измерване започва с нулиране на всички разряди на регистъ-

ра. След това в старшия разряд се записва 1. ЦАП изработва на изхода си нап-
режение, съответстващо на половината от работния диапазон. Компараторът
сравнява напрежението от входа и това от ЦАП. Ако входното напрежение е
по–високо, разрядът се оставя в единица, а ако е по–ниско, разрядът се нулира.
Следва установяване в 1 на следващия разряд. Неговото тегло е ¼ от диапазона
на преобразуване. Компараторът отново сравнява входното напрежение с това

207
от изхода на ЦАП и изработва сигнал за оставянето в 1 или свалянето в 0 на
проверявания разряд. След това се преминава към обработка на следващия по–
младши разряд и т.н. За толкова такта, за колкото с разрядността на ЦАП се из-
вършва претеглянето на всички разряди и накрая числото, подадено на входа на
ЦАП, ще съответства на входната аналогова величина. За n-разряден АЦП са
необходими n такта. Времедиаграмата на напрежението в изхода на ЦАП спря-
мо входното напрежение е показана на фиг. 6б.

VІ. Преброителен метод за аналогово–цифрово преобразуване

С помощта на преобразувателите, работещи по тази метод, се достига ви-
сока точност на преобразуване, обаче времето за преобразуване е значително.
Едни от АЦП, работещи по този метод, са от групата на компенсационни-
те. Блоковата схема на такъв АЦП е показана на фиг. 7.

Фиг. 7
РАБОТА НА СХЕМАТА
От входното напрежение Ui се изважда компенсиращото напрежение Uo,
изработвано от ЦАП. Получената разлика се подава на два компаратора К1 и К2.
Към другите им входове са подадени опорни напрежения +0,5ULSB и – 0,5ULSB.
Ако разликата между напреженията Ui и Uo е по–голяма от +0,5ULSB , сра-
ботва компараторът К1 и подава логическа единица към елемента ЛЕ1. Това во-
ди до пропускане на импулсите от тактовия генератор към събиращия вход на
реверсивния брояч. Броячът увеличава съдържанието си и изходното напреже-
ние на ЦАП Uo догонва входното напрежение Ui.
Ако разликата е по–малка от – 0,5 ULSB, сработва компараторът К2 и се
разрешава ЛЕ2, в резултат на което импулсите на тактовия генератор постъпват
към изваждащия вход на брояча. Така последователно чрез увеличаване или
намаляване на кода на брояча се променя изходното напрежение на ЦАП, което
от своя страна следи промяната на входното напрежение.
Ако разликата между входното напрежение Ui и напрежението от изхода
на ЦАП е в границите на ±0,5 ULSB, ще се прекрати подаването на тактови им-

208
пулси от генератора към реверсивния брояч. Това представлява установен ре-
жим, при който ЦАП е достигнал входната величина Ui и подаденият му циф-
ров код съответства на нея. Изходите на компараторите К1 и К2 формират логи-
ческа нула, която през ЛЕ3 (ИЛИ – НЕ) формира сигнал за достигнато равнове-
сие. След формиране на този сигнал се снема съдържанието на брояча, предс-
тавляващо двоична дума N. Тя представлява резултатът от аналогово–
цифровото преобразуване на входното напрежение Ui.
Съществува голямо разнообразие от АЦП, работещи по разгледания
принцип. Едни от тях използват интегратор за определяне на отношението на
входната величина към еталонната.
Най–широко разпространен се явява двутактно интегриращият АЦП.
Работата му се състои в следното. За точно определено време Δt1 (време
на право интегриране) се извършва интегриране на входното напрежение Ui с
аналогов интегратор. След изтичане на времето Δt1 в изхода на интегратора се
получава напрежение UI(t1), определено по формулата:
t
1 1 1
U I t1     U i dt   U i dt ,
t 
0

където Ui е средната стойност на входното напрежение за времето на правото

интегриране. След изтичане на времето на правото интегриране към входа на
интегратора се включва опорно напрежение UR с полярност обратна на тази на
входното напрежение. Извършва се интегриране на опорното напрежение, като
се отчита времето Δt2 (време на обратно интегриране), за което изходът на ин-
тегратора достига нулевата линия (фиг. 8а).
t
1 2
U I t2   U I t1    U R dt
t
1

Фиг. 8а

Времената Δt1 и Δt2 се задават и измерват със съответен брой елементарни

мерни периоди Т, т.е.
Δt1 = N1.T и Δt2 = N2.T.
Тогава
209
 N2
U i  U R .
N1
От формулата се вижда, че нито мерната единица Т, нито времеконстан-
тата  = RC влияят върху резултата. Достатъчно е те само да остават непроме-
нени в рамките на едно измерване (за времето Δt1+ Δt2). Поради тази причина с
метода на двойното интегриране може да се достигне точност до 0,01%.
Схемата на АЦП, използващ метода на двойното интегриране, е показана
на фиг. 8.

Фиг. 8

Превключването на входните и опорни напрежения се извършва от ана-

логов мултиплексор. Изходът на интегратора се следи от компаратор, който по-
дава сигнал към устройството за управление. Двете опорни напрежения +UR и -
UR са еднакви по големина, но противоположни по полярност и се използват в
зависимост от полярността на измерваното входно напрежение. В схемата е
включена и верига за поддържане на нулево напрежение в изхода на интеграто-
ра в паузата между измерванията. Тя се състои от логическите елементи ЛЕ1 и
ЛЕ2 и се управлява от изхода b3 на устройството за управление.
Измерването на входното напрежение се реализира по следния начин.
Извършва се забрана на веригата за поддържане на нулата b3 = 0 и чрез изходи-
те b0, b1 и b2 на УУ се задава на аналоговия мултиплексор кой канал да бъде
пропуснат за правото интегриране. След това устройството за управление за-
почва да отмерва времето за правото интегриране t1. Когато изтече времето t1,
по състоянието на изхода на компаратора, който се следи от входа b4, може да
се разбере полярността на измервания канал. Ако b4 = 0, полярността е отрица-
телна, а ако b4 = 1, тя е положителна. Устройството за управление указва с из-
ходите си b0, b1 и b2 на аналоговия мултиплексор да пропусне за обратно ин-
тегриране онова опорно напрежение, което е с противоположна полярност на

210
измерваното. От този момент устройството за управление измерва времето за
обратното интегриране t2, докато компараторът се преобърне.
Автоматичното поддържане на нулата в изхода на интегратора в паузата
между измерванията се извършва, като устройството за управление нулира из-
ходите си b0, b1 и b2, а в изхода b3 записва единица. По този начин се разрешава
пропускане на изхода на компаратора към младшия адресен вход A0 на анало-
говия мултиплексор. Същевременно адресните входове A1 и A2 са в 0. Така
компараторът директно управлява превключването само на опорните напреже-
ния към входа на интегратора. Ако изходът на интегратора се „отклони” от ну-
левата линия, компараторът превключва към входа му опорно напрежение с та-
кава полярност, която ще противодейства на отклонението.
Двойното интегриране намира широко приложение в преобразувателни
модули с разрешаваща точност от 10 до 18 разряда. Когато е необходимо високо
бързодействие, този способ осигурява много добра точност при ниска цена. Ха-
рактеризира се също така с висока шумоустойчивост. В качество на устройство
за управление се използват класически цифрови схеми и дори микроконтролери.
В табл. 2 са приведени характеристики на някои АЦП.
Табл. 2

Консуми-

мощност,
Разряди

Схема Вътрещен

рана
Брой Захранващо

mW
АЦП следене Интерфейс източник на
канали напрежение
запомняне опорно U

АЦП с широко приложение

MAX114 8 4 да парал. не ±5 40
AD7893 12 1 да посл. не ±5 30
AD7882 16 1 да парал. да ±5 200
MAX186 12 8 да посл. да 5, ±5 7,5
Микромощни АЦП
MAX1110 8 8 да посл. да 2,7; 5 0,7
AD7888 12 8 да посл. да 2,7; 5 2
MAX195 16 1 да посл. не ±5 80
Бързодействащи АЦП
AD9054 8 1 да парал. да 5 500
AD9070 10 1 да парал. да -5 700
AD9224 12 1 да парал. да 5 390
AD9240 14 1 да парал. да 5 280
Интегриращи АЦП
MAX132 18 1 - посл. не 5 0,6
AD7715 16 1 - посл. не 3 или 5 3
AD7714 24 3 - посл. не 3 или 5 2
AD7722 16 1 не посл. да 5 375
LTC2400 24 1 - посл. не 2,7; 5,5 1
AD1555 24 1 не посл. не ±5 90
ADS1211 24 4 - посл. не ±5 45

211
 КОНТРОЛНИ ВЪПРОСИ

КОМБИНАЦИОННИ ЛОГИЧЕСКИ СХЕМИ С ЕДИН И НЯКОЛКО ИЗХОДА

1. Що е булева функция?
2. Какво представляват логическите константи, променливи и функции?
3. Какви стойности приема логическата константа?
4. Какви стойности приема логическата променлива?
5. Какви стойности може да приема логическата функция на забранените
набори?
6. Що е набор от променливи? Колко е броят на наборите и различните
функции от n аргумента?
7. Какви способи съществуват за задаване на логически функции?
8. С какво се характеризират елементарните логически функции дизюнк-
ция, конюнкция, сума по модул две, логическа равнозначност, операциите на
Пирс и Шефер?
9. Как се определя броят на различните логически функции от n промен-
ливи?
10. Кога е вярна логическата функция?
11. Какви стойности приема частично определената логическа функция?
12. За какво се използва теоремата на Жегалкин?
13. За какво се използва теоремата на Де Морган?
14. Какво представлява конституентата на единицата (минтерм) и как се
записва аналитично?
15. Какво представлява конституентата на нулата (макстерм) и как се за-
писва аналитично?
16. Какво представлява съвършената дизюнктивна нормална форма?
17. Какво представлява съвършената конюнктивна нормална форма?
18. Какво включва функционално пълната система?
19. Що е линейна булева функция?
20. Що е монотонна булева функция?
21. Що е самодвойствена булева функция?
22. Що е булева функция, запазваща константа единица?
23. Що е булева функция, запазваща константа нула?
24. Какво се разбира под минимизация на логическа функция?
25. Какво представлява простата импликанта, която се определя при ми-
нимизация на логически функции чрез метода на Квайн?
26. Що е съществено проста импликанта (имплицента)?
27. Какво представляват и за какво служат диаграмите на Вейч?
28. Колко клетки може да се групират при минимизация на логически
функции с диаграми на Вейч?

29. В каква форма се задават функциите за минимизация с диаграмите на

Вейч?
30. Какви базиси познавате?

212
 31. Какво влияние оказва стъпалността на една схема върху работата и
нейното бързодействие?
32. В какъв ред се съставя една комбинационна логическа схема?
33. Какви ограничения съществуват при използване на логически елемен-
ти за синтез на КЛС? Какви особености в синтеза налагат тези ограничения?
34. Как се отчита и до какво води ограниченият брой входове на логичес-
ките елементи?
35. Какво е необходимо за представяне на една логическа функция в ба-
зис И-НЕ?
36. Как се задават логическите функции при синтез на n–к полюсници?
37. Какво представлява състезанието в n–к полюсниците?
38. Как се представя логическата функция в базис ИЛИ-НЕ?
39. Кой метод за синтез на логически схеми с много изходи се използва
най-често?
40. С какво се характеризират многоизходните комбинационни схеми?
41. Какъв е основният принцип при съвместна реализация на система от
логически функции?
42. Как се изменят булевите функции от системата логически уравнения
при изразяването им чрез базовата функция?

АСИНХРОННИ И СИНХРОННИ ТРИГЕРИ. ЕДНОТАКТНИ И МНОГОТАКТНИ

ТРИГЕРНИ УСТРОЙСТВА

1. Дайте определение за тригер.

2. По какво се различава синхронният от асинхронния тригер? Кои са
предимствата и недостатъците на едната и другата група?
3. Какво значи функционален признак и от какво се определя? Какви ви-
дове тригери познавате по функционален признак?
4. По какво се различават таблицата на състоянията и матрицата на пре-
ходите на един тригер?
5. Какви биват тригерите според способа на приемане на информация?
6. Кой тригер е с “обратно” управление?
7. Кой синхронен тригер е с “право” управление?
8. Съществуват ли тригери с три устойчиви състояния?
9. Какви способи познавате за задаване на тригери?
10. Защо асинхронните установъчни входове на тригерите се явяват при-
оритетни пред информационните?
11. Какво означава понятието “пълна система на преходите”?
12. Коя комбинация от входни сигнали е забранена за асинхронен RS-
тригер, реализиран в базис И-НЕ?
13. Каква е разликата между понятията “тригерът се установява” и “три-
герът се преобръща”?
14. Кога един D-тригер се превръща в T-тригер?
15. За да сработи JK-тригерът, каква комбинация трябва да се подаде на
установъчните му входове?

213
 16. Колко бита информация съхраняват тригерите?
17. С каква цел се поставят обратните връзки в тригерите?
18. Посочете матрицата на преходите на Т-тригерите?
19. По какъв фронт на тактовия сигнал сработва JK-тригерът?
20. Коя комбинация от входни сигнали се явява забранена за асинхронния
RS-тригер, реализиран в базис ИЛИ-НЕ?
21. По какъв фронт на тактовия сигнал сработва D-тригерът?
22. Изборът на елементна база оказва ли влияние на тактовия сигнал при
тригерите с двойна структура?
23. В тригер с двойна структура може ли едновременно да се записва и
чете информация?
24. Какво е предназначението на логически елемент на входовете J и K на
JK-тригера?
25. При изключване на захранването на един тригер в интегрално изпъл-
нение съхранява ли се записаната информация?
26. Какво е предназначението на обратните връзки в тригерите?
27. Кое време на превключване е по-голямо – t01 или t10, и защо се разли-
чават?
28. Какво е най-характерното за еднотактен MS-тригер с разнополярно
управление?
29. Може ли да се построи RS-тригер с вътрешна задръжка с инвертор в
базис ИЛИ-НЕ?
30. От какво се определят наборите от входни променливи за даден три-
гер?
31. Посочете таблицата на преходите на RS-тригер в базис И-НЕ?
32. Посочете таблицата на преходите на RS-тригер в базис ИЛИ-НЕ?
33. За какво служат асинхронните установяващи входове на JK-тригера?
34. Как се превключва D-тригер от едно устойчиво състояние в друго?
35. Как се превключва JK-тригер от едно устойчиво състояние в друго?

БРОЯЧИ

1. Дайте определение за брояч.

2. Какво е необходимо и достатъчно за задаване на краен автомат?
3. Кои са основните етапи при синтеза на броячи?
4. Какъв вид краен автомат се явява броячът – автомат на Мили или на
Мур?
5. Какво се разбира под понятието “модул на броене”?
6. От какво се определя кодът на брояча?
7. Какво трябва да съдържа графът на преходите на брояча?
8. Графът на брояч може ли да съдържа изолирано вътрешно състояние?
9. За какво служи броячният вход на брояча?
10. За какво служи комбинационната схема на брояча?
11. Какво реализират елементарните автомати, включени в състава на
брояча?

214
 12. Какви биват броячите в зависимост от връзките между тригерите?
13. Какви биват броячите в зависимост от системата на броене?
14. От какво се определя класифицирането на броячите на събиращи, из-
важдащи и реверсивни?
15. С какви елементи може да се построи асинхронен двоичен брояч с ес-
тествен код?
16. От какво се определя бързодействието на асинхронните броячи?
17. Как работи десетичният брояч?
18. Чрез какво се определя режимът на работа на реверсивен брояч?
19. С какви елементи може да се построи синхронен реверсивен брояч?
20. Какво се подава на асинхронните установъчни входове на тригерите,
влизащи в състава на брояча?
21. Кои входове се явяват приоритетни при синхронен реверсивен брояч?
22. В какво се заключава работата между асинхронните и синхронните
броячи?
23. Възможно ли е автоматично нулиране на тригерите в броячите?
24. Какъв брояч може да се използва в качеството на делител на честота?
25. Може ли реверсивен брояч да работи едновременно в режим на съби-
ране и изваждане?
26. Какво е най-характерно за брояча на Джонсън?
27. Какви видове броячи в интегрално изпълнение познавате?
28. От какво се определя максималната честота на входните импулси на
брояча?
29. Възможно ли е наличие на състезание на импулси в броячите?
30. Къде в КС намират приложение броячите?
31. Може ли при отброяване на импулси едно и също състояние да се пов-
тори?

РЕГИСТРИ

1. Дайте определение за регистър?

2. По какви признаци се класифицират регистрите?
3. Какво е основното различие между регистри от последователен и пара-
лелен вид?
4. Какво значи извеждане на информация в парафазен код?
5. Кои са и как се извършват регистровите микрооперации?
6. Може ли да се подадат едновременно управляващи сигнали за две и
повече различни регистрови микрооперации?
7. При приемане на информация задължително ли е предварителното ну-
лиране на регистъра?
8. Кои логически операции могат да се изпълняват в регистрите?
9. При четене от паралелен регистър разрушава ли се записаната инфор-
мация?
10. В какво се заключава основното различие между последователните и
паралелните регистри?

215
 11. Може ли регистърът едновременно да приема и предава информация?
12. Може ли регистърът да приема и предава информация в парафазен
код?
13. Може ли регистърът да съдържа запомнящи елементи от различен
вид?
14. По какво се различават кръговите броячи от броячите на Джонсън?
15. Каква допълнителна функция притежават последователните регистри
спрямо паралелните?
16. Кои регистри могат да се използват като делители на честота?
17. При n тригера в брояча на Джонсън колко състояния на брояча се по-
лучават?
18. Какви логически нива се подават на асинхронните установъчни вхо-
дове R и S на тригерите на регистъра?
19. От какви фактори се определя бързодействието на регистрите?
20. Кои са основните характеристики на регистрите?
21. След изключване на захранването на елементарните автомати регист-
рите съхраняват ли записаната информация?
22. Посочете таблицата на операцията “логическо умножение”.
23. Посочете таблицата за операцията “логическо сумиране”.
24. Посочете таблицата за операцията “сума по модул две”.
25. Къде намират приложение регистрите?

ЕДНОРАЗРЯДНИ КОМБИНАЦИОННИ, НАТРУПВАЩИ И ДВОИЧНО-ДЕСЕТИЧНИ

СУМАТОРИ

1. Дайте определение за суматор.

2. Кое е най-характерното за едноразрядния комбинационен суматор на
два и три входа?
3. Кое е най-характерното за едноразрядния натрупващ суматор?
4. На кой изход формира значението на сумата натрупващият суматор?
5. В каква бройна система са представени числата, които събира двоично-
десетичният суматор?
6. Посочете таблицата на истинност, отговаряща на полусуматор.
7. Какво е необходимо за представяне на полусуматор в базис И-ИЛИ-
НЕ?
8. На кой изход се формира значението на сумата при комбинационно-
натрупващия суматор?
9. Какво може да се реализира с полусуматор?
10. За какво се използват полусуматорите в многоразрядните суматори?
11. От какво зависи бързодействието на едноразряден комбинационен
суматор на три входа?
12. С колко полусуматора може да се реализира пълен комбинационен
суматор?
13. Какъв елементарен автомат може да се използва в качеството на за-
помнящ елемент в едноразрядния натрупващ суматор?

216
 14. Какъв е редът на постъпване на събираемите при едноразряден нат-
рупващ суматор?
15. За какво служи елементът за задръжка в едноразрядния натрупващ
суматор?
16. Какво определя комбинационната схема за формиране на преноса в
натрупващ суматор?
17. С какво тегло е формираният пренос на изхода на двоично-десетичния
суматор?
18. Какви могат да бъдат суматорите в състава на двоично-десетичния
суматор?
19. Защо е необходима корекция на резултата в двоично-десетичния су-
матор?
20. Може ли с един едноразряден суматор да се реализира многоразряден
суматор?
21. Кой суматор е най-бързодействащ?
22. От какъв тип е запомнящият елемент в състава на комбинационно-
натрупващия суматор?
23. Определящ ли е редът на постъпване на събираемите в натрупващия
суматор за формиране на правилен резултат?
24. Може ли в натрупващия суматор да се формира пренос, преди да се
получи стойността на сумата?
25. В каква бройна система е необходимо да се представят числата за съ-
биране в двоично-десетичния суматор?

ДЕШИФРАТОРИ И КОДОПРЕОБРАЗУВАТЕЛИ

1. Що е дешифратор?
2. Кои са основните характеристики на дешифраторите?
3. Какви биват дешифраторите според начините на построяване?
4. Кое е най-характерното за матричните дешифратори?
5. Колко логически елемента са необходими за реализирането на матри-
чен дешифратор с n входа?
6. Кое е най-характерното за пирамидалните дешифратори?
7. Колко логически елемента са необходими за реализирането на пирами-
дален дешифратор с n входа?
8. Кое е най-характерното за правоъгълните дешифратори?
9. Колко логически елемента са необходими за реализирането на правоъ-
гълен дешифратор с n входа?
10. Направете сравнителна оценка на дешифраторите?
11. Кой дешифратор се нарича “непълен”?
12. Каква е разликата между едностъпален и многостъпален дешифратор?
13. От какво се определя бързодействието на различните видове дешиф-
ратори?
14. С какво се характеризира синтезът на един частичен дешифратор?
15. Каква е разликата между дешифратор и шифратор?

217
 16. Дешифраторът комбинационно-логическа схема ли е или схема с па-
мет?
17. Може ли на два различни изхода на един дешифратор да има еднов-
ременно сигнал логическа единица (нула)?
18. Какви видове дешифратори в интегрално изпълнение познавате?
19. Къде и в какви устройства намират приложение дешифраторите?
20. Дайте определение за шифратор.
21. Какви видове шифратори познавате?
22. Възможно ли е на два различни изхода на един шифратор да има ед-
новременно сигнал логическа единица (нула)?
23. Кое е най-характерното за приоритетните шифратори?
24. Какво е приложението на шифраторите?
25. Кои са основните параметри на шифраторите?
26. Дайте определение за кодопреобразувател.
27. Как се синтезира и описва един кодопреобразувател?
28. Каква е разликата между кодопреобразувател и шифратор?
29. Къде намират приложение кодопреобразувателите?
30. Възможни ли са забранени входни комбинации при кодопреобразува-
телите?
31. Възможни ли са забранени входни комбинации при шифраторите?
32. Възможни ли са забранени входни комбинации при дешифраторите?

218
 ПРИМЕРНИ ТЕМИ ЗА КУРСОВО ПРОЕКТИРАНЕ

1. Да се синтезира събиращ брояч по модул 10. Комбинационно-

логическата схема да се реализира в базис И-НЕ. В качеството си на елемента-
рен автомат да се използват RS-тригери. Да се подвключи към брояча дешиф-
ратор за всички състояния, съдържащи две единици в старшите разряди, а чрез
мултиплексора да се включи светодиодна индикация за двоичен код 8.

2. Да се синтезира реверсивен брояч по модул 13. Комбинационно-

логическата схема да се реализира в базис ИЛИ-НЕ. В качеството си на елемен-
тарен автомат да се използват JK-тригери. Да се включи към брояча дешифра-
тор на състояния от 0 до 9, а първите три нечетни състояния да се индикират
със светодиод.

3. Да се синтезира реверсивен брояч по модул 14. Комбинационно-

логическата схема да се реализира в базис ИЛИ-НЕ. В качеството си на елемен-
тарен автомат да се използват JK-тригери. С помощта на мултиплексор да се
засветят чрез светодиод всички нечетни състояния.

4. Да се синтезира реверсивен брояч по модул 11. Комбинационно-

логическата схема да се реализира в базис ИЛИ-НЕ. В качеството си на елемен-
тарен автомат да се използват RS-тригери с обратно управление. Към брояча да
се подвключи дешифратор на състоянията със значеща единица в младшия раз-
ряд. Чрез четиривходов мултиплексор да се реализира функцията f11.

5. Да се синтезира реверсивен брояч по модул 12. Комбинационно-

логическата схема да се реализира в базис И-НЕ. В качеството на елементарни
автомати да се използват RS-тригери. Към брояча да се подвключи четривходов
дешифратор на нечетните състояния. Чрез четиривходов мултиплексор да се
реализира функцията f9.

6. Да се синтезира събиращ брояч в базис И-НЕ по модул 15, реализиран

на базата на D-тригери. Към брояча да се включи дешифратор на всички четни
състояния. Чрез 8-входов мултиплексор да се реализират функциите f11 и f13.

7. Да се синтезира реверсивен брояч по модул 13. Комбинационно-

логическата схема да се реализира в базис ИЛИ-НЕ. В качеството на елемента-
рен автомат да се използват JK-тригери. Да се включи към брояча дешифратор
на състояния от 0 до 9, а първите три нечетни състояния да се индикират със
светодиод.

8. Да се синтезира реверсивен брояч по модул 14. Комбинационно-

логическата схема да се реализира в базис ИЛИ-НЕ. В качеството на елемента-

219
рен автомат да се използват JK-тригери. С помощта на мултиплексор чрез све-
тодиод да се включат всички нечетни състояния.

9. Да се синтезира четириразряден регистър без предварително нулиране,

приемащ информацията в прав код, изместващ на един разряд наляво, изпълня-
ващ поразрядни операции логическо събиране, логическо умножение, предаващ
информацията в прав код. Към него да се включи дешифратор на четните със-
тояния, а чрез четиривходов мултиплексор да се реализират f11 и f12. За елемен-
тарни автомати да се използват RS-тригери с обратно управление. КЛС да се
реализира в базис ИЛИ-НЕ.

10. Да се синтезира триразряден регистър, приемащ информацията в прав

код, изместващ информацията вляво и вдясно на един разряд, изпълняващ ло-
гическо умножение. Предаването на информацията да се извърши в прав код.
Към регистъра да се включи дешифратор за състояние 1, 3, 5 и 6. Чрез двувхо-
дов мултиплексор да се реализира f2 и f3. В качеството на елементарен автомат
да се използва D-тригер. За реализиране на комбинационно-логическа схема
(КЛС) да се използва свободен базис.

11. Да се синтезира 5-разряден регистър с начално установяване, прие-

мащ информацията в обратен код и изместващ същата на два разряда надясно.
Регистърът да изпълнява поразрядни логически операции логическо събиране и
сума по модул 2. Да предава информацията в парафазен код. Към регистъра да
се включи дешифратор на 2, 4 и 8 състояние. Чрез осемвходов мултиплексор да
се реализира булевата функция 11011. Като елементарни автомати да се изпол-
зват JK-тригери. Комбинационно-логическата схема да се реализира в базис
ИЛИ-НЕ.

12. Да се синтезира петразряден регистър с начално установяване, прие-

мащ информацията в обратен код, изместващ на един разряд надясно и изпъл-
няващ операциите сума по модул две и логическо събиране. Предаването на
информацията да се извърши в обратен код. Да се включи към регистъра де-
шифратор на нечетните състояния. Като елементарни автомати да се използват
RS-тригери, а КЛС да се реализира в базис И-НЕ.

13. Да се синтезира пет разряден регистър без предварително установява-

не, приемащ информацията в прав код, изместващ наляво на два разряда и из-
пълняващ поразрядните логически операции:
- логическо умножение;
- логическо събиране.
Чрез мултиплексор по избор да се реализира f27 или f29 и към него да се
включи светодиодна индикация. Като елементарни автомати да се използват
JK-тригери, а КЛС да се реализира в базис ИЛИ –НЕ.

220
 14. Да се синтезира четириразряден регистър без начално нулиране, при-
емащ информацията в прав код и изпълняващ операциите:
- логическо умножение;
- поразрядно събиране;
- изместване на един разряд наляво;
- предаване на информацията в парафазен код.
Към изхода да се включи кодопреобразувател 2421. В качеството на еле-
ментарни автомати да се използват RS-тригери с обратно управление. Комби-
национно-логическата схема да се реализира в базис И-НЕ.

15. Да се синтезира четириразряден регистър с начално установяване. Да

реализира следните логически операции:
- приемане на информацията в обратен код;
- реверс на един разряд;
- логическо събиране;
- предаване на информацията в прав код.
С дешифратор да се дешифрират четирите старши нечетни състояния, а
чрез мултиплексор двете младши функции. Като елементарен автомат да се из-
ползват D-тригери. КЛС да се реализира в базис И –НЕ.

16. Да се синтезира една тетрада на двоично-десетичен суматор, като су-

маторите се реализират с помощта на мултиплексор. Да се осигури светлинна
индикация на сумата S17.

17. Да се синтезира четириразряден комбинационен суматор, реализиран

в базис ИЛИ-НЕ. Към него да се включи дешифратор на всички четни състоя-
ния.
Чрез мултиплексор да се извеждат значенията на всички нечетни състоя-
ния. Значенията на сумата да се съхранява в регистър без предварително нули-
ране, на базата на RS-тригери.

18. Да се синтезира 4-разряден комбинационен суматор в базис И-НЕ.

Към него да се подвключи декодер на 9; 11; 14; и 15 състояния. Към суматора
да се предвиди подвключване на регистър, изграден на базата на D-тригери,
приемащ информацията в паралелен код. Извеждането на информацията от ре-
гистъра да се извърши в прав код.

19. Да се синтезира една тетрада на двоично-десетичен суматор, като су-

маторите са от натрупващ вид. Към суматора да се включи дешифратор на 9, 11
и 13 състояние.

221
 ЛИТЕРАТУРА

1. Боровски, Б. Попов А., Теория на цифровите и логически схеми. С., Те-

хника
2. Ценкулов, Б. Устройства с ТТЛ и МОП интегрални схеми за автомати-
ката и изчислителната техника. С., Техника
3. Василев, В. Логически основи елементи и схеми на ЕИМ. Ш., ВТС.
1987.
4. Василев, В. Ръководство за лабораторни упражнения по “Елементи и
схеми на компютърни системи”. С., МО, 1998.
5. Даковски, Л. Логически основи на ЦЕИМ. С., Техника ,1978.
6. Конов, К., Димитрова М., Импулсни схеми, С., Техника.
7. Конов, К., Справочник по цифрови интегрални схеми., С., Техника
8. Попов, А ., Оскар, Х., Ръководство за лабораторни упражнения по тео-
рия на цифровите и логически схеми., С., Техника
9. Ю. Казаринов. Проектирование импулсных и цифровых устройств ра-
диотехнических систем., М. Высшая школа

222