MEMORIAS INTRODU °CION CPU MICROPROCESADOR MEMORIA Ly {iy | vers CONTROL DATOS (BC) (DB) DIRECCIONES (BA) Un procesador necesita: ° memorias rapidas, para la ejecucién de programas * memoria de gran capacidad, para los programas o datos JERARQUIA DE MEMORIA ¢ memoria principal, de alta velocidad de acceso para la ejecucién de programas para el acceso de datos en forma inmediata ® memoria de archivo, Jenta, donde se almacena la informacién.de menor urgenciaCLASIFICACION DE MEMORIAS De acuerdo a la forma de acceder a los datos: # Acceso secuencial 0 serie: donde el tiempo de acceso a un determinado dato o palabra almacenada no es constante. sino que depende de su posicién en el arreglo. Por ejemplo: cintas magnéticaé , discos, diskettes, CCD, etc. # Acceso alcatorio: donde el tiempo de acceso a cualquier dato o palabra es independiente de Ia posicién. La mayoria de las memorias semiconductoras son de acceso aleatorio. CLASIFICACION DE MEMORIAS SEMICONDUCTORAS Una memoria semiconductora ideal seria aquélla de bajo costo, alta performance, gran densidad, bajo consumo, acceso aleatorio, no-volatil, facil de testear, altamente confiable ¢ industrialmente estandarizada. RAM (Random Access Memory) : - Memorias Estaticas - Memorias Dinémicas (DRAM) ~ Memorias RAM NO VOLATILES (NVRAM) ROM (Read Only Memory): - ROM : Read Only Memory - PROM : Programmable Read Only Memory - EPROM : Erasable PROM - EEPROM: Erasable Electrically PROM.CARACTERISTICAS DE UNA MEMORIA SEMICONDUCTORA Informacion de memoria ————» palabras (words)! Palabra: es la unidad basica de informacién usada por el procesador Longitud dela Palabras ———> 14,816, 32, 64 N Registros Reg Nal Una memoria se puede pensar como un grupo de registros, donde cada registro almacena una palabra. Sea: N: ntimero de registros >. . capacidad total: MxN M: cantidad de bits /palabra —" mplo: 8K x 1 bit =8 K bits 1K x 8 bit = 8 K bits A cada registro se le asigna un nimero: —-——» DIRECCION45 4 2 A 20 Memorias con sefial para habilitar el buffer de salida (OE): Decoditicador 6lineas 364 WE: sincroniza la escritura QE: sincroniza la lecture CS: habilta el chip, drivers, etc Ig lz ty tg % Input Butler Out put Butter lectura memoria escitua " Rew Réads Write (iW) { Aw Chin Select (C3) =0 habiita es-estados Reg.62 Reg 63 La cantdad de lineas de drecciones K. donde N=2) vatiandolas direc: ciones de 0.2 63(0->N-t) 0 0, Contral de Datos de Entrada Decodificador de columna 1 Nel paeneo cELDAS MEMORIAS }— WEADDRESS ——— | CHIP DE me Algunos chipsitraen co ———| MEMORIA + stano8y + ano TEMPORIZADO DE UNA MEMORIA SEMICONDUCTORA ‘Tiempo de lectura (tg): es el tiempo requerido para leer datos de un determinado lugar de memoria. Se mide desde el momento en que se establecen las direcciones, hasta el momento en que se puede realizar otra operacién de lectura o escritura. Tiempo de acceso (ts): Es el tiempo medido desde que las direcciones son estables hasta que la informacién valida esta presente en el buffer de salida de la memoria. . Tiempo de escritura (twc): similar al tiempo de lectura. Las direcciones deben estar estables durante un periodo de tiempo t,, (tiempo de Set-up) antes que se active la seleccién (/CS). \ tye lectura) . : tye (eseritural 5 "ts Beene Dreccion Valida [ ; | ‘set up address sa) setup aéctess 4 The ‘ cs i cs 4 cs Fi t ‘ naa 1 OR : ' it a a a rind ‘ | Joaove: Dato vaio: |! patos t — 7 jan ce Tido (out) du tt : i ety, tempo de tecupera <<< cién de esciitura) iw=i Riw YA_.. comienza a habiltarse ttcuz’: tiempo que tarda el canal de datos en ir a tres- estados, después que se desactivé la seleccién de memoria. \ teiz : tiempo que tarda el canal de datos cn dejar el tres- estados desde que se selecciona el chip. t,, : tiempo de establecimiento (set up) de las direcciones y de la inicializacion de R/W=0 0 del CS. tha | tiempo de mantenimiento (hold) de las direcciones después de Ja sefial de RW=0. twr : tiempo de recuperacién de memoria Temporizado para memorias con /OE Read: Write: = dp Dt eo tay eee eee ere es reeceDESCRIPCION DE LOS DISTINTOS TIPOS DE MEMORIA Memorias RAM (Random Access Memory) : 1 ° Estaticas ——————+ Volatiles * Dinamicas ———____» Volatiles, Refresco Actualmente hay RAM estaticas de 2Kx8 (6116), 8Kx8 (6264), 32Kx8 (62256) tecnologia CMOS, de alta velocidad. Memorias ROM (Read Only Memory): ADDRESS —«—_ DATOS = 4+ 24 Por cs — Caracteristicas: —> no volatiles, Mask-Programmed ROM: ROM programadas por el fabricante Programmable-ROM (PROM): ROM programables por el usuario Caracteristicas: baja densidad de bits (64x8 - 256x8) y alta velocidad Uso: decodificadores Erasable Programmable ROM (EPROM): ROM programables y borrables (ultravioleta) por el usuario Ejemplos: 2708, 2716, 2716 (2Kx8), 2732 (4Kx8), 2764 (8Kx8), 27128 (16Kx8), 27256 (32Kx8) Uso: memoria de programa para procesadotes en baja escalaElectrically PROM (EEPROM): ROM programables y borrables (Eléctricamente) por ellusuario Pueden ser programadas y borradas en el sistema mismo Memoria Ram No-Volstil: Esta memoria contiene una Ram estatica y una EEPROM, superpuestas bit a bit. Caracteristica: Funciones de Read/Write en un tiempo real sobre la Ram estatica, Junto con la capacidad de almacenaje no volatil de una EEPROM Funciones: ° STORE: Datos deRAM ——» EEPROM (/NE=0 y/WE=0) * RECALL : Datos dé EEPROM—» RAM (/NE=0 y /OE=0) 7 7 oe EEPROM 7 : Arregio. J Ram «Tg oy ’ control = DATA p oe . Rit - Control Aplicaciones: Almacenaje de parametros criticos de un sistema durante fallas de alimentacién o cuando se desconecta el sistema ORGANIZACION DE MEMORIAS ¢ Expansién de palabra. ¢ Expansién de direcciones.Expansién de palabra DIRECCIONES BIW cs Definiciones: Direcciones de palabra: Direcciones que se conectan directamente a las lineas de direcciones del chip. Direcciones de seleccién: Direcciones que intervienen en la seleccién del médulo. Expansion de direcciones Consiste en obtener mayor cantidad de lugares de memoria disponibles, de igual ancho de palabra. oo mayor numero de lineas de direcciones DIRECCIONES Au-Ag Ag RW Aya. Ag&é aw 2 8 aw *o49 ap! Us patosDir Altas —_{ hur ru Dir Bajas Benory Rea vait Mnses Retoj \contader Petreaco “Direcclones de Retresco Canal de Datos FIGURA 2.33516 Chapter 19 Erasure Voltage lash Cor Flash Controt pean Command Register Programming Voltage Switch hae Memory Gell Array Address Butfer Output © Input Data Data Figure 19.22: Block diagram of a flash memory.MAPA Dit MEMORIA: es un diagrama que muestra las direcciones de un sistema, y qué es lo que esta asignado a cada seccién. Ao Ay Ag |A Ag As Ay [Ay Ap A; Ag] __ Hexadecimal Memoria 000/00 00 ]0000 000 1K O1ijttiiijiiig 3EF RAM (A) 50710) (02000 [On OmOHO 400 1K Liijiiirririiga TRF _|_RAM(B) Sea un microprocesador con: 16 bits de direcciones y 8 bits de datos Se desea hallar el mapa de memoria del siguiente hardware Aga ‘ots AoAio Ag-Ato Ag'At0 fe L cs cs os Decodit. | eprom EPROM RAM sp 2a4 Kit 28 He sg @ pw esg_ ea dF Back se debe nw aoe Py, vag Ais AAisAu2 [Ari AioAo Ag |A7 Ag As Aq [Ag Ay Ar Ao | Hexadecimal | Memoria 0000/0000 {0000/0000 0000 (12K 0000 Or. {’tiijr1iii O7EFF EPROM. 0000/1000 /0000/0000 0800 Q)2K 0000 Pudrijriiijr1i1i1 OFFF EPROM 0001 /0000/0000/0000 1000 CS; 0001 Oleslemet ee tegjel ela leiuelleeleelent 1FFF 0 1000 {0000/0000 1800 2K 00 OL TLL’ ftirvijiii1i 1FFF RAM. EPROM (1): 2000, 4000, 6000, ..., E000 EPROM (2): 2800, 4800, ......... E800———¥" "Fold Back’ RAM (3): 3800, 5800, 7800, F800.EPROM (1) coos EPROM (2) aaa LIBRE (CS) a RAM FOLD BACK DE 0009 | 2000 FOLD BACK DE o£00 ] 2800 FOLD BACK DE 1000] 3000 FOLD BACK DE 1800 | 3800 FOLD BACK DE 1800 va Decodificacién completa: wn mapa de memoria se dice que esté completamente especificado cuando no presenta Fold Back. Decodificacién incompleta: wn mapa de memoria se dice incompletamente especificado cuando tiene Fold Back. Q é Como eliminar el “Fold Back” del caso anterior? fants, ay —200 a MH | 2.¢ ma —% | pecoui, Decodificadores con PROM: consiste en reemplazar la légica de decodificacién, por un programa en una memoria de acceso rapido que la simule bo RAM o1 EPROMDitecciones de . Direcciones de Palabras Seleccién Sincronismo ReadAwrite Canal de Datos MEMORIAS DINAMICAS Las memorias RAM dinamcas, al igual que las RAM estaticas, son memorias de lectura/escritura. Problema: no pueden mantener la informacién indefinidamente, atin estando alimentadas oo Refresco / 2mseg La informacién se almacena como carga eléctrica én un capacitor si | SZ S3 | s4 In Ly " Ll out Amplif cr | Y VREF C: es un elemento de memoria S1-S4: son transistores FET © Escritura cerrar $1 y $2, conectando C ala entrada ¢ Lectura cerrar $3, conectando el capacitor C al comparador, luego cerrar $2 y S4, para no alterar al valor de C Una operacion de lectura. ————» refresca el dato en memoria Desventaja: volatilidad Ventajas: alta densidad, bajo consumo y alta velocidadSeleccién Lineal: consiste en emplear un. bit de direccién individual para manejar Ag Ads 059, 0 directamente el CS de un especifico chip de memoria Ao A109 AoArig Aa Ato if Tt A B c 2K 2K 2K &s cs cs An Ja 12 Aa coco A.BLC O7FF NO 0800 B.C OFFF NG 1000, Cc AEF NO 1800 FFF Sy 2000 a 27FF 7 NO (2800 2FEF St 3000 Fi si S7FF. Problema: Al direccionar se debe tener cuidado de no solapar las memorias Ejemplo: manejo de memorias con /OE y sin /OE Direcciones de Seleccion Sincronismo Read'wite —— Direcciones de Palabras ) Canal de DatosYord Li bit bj de ae oa Uo] Vine Tiempo minimo de refresco: —______-» 2 mseg. Si el refresco se hiciera accediendo a cada bit individualmente, deberia realizarse un refresvo cada i22 nseg para una memoria de 16k bits ( Zmseg/ 16K) memorias dinamicas se constituyen como un arreglo de bits en dos dimensiones, de manera que se refresquen todos los biis de una fila cuando se accede a cualquier bit de la misma Memoria 16 Kbits (arreglo de 128 filas * 128 columnas): 128 lecturas cada 2 mseg 15,6 uscg (2mscg/128) Si el tiempo de acceso a una DRAM es de 200 nseg, el refresco ocuparia apenas dei orden dei 2,5% dei ancho de banda disponibie. Configuracién para una memoria de 64K * 1 bit Av=0 128 tilas AT=L 128 filas 256 columnas Agv Aq NC cas Ras ___4 ; * En algunos c.i. VE ___4 (MC 6664) se usa DATA IN ——_4 como /REFRESH (re- fresco automatico) DATA OUT?—JTEMPORIZADO DE UNA MEMORIA DINAMICA Tiempo de lectura Tiempo de Escritura tras tcas cas | ———_____f / \ talk) yal fea pix COC >—— tS = 27, Dato. Dato leido out = ta] tio 5 eee Dato eso. >——— in e12| nr ea] tis VE { MODOS DE REFRESCO o CAS BEFORE RAS © LECTURA e RAS ONLY ° ENMASCARADOj_Tigaco de lecture |, Than de Holzasco aes eee | aes ee ut 4" Direccién de la fila del dato del ciclo de lectura 2" Direccién de la columna sel dato del ciclo de lectura 3” Direccién de la fila a refrescar ESQUEMAS DE CONTROL e INTER CALADG © RoBe DE cicLos * BURST Acceso a aexoria por el procesadar Refresco de una fila de aenorda PL Interleaved Retresco de pacas filas ———, | Cycle Steal Refresco conpleto de nexoria fered eee LO LCE RESO Burstvir WK tix. Fils WILL, Pata drestadas RAS onty "Re _—_—, S-estados FIGURA 2.20 CAS BEFORE RASid. te | SMO NEE Ne CO Sky AU INL a >| @ Q >| al = ii Memory Address Address Buffer Row Decoder Memory Cell Array (4,194,304 Dynamic Memory Cells) Sense Amplifier VO-Gate Column Decoder Figure 19.2: Block diagram of @ dynamic RAM. The memory cells are arranged in a matrix, cell array. The address buffer sequentially accepts the row and column addresses and transngi and column decoder, respectively. The decoders drive internal signal lines and gates so that essed memory cell is transmitted to the data buffer after a short time period to be output. the so-called memory ts them to the row he data of theMemory Chips 483 Colum + Column 2 ‘ Column Prectiarge Circuit Unit Memory Cell Veen Row g Row Decoder Memory Cell Aray of i i ee U } ' ane io Gate Bock f Figure 19.3: Memory cell array and 110 peripherals. The unit memory cell for holding one bit comprises a erpcitor and a transistor. The word lines turn on the access transistors of a row and the column decoder selects pt bil line pair. The data of a memory cell is thus transmitted onto the 1/0 line pair and afterwards to the data culput buffer:Memory Chips 493 (1) Serial Mode Figure 19.9: Signals during a read access in various DRAM operating modes.