République Tunisienne

Ministère de l'enseignement supérieure

Et de la recherche scientifique

Rapport d'exposé concernant :

LTAIEF MAJDA

1
 Remerciements

Au terme de cet exposé, on tient à exprimer nos respects et nos connaissances à tous ceux qui nous ont
aidé à élaborer cet exposé dans des conditions favorables.

On tient à exprimer nos vifs remerciements et notre profonde gratitude à Mme Ltaief.M de nous avoir
fait faire cet exposé, ce qui nous a permis de mieux comprendre le cours.

On adresse également nos remerciements à nos camarades.

En résumé, nous adressons nos sincères sentiments de vivre reconnaissances à tous ceux qui ont
contribués du près ou de loin afin que ce modeste exposé voie le jour.

2
 Sommaire

1. Introduction ……………………………………………………………….…..p 4

2. Les additionneurs de base …………………………………………………..…p 5

3. Le soustracteur …………………………………………………………….….p 10

4. Le comparateur………………………………………………………………...p 14

5. Le codeur…………………………………………………………………........p 20

6. Le décodeur…………………………………………………………………….p 26

7. Le transcodeur………………………………………………………………….p 32

8. Le multiplexeur…………………………………………………………………p 39

9. Le démultiplexeur………………………………………………………………p 41

10. Le multiplicateur …………………………………………………………….…p 43

11. Conclusion générale………………………………………………………….…p 43

12. Bibliographie…………………………………………………………………....p 44

13. Netographie…………………………………………………………………..…p 44

14. Figures et schémas………………………………………………………………p 45

3
 Les circuits logiques combinatoires

1. Introduction

Un système logique est dit combinatoire lorsque ses fonctions de sortie sont complètement définies par
la connaissance des combinaisons des variables d'entrée, c'est à dire par les conditions précisées par
l'énoncé du problème. L'état des sorties ne dépend ainsi que de l'état actuel des entrées.
En fait tout type de machine est conçu à partir de circuits intégrés qui ont tous une fonction spécialisée
(mémoire, circuit décodant les instructions ...etc.). Ces circuits sont faits à partir de circuits logiques afin
d'exécuter des opérations sur des variables logiques dont leur transmission de données nécessite
fréquemment des opérations de conversion.
On utilise pour cela des circuits combinatoires. Pour réaliser un circuit logique combinatoire, le
concepteur doit utiliser plusieurs portes logiques élémentaires. Pour faciliter sa tâche, les fabricants
fournissent des circuits sous forme intégrés comportant chacun plusieurs portes à des degrés
d’intégration différents.
Il existe plusieurs dispositifs logiques combinatoires couramment utilisé dans les systèmes numériques.
On peut citer les codeurs, les décodeurs, les transcodeurs, les multiplexeurs, les démultiplexeurs, les
comparateurs …

4
 2. Les additionneurs de base
Les additionneurs sont d’une grande importance non seulement dans les ordinateurs, mais aussi dans un
grand nombre de systèmes traitant des données numériques.
L’addition est une opération arithmétique de base. Comme en décimal, nous devons tenir compte d’une
retenue.

2.1 Demi-additionneur :

A S

B R

Figure 2.1 : Symbole logique d’un demi-additionneur

Le circuit qui permettrait d’effectuer l’addition des deux bits de plus bas poids est appelé demi-
additionneur.

Ecrivons la table de vérité de celui-ci :

Les expressions logiques des sorties sont déduites directement à partir de la table de vérité :

5
D'après ces équations, un demi-additionneur est alors représenté par le logigramme suivant :

Figure 2.2 : Logigramme d’un demi-additionneur

Le schéma bloc est alors :

2.2 Additionneur complet :

Un additionneur complet nécessite une entrée supplémentaire : une retenue. En fait, il prend deux bits
d’entrée et une retenue d’entrée et produit deux sorties une somme et une retenue.
A S
B Rn+1
Rn

Figure 2.3 : Symbole logique d’un additionneur complet

6
2.2.1 Additionneur complet à un seul bit :

Il s'agit d'additionner deux nombres A et B à un seul bit en tenant compte d'une retenue antérieure Rn.
Il présente deux sorties Sn et Rn+1.

Ecrivons la table de vérité de celui-ci :

Les expressions logiques des sorties sont déduites directement à partir de la table de vérité :

7
 D'après ces équations, un additionneur complet à un seul bit est alors représenté par le logigramme
suivant :

Figure 2.4 : Logigramme d’un additionneur complet à 1 bit

L'examen de ce logigramme fait apparaître deux demi-additionneurs et une porte OU, ceci permet de
représenter le schéma bloc en utilisant des demi-additionneurs comme le montre la figure ci-après :

Le schéma bloc d'un additionneur complet à un seul bit est alors :

8
2.2.2. Additionneur de deux nombres à plusieurs bits :
Soient deux nombres A et B représentés sur n bits tels que

Pour additionner A et B, il faut additionner les bits et en commençant par ceux de plus faible rang
et en tenant compte des retenues. Donc, il faut regrouper en cascade n additionneurs complets à un bit.
Ainsi, un additionneur complet de rang i est modélisé par :

Remarque :
Il est évident que l'entrée R0 de l'additionneur à un bit de rang zéro est égale à zéro :

Exemple : Additionneur de deux nombres à 4 bits

Ainsi, la somme s'écrit sous la forme suivante :

9
1. Le soustracteur :
Dans l' électronique , un soustracteur peut être conçu en utilisant la même approche que celle
d'un sommateur . Le binaire processus de soustraction est résumée ci - dessous. Comme avec un
additionneur, dans le cas général des calculs sur des nombres à plusieurs bits, trois bits de sont impliqués
dans l' exécution de la soustraction pour chaque bit de la différence : le diminuende ( ), soustraction ( ),
et une retenue à partir de la précédente (moins significatif) position d'ordre de bits ( ).

3.1. Demi-soustracteur :
La demi - soustracteur est un circuit combinatoire qui est utilisé pour effectuer une soustraction de deux
bits. Il dispose de deux entrées, l' diminuende et soustractif et deux sorties la différence et emprunter des
sommes.
La retenue des signaux est activée lorsque le soustracteur doit emprunter à la position suivante dans une
soustraction à plusieurs chiffres.

A D
DS
B E
Figure 3.1 : Symbole logique d’un demi-soustracteur

Ecrivons la table de vérité de celui-ci :

Les expressions logiques des sorties sont déduites directement à partir de la table de vérité :

10
D'après ces équations, un demi-soustracteur est alors représenté par le logigramme suivant :

Figure 3.2 : Logigramme d’un demi-soustracteur

Le schéma bloc est alors :

3.2. Soustracteur complet :

Le soustracteur complet est un circuit combinatoire qui est utilisé pour effectuer la soustraction des trois
entrées des bits : le diminuende , à soustraire , et emprunter . Le soustracteur complet génère deux bits de
sortie.

SC

Figure 3.3 : Symbole logique d’un soustracteur complet

11
3.2.1 Soustracteur complet à un seul bit :
Il s'agit d'effectuer la différence A-B de deux nombres A et B à un seul bit en tenant compte d'un
emprunt antérieur En. Il présente deux sorties Dn et En+1.

Ecrivons la table de vérité de celui-ci :

Les expressions logiques des sorties sont déduites directement à partir de la table de vérité :

12
D'après ces équations, un soustracteur complet à un seul bit est alors représenté par le logigramme
suivant :

Figure 3.4 : Logigramme d’un soustracteur complet à 1 bit

L'examen de ce logigramme fait apparaître deux demi-soustracteurs et une porte OU. Ceci permet de
représenter le schéma bloc en utilisant des demi-soustracteurs comme le montre la figure ci-après :

Le schéma bloc d'un soustracteur complet à un seul bit est alors :

3.2.2 Soustracteur de deux nombres à plusieurs bits :

Un Soustracteur Complet (à N-bit) peut aisément se réaliser en ayant en tête cette propriété :
Soustraire un nombre est la même chose que :
13
 - Performer le complément à2 (C’2) de ce nombre …
- Et faire l’addition ensuite.
Ainsi si on ajoute à un additionner complet (à n-bit) une logique hardware réalisant « le complément à 2
», le Soustracteur Complet (à n-bit), se déduit directement de l’additionner en question.
Pour N=4 : Soustracteur Complet 4-bits

Ce circuit réalise, dans le cas ou le signal de control S= ‘1’, l’addition de A (A3 A2 A1 A0) avec B’, qui
est le Complément de ‘1’ de B (B3 B2 B1 B0) + 1.
C’est à dire, l’addition de A avec le Complément de ‘1’ de B
Ce qui revient à effectuer l’opération : D= A-B

4. Le comparateur :
Le comparateur est un circuit arithmétique permettant de comparer deux nombres binaires A et B. A et
B doivent avoir la même longueur (nombre de bits). On cherche à savoir si A > B, A<B ou A=B. On
comprend donc que le circuit répond à une question à trois choix.

• Il possède 2 entrées :
- A : sur un ou n bit(s)
- B : sur un ou n bit(s)
• Il possède 3 sorties
- S1 : égalité (A=B)
- S3 : inférieur (A < B)
- S2 : supérieur (A > B)

Figure 4.1 : Symbole logique d’un comparateur

Principe :
Les bits de même rang Ai et Bi des 2 mots à comparer sont analysés par une fonction "OU-exclusif-
NON" pour donner en sortie l'indication d'égalité (e=1) ou de non égalité (e=0). Les 2 mots A et B sont
égaux si et seulement si tous leurs bits de même rang Ai et Bi sont égaux. En conséquence pour obtenir
A=B, il suffit de mettre en condition "ET" les différents résultats.

14
 4.1 Comparateur de deux nombres à 1 bit :
C'est la forme la plus simple des comparateurs présentant deux nombres A et B à 1 bit.

Figure 4.2 : Symbole logique d’un comparateur à 1 bit

Ecrivons la table de vérité de celui-ci :

Les expressions logiques des sorties sont déduites directement à partir de la table de vérité :

15
Schéma logique à portes NAND :

D'après ces équations, un soustracteur complet à un seul bit est alors représenté par le
Logigramme suivant :

Figure 4.3 : Logigramme d’un comparateur à 1 bit

4.2 Comparateur de deux nombres à 2 bits :

Soient

16
 Figure 4.4 : Symbole logique d’un comparateur à 2 bits

Le fonctionnement du comparateur à 2 bits peut être déduit de celui à 1 seul bit. En effet, pour comparer
deux nombres à 2 bits, il faut comparer les bits de même rang :

Ecrivons la table de vérité de celui-ci :

Les expressions logiques des sorties sont déduites directement à partir de la table de vérité :

17
Ainsi, le logigramme d'un tel comparateur peut être représenté comme le montre la figure ci-dessous :

Remarque :
En général, pour comparer deux nombres à n bits, il faut utiliser n comparateurs à 1 seul bit.

Exemple : Analyse d’un comparateur intégré 7485

Le circuit intégré 7485 est un comparateur 4 bits, c'est-à-dire qu'il effectue la comparaison de deux
nombres de 4 bits. De plus, il dispose de 3 entrées notées A = B, A > B et A < B qui autorisent la mise en
cascade de plusieurs circuits comparateurs du même type. Ainsi, on peut comparer des nombres de 8, 12,
16 bits.... Le brochage et le schéma logique de ce circuit est donné à la figure suivante.

Figure 4.5 : Brochage et Schéma logique du circuit intégré 7485

18
 Avec ce circuit, on compare le nombre A composé des bits A3, A2, A1 et A0 (A3 = MSB et A0 = LSB)
avec le nombre B composé des bits B3, B2, B1 et B0 (B3 = MSB et B0 = LSB). La table de vérité de la
figure suivante met en évidence l'action des entrées A > B, A < B et A = B.
Ecrivons la table de vérité de celui-ci :

En mettant en série deux comparateurs 7485, on peut comparer deux nombres de 8 bits. Il suffit de relier
la sortie A = B du premier comparateur à l'entrée correspondante du second et de faire de même avec les
sorties A > B et A < B. Les liaisons à effectuer sont indiquées à la figure suivante.

Figure 4.6 : Mise en cascade de deux circuits intégrés 7485

19
 5. Le codeur :
Lors du dialogue avec une machine (par exemple une calculatrice), l'opérateur introduit des données.
Les informations doivent être compréhensibles et exploitable par la machine. Pour cela, il faut convertir
les symboles décimaux en symboles binaires.
Le processus de conversion de symboles ou nombres familiers en un format codé s’appelle le codage.
Les Codeurs sont utilisés pour la compression des données.
C’est un circuit combinatoire qui est constitué de :
– Il possède 2^n entrées
– N sortie
– Pour chaque combinaison en entrée on va avoir son numéro (en binaire) à la sortie.

Le principe de fonctionnement d’un codeur est le suivant : lorsqu’une entrée est activée, les sorties
affichent la valeur correspondant au numéro de l’entrée dans le code binaire choisi. Un codeur peut être
vu comme un convertisseur du code décimal vers un code binaire. Une seule entrée du codeur doit
normalement être activée à la fois. Dans le cas où le code en sortie est le code binaire pur, le circuit
correspondant possède N entrées et n sorties, avec 2n−1 < N ≤ 2n.

5.1 Codeur 4 voies d’entrées et 2 bits de sortie :

4 entrées dont une représentation

Seule est activée binaire de l'entrée
à la fois activée (n bits)
M<2^n
Figure 5.1 : Symbole logique d’un codeur à (4->2)

Ecrivons la table de vérité de celui-ci :

20
Les expressions logiques des sorties sont déduites directement à partir de la table de vérité :

S1=1 si (A2=1) ou (A3=1) ; S1=A2+A3

S0=1 si (A1=1) ou (A3=1) ; S0=A1+A3

Figure 5.2 : Schéma du logigramme d’un codeur

Si nous activons simultanément les entrées A1et A2du codeur ci-dessus, les sorties S1S0 présente le
nombre 11 qui ne correspond pas au code de l'une ou de l'autre des entrées activées. C'est plutôt le code
qui représente l'activation de A3.

Pour résoudre ce problème on utilise un codeur de priorité qui choisit le plus grand nombre lorsque
plusieurs entrées sont activées à la fois.
Exemple, lorsqu’A1et A2sont activées simultanément S1S0sera égale à 10 qui représentent l'activation
de A0.

5.2 Codeur de priorité

C’est un dispositif qui réalise le codage du numéro le plus élevé dans le cas ou plusieurs entrées
seraient actionnées. Pour cette raison, ce codeur possède des circuits logiques en plus, de sorte que le
code de sortie choisi quand deux entrés sont actives soit celui qui correspond au nombre supérieur.

21
Ecrivons la table de vérité de celui-ci :

5.3 Codeur décimal -DCB :

Ce type de codeur possède 10 entrées (une pour chaque chiffre décimal) et quatre sorties correspondant
au code DCB. Il s’agit d’un codeur 10 lignes à quatre lignes.

Figure 5.3 : Symbole logique d’un codeur décimal-DCB

22
Ecrivons la table de vérité de celui-ci :

Les expressions logiques des sorties sont déduites directement à partir de la table de vérité :

Figure 5.4 : Diagramme logique d’un codeur décimal-DCB

23
5.4 Codeur binaire 8 vers 3 :
Ce codeur reçoit une information codée sur une de ses huit entrées et génère l’équivalent binaire sur les
sorties S0 à S2. Une seule entrée doit être active à la fois.

Figure 5.5 : Symbole logique d’un codeur 8->3

Ecrivons la table de vérité de celui-ci :

Les expressions logiques des sorties sont déduites directement à partir de la table de vérité :
S0 = E1 + E3 + E5 + E7
S1 = E2 + E3 + E6 + E7
S2 = E4 + E5 + E6 + E7

Figure 5.6 : Diagramme logique d’un codeur 8->3

5.5 Codeur binaire 16 vers 4 :

24
 Ce codeur reçoit une information codée sur une de ses 16 entrées et génère l’équivalent binaire sur les 4
sorties S0 à S3. Une seule entrée doit être active à la fois.

Figure 5.7 : Symbole logique d’un codeur 16->4

Ecrivons la table de vérité de celui-ci :

Les expressions logiques des sorties sont déduites directement à partir de la table de vérité :

S0 = E1+E3+E5+E7+E9+E11+E13+E15
S1 = E2+E3+E6+E7+E10+E11+E14+E15
S2 = E4+E5+E6+E7+E12+E13+E14+E15
S3 = E8+E9+E10+E11+E12+E13+E14+E15

25
 Figure 5.8 : Diagramme logique d’un codeur 16->4

6. Le décodeur :
C’est un circuit combinatoire qui est constitué de :
– N : entrées de données
– 2^n sorties
– Pour chaque combinaison en entrée une seule sortie est active à la fois
La fonction d’un décodeur est de reconnaître une combinaison de bits en entrée (le code) et de signaler
la présence de ce code en mettant un signal en sortie à 1.

Suivant le type de décodeur, la sortie peut traduire deux fonctions :

• Convertisseur de code à un code de sortie d'entrée correspond un code de sortie.
• Sélecteur de sortie : Une seule sortie parmi les M disponibles est activée à la fois en fonction de la
valeur binaire affichée à l'entré.
Ces fonctions permettent d'activer (sélectionner) un circuit intégré parmi plusieurs.

6.1 Décodeur 1 parmi 4 :

Pour pouvoir activer toutes les 4 voies on a besoin de 2 bits à l'entrée car c'est 2^2 =4

26
2 bits une seule sortie
2^2=4 parmi les 4 est
Combinaisons activée à la fois

Figure 6.1 : Symbole logique d’un décodeur 1 parmi 4

Ecrivons la table de vérité de celui-ci :

Les expressions logiques des sorties sont déduites directement à partir de la table de vérité :

Figure 6.2 : Schéma du logigramme d’un décodeur

6.2 Décodeur BCD :

Les 10 chiffres décimaux (0 à 9) et parfois les caractères de l'hexadécimal (A à F) peuvent être

configurés au moyen de 7 segments (voir ci-dessous). Chaque segment est constitué d'un matériau qui
émet de la lumière lorsqu'il est traversé par un courant. Les matériaux les plus utilisés sont les LED et les
filaments incandescents.

27
 Figure 6.3 : Disposition des 7 segments

Ecrivons la table de vérité de celui-ci :

Les expressions logiques des sorties sont déduites directement à partir de la table de vérité :

28
 Figure 6.4 : Schéma du logigramme d’un décodeur DCB

6.3 Décodeur 3 vers 8 :

Ecrivons la table de vérité de celui-ci :

Les expressions logiques des sorties sont déduites directement à partir de la table de vérité :

29
 Figure 6.5 : Schéma du logigramme d’un décodeur 3->8

6.4 Décodeur 4 vers 16 :

Ecrivons la table de vérité de celui-ci :

30
Les expressions logiques des sorties sont déduites directement à partir de la table de vérité :

Figure 6.6 : Schéma du logigramme d’un décodeur 4->16

31
 7. Transcodeur :

Le transcodeur est un circuit combinatoire, permet de passer d'un code à un autre. Il calcule chaque
sortie Sj en fonction des combinaisons des entrées Ei.
Il n'existe pas un code binaire meilleur que tous les autres : aussi en utilise-t-on plusieurs avec des
transcodeurs pour passer de l'un à l'autre.
Leurs utilisations en nombres relativement limités expliquent qu'on ne les trouve pas tous sous forme
de circuits intégrés : il faut alors les réaliser à l'aide de portes logiques ET-NON, OU NON ... etc.
La réalisation pratique d’un transcodeur passe par l’écriture de sa table de vérité, puis par la recherche
des équations de sorties avec les tableaux de Karnaugh.

Figure 7.1 : Symbole logique d’un transcodeur

- n est le nombre des bits du code d'entrée

- m est le nombre de bits du code de sortie

7.1 Transcodeur DCB/DCB excédent 3 :

Figure 7.2 : Symbole logique d’un transcodeur DCB/DCB excédent 3

32
Ecrivons la table de vérité de celui-ci :

Les tableaux de Karnaugh :

33
Les expressions logiques des sorties sont déduites directement à partir de la table de vérité :

Figure 7.3 : Schéma du logigramme d’un transcodeur DCB/DCB excédent 3

34
7.2 Transcodeur DCB excédent 3 / DCB :

Figure 7.4 : Symbole logique d’un transcodeur DCB excédent 3 / DCB

Ecrivons la table de vérité de celui-ci :

Les tableaux de Karnaugh :

35
Les expressions logiques des sorties sont déduites directement à partir de la table de vérité :

Figure 7.5 : Schéma du logigramme logique d’un transcodeur DCB excédent 3 / DCB

7.3 Transcodeur Binaire / Gray :

La construction du code Gray pour les nombres de 0 à 15 est représentée par la table
suivante :

36
Etablissons un diagramme de Karnaugh pour G1, G2, G3, G4 à partir de B1, B2, B3 et B4 :

Nous pouvons maintenant établir les équations de G1 à G4 :

37
Nous pouvons remarquer que le passage du binaire pur au code Gray se fait en effectuant une
opération OU Exclusif. Le circuit du transcodeur est très simple. En désignant par Bn (B1 =
LSB) un bit quelconque en code binaire pur et par Gn le bit recherché en code Gray, nous
avons alors :

Figure 7.6 : Schéma du logigramme d’un transcodeur binaire / gray

7.4 Transcodeur Gray / Binaire :

Pour obtenir le circuit d’un transcodeur du code gray vers le code binaire, il suffit d’inverser
la table de vérité du transcodeur binaire vers gray on prend comme entrées G1, G2, G3 et G4
et comme sorties B1, B2, B3 et B4.

Figure 7.7 : Schéma du logigramme d’un transcodeur Gray / Binaire

38
Remarque :
• Transcodeur 10 vers 4 équivalent à un codeur 10 vers 4.
• Transcodeur 4 vers 10 équivalent à un décodeur 4 vers 10.

8. Multiplexeur :

Le multiplexeur est un circuit possédant plusieurs entrées et une seule sortie. Suivant la valeur
de l'adresse, une seule entée est transmise en sortie.

Figure 8.1 : Symbole logique du multiplexeur

p est le nombre d'adresses (entrées de sélection)

n est le nombre d'entrées d'informations
Un nombre p d'adresse permet le multiplexage de n entrées d'informations tel que n = 2^p.

8.1 Multiplexeur 2 entrées – 1 sortie :

On suppose :
Si A=0, alors S=E0 : on transmet le données E0
Si A=1, alors S=E1 : on transmet le données E1

Figure 8.2 : Symbole logique du multiplexeur 2->1

39
Ecrivons la table de vérité de celui-ci :

Le tableau de Karnaugh permettant de simplifier l'expression booléenne de la sortie S est :

L'expression logique est :

Figure 8.3 : Schéma du logigramme du multiplexeur 2->1

40
Ce circuit peur être représenté en utilisant seulement des portes NAND à deux entrées. Pour
cela on doit écrire :

Figure 8.4 : Schéma du logigramme du multiplexeur 2->1

9. Démultiplexeur :

Le démultiplexeur est un circuit possédant une ou plusieurs entrées et plusieurs sorties.

Suivant la valeur de l'adresse, une entrée est transmise vers l'une des sorties.

Figure 9.1 : Symbole logique de démultiplexeur

41
9.1 Démultiplexeur 1 entrée – 2 sorties :

Figure 9.2 : Symbole logique de démultiplexeur 1->2

Suivant la valeur de l'adresse A, l'entrée E est transmise vers l'une des deux sorties S0 et S1.

Supposons :
Si A=0 alors S0=E
Si A=1 alors S1=E

Ce qui permet de tracer la table de vérité suivante :

Les expressions des sorties sont alors :

Figure 9.3 : Schéma du logigramme du démultiplexeur 1->2

42
 10. Multiplicateur :

Un multiplieur est un circuit électronique effectuant une multiplication. Des multiplieurs sont
intégrés dans la plupart des processeurs actuels.

Conception d'un circuit multiplicateur de deux nombres d'un bit chacun :

Tableau de vérité :

Figure 9.3 : Schéma du logigramme du multiplicateur

11. Conclusion générale :

En logique combinatoire sont traités la représentation des nombres, l'algèbre de

Boole et les fonctions élémentaires, la description et la simplification des fonctions
logiques ainsi que les aspects technologiques à prendre en compte lors de la réalisation
d'un dispositif logique.

43
12. Bibliographie :

• Systèmes logiques 1 : Chapitre 3 Les circuits combinatoires (Hatem CHOUCHANE,

ISET de Sousse)
• (c) Hiver 2003, Rachid Beguenane DSA-UQAC
• Les circuits combinatoires (Dr. Essid Chaker)
• Systèmes Logiques (S.L-Iset Kass-Dép Elec-JLALI. F )
• Les circuits logiques combinatoire (Ouerghemmi N & Tarhouni W)

13. Netographie :

• https://www.irif.fr/~carton/Enseignement/Architecture/Cours/Adders/index.html
• https://fr.wikipedia.org/wiki/Additionneur
• http://ressources.univ-
lemans.fr/AccesLibre/UM/Pedago/physique/02/electro/addi4bits.html
• https://fr.qwe.wiki/wiki/Subtractor
• https://fr.slideshare.net/bilal001/compteurs-logique-combinatoire
• http://genie-indus.e-monsite.com/medias/files/tp1.pdf
• http://genie-indus.e-monsite.com/medias/files/tp2.pdf
• https://www.electronique-et-informatique.fr/Electronique-et-
Informatique/Digit/Data_book.php
• https://www.wikiwand.com/fr/Circuit_int%C3%A9gr%C3%A9_7486
• https://www.technologuepro.com/cours-systemes-logiques-1/chapitre-3-les-circuits-
combinatoires.pdf
• https://fr.wikipedia.org/wiki/Multiplieur

44
14. Figures et schémas :

Figure 2.1 : Symbole logique d’un demi-additionneur ................................................p5

Figure 2.2 : Logigramme d’un demi-additionneur.......................................................p6
Figure 2.3 : Symbole logique d’un additionneur complet...........................................p6
Figure 2.4 : Logigramme d’un additionneur complet à 1 bit ......................................p8
Figure 3.1 : Symbole logique d’un demi-soustracteur................................................p10
Figure 3.2 : Logigramme d’un demi-soustracteur......................................................p11
Figure 3.3 : Symbole logique d’un soustracteur complet...........................................p11
Figure 3.4 : Logigramme d’un soustracteur complet à 1 bit……………………...…p13
Figure 4.1 : Symbole logique d’un comparateur.........................................................p14
Figure 4.2 : Symbole logique d’un comparateur à 1 bit..............................................p15
Figure 4.3 : Logigramme d’un comparateur à 1 bit....................................................p16
Figure 4.4 : Symbole logique d’un comparateur à 2 bits............................................p17
Figure 4.5 : Brochage et Schéma logique du circuit intégré 7485…………………..p18
Figure 4.6 : Mise en cascade de deux circuits intégrés 7485 .....................................p19
Figure 5.1 : Symbole logique d’un codeur à (4->2)...................................................p.20
Figure 5.2 : Schéma du logigramme d’un codeur .....................................................p21
Figure 5.3 : Symbole logique d’un codeur décimal-DCB .........................................p22
Figure 5.4 : Diagramme logique d’un codeur décimal-DCB......................................p23
Figure 5.5 : Symbole logique d’un codeur 8->3.........................................................p24
Figure 5.6 : Diagramme logique d’un codeur 8->3....................................................p24
Figure 5.7 : Symbole logique d’un codeur 16->4.......................................................p25
Figure 5.8 : Diagramme logique d’un codeur 16->4..................................................p26
Figure 6.1 : Symbole logique d’un décodeur 1 parmi 4..............................................p27
Figure 6.2 : Schéma du logigramme d’un décodeur...................................................p27
Figure 6.3 : Disposition des 7 segments.....................................................................p28
Figure 6.4 : Schéma du logigramme d’un décodeur DCB..........................................p29
Figure 6.5 : Schéma du logigramme d’un décodeur 3->8..........................................p30
Figure 6.6 : Schéma du logigramme d’un décodeur 4->16 .......................................p31
Figure 7.1 : Symbole logique d’un transcodeur.........................................................p32
Figure 7.2 : Symbole logique d’un transcodeur DCB/DCB excédent 3……………p32
Figure 7.3 : Schéma du logigramme d’un transcodeur DCB/DCB excédent 3…….p34
Figure 7.4 : Symbole logique d’un transcodeur DCB excédent 3 / DCB ………….p35
Figure 7.5 : Schéma du logigramme logique d’un transcodeur DCB excédent 3 /
DCB............................................................................................................................p36
Figure 7.6 : Schéma du logigramme d’un transcodeur binaire / gray........................p38
Figure 7.7 : Schéma du logigramme d’un transcodeur Gray / Binaire......................p38
Figure 8.1 : Symbole logique du multiplexeur...........................................................p39
Figure 8.2 : Symbole logique du multiplexeur 2->1..................................................p39
Figure 8.3 : Schéma du logigramme du multiplexeur 2->1.......................................p40
Figure 8.4 : Schéma du logigramme du multiplexeur 2->1.......................................p41
Figure 9.1 : Symbole logique de démultiplexeur.......................................................p41
Figure 9.2 : Symbole logique de démultiplexeur 1->2..............................................p42
Figure 9.3 : Schéma du logigramme du démultiplexeur 1->2...................................p42
Figure 9.3 : Schéma du logigramme du multiplicateur..............................................p43

45