Laporan Modul 5

LAPORAN HASIL PRAKTIKUM
SISTEM DIGITAL
NAMA : RESHA ANANDA RAHMAN

NIM : 203010503009
KELAS :A
MODUL : 5 Pencacah (Counter)
JURUSAN/PROGRAM STUDI TEKNIK INFORMATIKA

FAKULTAS TEKNIK
UNIVERSITAS PALANGKARAYA
2020
BAB I
TAJUAN DAN LANGKAH TEORI
1. Tujuan
A. Mahasiswa dapat memahami prinsip kerja pencacah.
B. Mahasiswa dapat merangkai pencacah mundur asinkron modulo 8 (3
bit) menggunakan JK FLIP – FLOP.
C. Mahasiswa dapat merangakai pencacah maju asinkron 8 (3 bit)
menggunakan JK FLIP – FLOP.
2. Landasan Teori
Pencacah (Counter) adalah rangkaian logika sekuensial yang
dappat berfungsi untuk menghitung jumlah pulsa yang masuk dalam
bentuk bilangan biner. Mencacah dapat diartikan menghitung, hampir
semua sistem logika menerapkan pencacah. Fungsi dasar pencacah adalah
mengingat beberapa banyak pulsa detak yang telah dimasukkan kepada
masukkan, sehingga pengertian paling dasar pencacah adalah sistem
memori.
Pencacah termasuk dalam kelompok rangakaian sekuensial yang
merupakan gabungan antara rangkaian kombinasional dan flip – flop.
Dengan demikian flip – flop merupakan komponen utama dalam
rangakaian pencacah. Menurut cara kerja masukkan pulsa kedalam setiap
flip -flop, maka counter. Menurut urutan hitungan yang terbentuk pada
outputnya, counter dibagi kedalam Up counter, Down counter dan Up –
Down counter.
A. Asynchronous counter
Asynchronous counter disebut ripple through counter, karena
output masing – masing flip – flop yang digunakan akan berubah
kondisi dari 0 ke 1 atau sebaliknya secara berurutan. Hal ini karena flip
– flop yang paling ujung saja yang dikendalikan sinyal lainnya diambil
dari masing flip – flop sebelumnya.
B. Synchronous Counter
Pencacah sinkron biasa dinamakan dengan juga pencacah jajar.
Synchronous Counter memiliki pemicuan dari sumber clock yang sama
dan susunan flip – flop nya adalah paralel. Dalam Synchronous
Counter ini sendiri terdapat perbadaan atau manipulasi gerbang
dasarnya yang menyebabkan perbedaan waktu tunda yang disebut
carry propagation delay.
Pada Counter Sinkron, sumber clock nya diberikkan pada masing –
masing input clock dari flip – flop penyusunnya, sehingga apabila ada
perubahan pulsa dari sumber, maka perubahan tersebut akan men-
trigger seluruh flip – flop secara bersama – sama.
C. Perbedaan pencacah sinkron dengan asinkron.

1) Pencacah Sinkron
a) Masukkan untuk clock dikembalikan secara serempak.
b) Waktu penundaa counter adalah sama dengan penundaan satu
flip – flop.
c) Sering juga dinamakan pencacah jajar atau paralel.
2) Pencacah Asinkron
a) Masukkan clock dikembalikan secara tak serempak atau tidak
secara berurutan.
b) Waktu penundaan counter adalah waktu semua penundaan flip
– flop dijumlahkan.
c) Seringjuga dinamakan pencacah seri atau pencacah biner.
BAB II
PEMBAHASAN
PRODEDUR PERCOBAAN
1. Rangkaialah JK FLIP – FLOP sesuai dengan modul 5.

Pada percobaan ini saya menrangkai JK FLIP – FLOP prncacah
mundur dengan Logisim.
Gambar 1.1 Pencacah Mundur
2. Mengisikan data hasil percobaan pada tabel berikut.
SE RESE 7-
T T SEGMENT
0 0 0
0 1 0
1 0 7
1 1 0
Tabel 1.1 Tabel Hasil Percobaan
Pada percobaan tabel 1.1 yaitu diminta untuk mengisi SET dan RESET:
A. Pertama diminta memasukkan SET dan RESET dengan nilai 0, maka
hasilnya adalah 0 dan dalam keadaan tidak berubah. Karena
masukkannya tidak merubah nilai dari awal atau tetap.
B. Kedua diminta memasukkan SET = 0 dan RESET = 1, maka hasilnya
adalah 0 dan dalam keadaan tidak berubah. Karena masukkannya
RESET jadi nilai yang awalnya 0 direset akan menjadi 0.
C. Ketiga diminta memasukkan SET = 0 dan RESET = 0, maka hasinya
adalah 7 dan dalam keadaan set. Karena nilai yang dimasukkan adalah
SET dan me- preset nilai yang awalnya 0 menjadi 7.
D. Keempat diminta memasukkan SET dan RESET dengan nilai 1, maka
hasilnya adalah 0 dan dalam kedaaan reset. Karena nilai yang
dimasukkan sebelumnya menghasilkan 7 lalu berubah ke 0 sebab
masukkan SET pada langkah sebekumnya dan tinggal tambah input
RESET dan hasilnya yang dari 7 kereset ke 0.
7-
SET RESET SIKLUS CLOCK
SEGMENT
0
1 7
1
0
2 6
1
0
3 5
1
0
4 4
1
0
5 3
1
0 1
0
6 2
1
0
7 1
1
0
8 0
1
0
9 7
1
0
10 6
1
Pada tabel 1.2 diminta memasukkan nilai SET = 0, RESET = 1 sesuai

dengan tabel, jadi saya merubah rangakain pencacah mudur seperti pada
gambar 1.1. Karena ketika menggunakan set dan reset pada rangkaian JK
biasa clock pada jalan sesuai dengan tabel 1.2.
A. Pada siklus 1 memasukkan clock dari 0 dan 1, maka hasilnya adalah 7.
1) Ketika clock = 0
a) Rangkaian JK (A, B, C) = 0.
b) Hasilnya diproses dalam rangkaian 7-Segment, menghasilkan
(a, b, c, d, e, f) = 1 dan (g) = 0.
c) Lalu pada panel 7-segment menyala 0.
2) Ketika clock = 1
(a, b, c) = 1 dan (d, e, f, g) = 0.
c) Lalu pada panel 7-Segment menyala 7.
Jadi, hasil 7-Segment pada siklus 1 adalah 7.
B. Pada siklus 2 memasukkan clock dari 0 dan 1, maka hasilnya adalah 6.

1) Ketika clock = 0
(a, b, c) = 1 dan (d, e, f, g) = 0.
2) Ketika clock = 1
a) Rangkaian JK (A) = 0 dan JK (B dan C) = 1.
(a, b) = 0 dan (c, d, e, f, g) = 1.
C. Pada siklus 3 memasukkan clock dari 0 dan 1, maka hasilnya adalah 5.

1) Ketika clock = 0
(a, b) = 0 dan (c, d, e, f, g) = 1.
2) Ketika clock = 1
a) Rangkaian JK (A dan C) = 1 dan JK (B) = 0
(a, c, d, f, g) = 1 dan (b, e) = 0.
D. Pada siklus 4 memasukkan clock dari 0 dan 1, maka hasilnya adalah 4.
1) Ketika clock = 0
(a, c, d, f, g) = 1 dan (b, e) = 0.
2) Ketika clock = 1
a) Rangkaian JK (A dan B) = 0 dan JK (C) = 1.
(a, d, e) = 0 dan (b, c, f, g) =1,
E. Pada siklus 5 memasukkan clock dari 0 dan 1, maka hasilnya adalah 3.

1) Ketika clock = 0
(a, d, e) = 0 dan (b, c, f, g) =1,
2) Ketika clock = 1
(a, b, c, d, g) = 1 dan (e, f) = 0.
F. Pada siklus 6 memasukkan clock dari 0 dan 1, maka hasilnya adalah 2.

1) Ketika clock = 0
(a, b, c, d, g) = 1 dan (e, f) = 0.
2) Ketika clock = 1
a) Rangkaian JK (A dan C) = 0 dan JK (B) = 1.
(a, b, d, e, g) = 1 dan (c, f) = 0.
G. Pada siklus 7 memasukkan clock dari 0 dan 1, maka hasilnya adalah 1.

1) Ketika clock = 0
(a, b, d, e, g) = 1 dan (c, f) = 0.
2) Ketika clock = 1
(b, c) = 1 dan (a, d, e, f, g) = 0.
H. Pada siklus 8 memasukkan clock dari 0 dan 1, maka hasilnya adalah 0.

1) Ketika clock = 0
(b, c) = 1 dan (a, d, e, f, g) = 0.
2) Ketika clock = 1
(a, b, c, d, e, f) = 1 dan (g) = 0.
I. Pada siklus 9 memasukkan clock dari 0 dan 1, maka hasilnya adalah 7.

1) Ketika clock = 0
(a, b, c, d, e, f) = 1 dan (g) = 0.
2) Ketika clock = 1
(a, b, c) = 1 dan (d, e, f, g) = 0.
J. Pada siklus 10 memasukkan clock dari 0 ke 1, maka hasilnya adalah 6.

1) Ketika clock = 0
(a, b, c) = 1 dan (d, e, f, g) = 0.
2) Ketika clock = 1
(a, b) = 0 dan (c, d, e, f, g) = 1.
3. Rangkaialah JK FLIP – FLOP sesuai dengan modul 5.

Pada percobaan ini saya menrangkai JK FLIP – FLOP pencacah
maju dengan Logisim.
Gambar 1.2 Pencacah Maju
4. Mengisikan data hasil percobaan pada tabel percobaan
SE RESE 7-
T T SEGMENT
0 0 7
0 1 7
1 0 0
1 1 7
Pada percobaan tabel 1.3 yaitu diminta untuk mengisi SET dan RESET:
A. Pertama diminta memasukkan SET dan RESET dengan nilai 0, maka
hasilnya adalah 7 dan dalam keadaan tidak berubah. Karena masukkan
nilainya tidak merubah 7-segment.
B. Kedua diminta memasukkan SET = 0 dan RESET = 1, maka hasilnya
adalah 7dan dalam keadaan tidak berubah. Karena masukkannya nilai
reset jadi angka 7 akan tetap 7 sebab ini pencacah maju jadi resetnya di
7 bukan di 0.
C. Ketiga diminta memasukkan SET = 1 dan RESET = 0, maka hasilnya
adalah 0 dan dalam keadaan set. Karena nilai masukkannya set jadi
angka yang awalnya 7 akan berubah ke angka 0.
D. Keempat diminta memasukkan SET dan RESET dengan nilai 1, maka
hasilnya adalah 7 dalam keadaan reset. Karena nilai masukkan yang
sebelumnya adalah SET dan hasilnya 0 lalu masukkan SET ditambah
dengan masukkan RESET dan hasilnya berubah yang dari 0 ke 7.
7-
SET RESET SIKLUS CLOCK
SEGMENT
0
1 0
1
0
2 1
1
0
3 2
1
0
4 3
1
0
5 4
1
0 1
0
6 5
1
0
7 6
1
0
8 7
1
0
9 0
1
0
10 1
1
Pada tabel 1.4 diminta memasukkan nilai SET = 0, RESET = 1 sesuai

dengan tabel, jadi saya merubah rangakain pencacah mudur seperti pada
gambar 1.2. Karena ketika menggunakan set dan reset pada rangkaian jk
biasa clock pada jalan sesuai dengan tabel 1.4.
A. Pada siklus 1 memasukkan clock dari 0 dan 1, maka hasilnya 0.
1) Ketika clock = 0
(a, c, d) = 1 dan (d, e, f, g) = 0.
2) Ketika clock = 1
(a, b, c, d, e, f) = 1 dan (g) = 0.
B. Pada siklus 2 memasukkan clock dari 0 dan 1, maka hasilnya 1.

1) Ketika clock = 0
(a, b, c, d, e, f) = 1 dan (g) = 0.
2) Ketika clock = 1
(b, c) = 1 dan (a, d, e, f, g) = 0.
C. Pada siklus 3 memasukkan clock dari 0 dan 1, maka hasilnya 2.

1) Ketika clock = 0
(b, c) = 1 dan (a, d, e, f, g) = 0.
2) Ketika clock = 1
(a, b, d, e, g) = 1 dan (c, f) = 0.
D. Pada siklus 4 memasukkan clock dari 0 dan 1, maka hasilnya 3.

1) Ketika clock = 0
(a, b, d, e, g) = 1 dan (c, f) = 0.
2) Ketika clock = 1
(a, b, c, d, g) = 1 dan (e, f) = 0
E. Pada siklus 5 memasukkan clock dari 0 dan 1, maka hasilnya 4.

1) Ketika clock = 0
(a, b, c, d, g) = 1 dan (e, f) = 0
2) Ketika clock = 1
(b, c, f, g) = 1 dan (a, d, e) =0.
F. Pada siklus 6 memasukkan clock dari 0 dan 1, maka hasilnya 5.

1) Ketika clock = 0
(b, c, f, g) = 1 dan (a, d, e) =0.
2) Ketika clock = 1
(a, c, d, f, g) = 1 dan (b, e) = 0.
d) Lalu pada panel 7-Segment menyala 5.
G. Pada siklus 7 memasukkan clock dari 0 dan 1, maka hasilnya 6.

1) Ketika clock = 0
(a, c, d, f, g) = 1 dan (b, e) = 0.
2) Ketika clock = 1
(c, d, e, f, g) = 1 dan (a, b) = 0.
.
H. Pada siklus 8 memasukkan clock dari 0 dan 1, maka hasilnya 7.
1) Ketika clock = 0
(c, d, e, f, g) = 1 dan (a, b) = 0.
2) Ketika clock = 1
(a, b, c) = 1 dan (d, e, f, g) = 0.
I. Pada siklus 9 memasukkan clock dari 0 dan 1, maka hasilnya 0.

1) Ketika clock = 0
(a, b, c) = 1 dan (d, e, f, g) = 0.
2) Ketika clock = 1
(a, b, c, d, e, f) = 1 dan (g) = 0.
J. Pada siklus 10 memasukkan clock dari 0 dan 1, maka hasilnya 1.

1) Ketika clock = 0
(a, b, c, d, e, f) = 1 dan (g) = 0.
2) Ketika clock = 1
(b, c) = 1 dan (a, d, e, f, g) = 0.
5. Berdasarkan percobaan yang telah dilakuka;

a. Jelaskan fungsi Set dan Reset
Fungsi SET dan RESET pada percobaan ini adalah sebagai awalan
nilai yang akan pertam muncul dan mereset angaka ketempat awal.
Sepengetahuan saya SET dan RESET memiliki fungsi mirip seperti
clock, tetapi apabila SET dan RESET melakukan operasi secara
bersama – sama dengan clock maka operasi yang hendak dilakukan
tidak berjalan.
b. Jelaskan siklus clock yang diberikan pada rangkaian pencacah, dan

hubungannya dengan jumlah kombinasi JK FLIP – FLOP yang
digunakan
Siklus pada rangkaian pencacah berfungsi sebagai waktu kapan
masuknya clock 1 maupun 0 dan menjadipengubah nilai pada panel 7-
Segment. Kombinasi JK FLIP – FLOP disini berguna untuk masukkan
nilai A, B, dan C untuk rangkaian 7-Segment lalu akan memproses
nilai ke panel 7-Segment, dan kombinasi pada JK FLIP – FLOP
memiliki nilai 1 sampai 7 dan apabila clock di pakai sesuai siklus maka
hasil akan seperti tabel percobaan diatas tergantung jenis pencacah
yang dipakai.
c. Jelaskan perbedaan rangkaian pertama dan rangkaian kedua

Perbedaan dari kedua rangkaian pertama dengan rangkaian kedua
yaitu pada rangkaian pertama berguna untuk menghitung angka secara
mundur dan menggunakan keluaran dari Q pada Setiap rangkaian JK
FLIP – FLOP sedangkan pada rangkaian pencacah maju berguna
untuk menghitung maju dan menggunkan keluaran Q` pada setiap
rangkaian JK FLIP – FLOP
d. Buatlah kesimpulan
Kesimpulan terdapat pada bab 3.
BAB III
KESIMPULAN
Kesimpulan yang dapat saya ambil yaitu, pada pencacah baik maju
maupun mundur sama – sama menggunakan rangkaian 7-Segment yang memiliki
input 4 (A, B, C) dan satu menggunakan ground dan output (a, b, c, d, e, f, g).
Pada rangkaian pencacah mundur menggunakan ouput Q pada JK (A, B,
C) dan ground untuk menjadi input untuk rangkaian 7-Segment dan akan diproses
lalu di salurkan ke panel 7-Segment. Sedangkan pada rangkaian pencacah maju
menggunakan output Q` JK (A, B, C) dan ground untuk menjadi input untuk
rangkaian 7-Segment dan akan diproses lalu disalurkan ke panel 7-Segment. Dan
maksimal angka yang muncul di panel 7-Segment adalah sampai 7, kecuali input d
pada rangkaian 7-Segment bernilai 1 atau 0 maka angka yang mucul sampai 9.
Nilai yang terdapat pada ketiga rangkaian JK FLIP – FLOP tidak
menentukan angka berapa yang muncul, contoh JK (A) = 1 dan JK (C dan B) = 0,
maka dirutkan seperti bilangan biner 001 dari kanan maka nilainya adala 1.
DAFTAR PUSTAKA
Cahyadi, Ida. 2015. "PENCACAH (COUNTER) DAN REGISTER".

https://slideplayer.info/slide/4879354/. Diakses pada 15 November 2020.
Harahap, Andika Pratama. 2019. "Literatur Review Rangkaian Pencacah Digital".

https://www.youtube.com/watch?v=tXsQJhoauxc. Diakses pada 15
November 2020.
Hari. 2015. "Counter Atau Rangkaian Pencacah".

https://www.uniksharianja.com/2015/05/counter-atau-rangkaian-
pencacah.html. Diakses pada 14 November 2020.
Rizki, Aditya. 2011. "Tutorial Teknik Digital: Rangkaian Pencacah (Counter)".
https://adityarizki.net/tutorial-teknik-digital-rangkaian-pencacah-counter/.
Diakses pada 14 November 2020.

Laporan Modul 5

Uploaded by

Document Information

Original Title

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

Laporan Modul 5

Uploaded by

Copyright:

Available Formats

LAPORAN HASIL PRAKTIKUM

NAMA : RESHA ANANDA RAHMAN

JURUSAN/PROGRAM STUDI TEKNIK INFORMATIKA

C. Perbedaan pencacah sinkron dengan asinkron.

1. Rangkaialah JK FLIP – FLOP sesuai dengan modul 5.

Gambar 1.1 Pencacah Mundur

2. Mengisikan data hasil percobaan pada tabel berikut.

Pada tabel 1.2 diminta memasukkan nilai SET = 0, RESET = 1 sesuai

B. Pada siklus 2 memasukkan clock dari 0 dan 1, maka hasilnya adalah 6.

C. Pada siklus 3 memasukkan clock dari 0 dan 1, maka hasilnya adalah 5.

E. Pada siklus 5 memasukkan clock dari 0 dan 1, maka hasilnya adalah 3.

F. Pada siklus 6 memasukkan clock dari 0 dan 1, maka hasilnya adalah 2.

G. Pada siklus 7 memasukkan clock dari 0 dan 1, maka hasilnya adalah 1.

H. Pada siklus 8 memasukkan clock dari 0 dan 1, maka hasilnya adalah 0.

I. Pada siklus 9 memasukkan clock dari 0 dan 1, maka hasilnya adalah 7.

J. Pada siklus 10 memasukkan clock dari 0 ke 1, maka hasilnya adalah 6.

3. Rangkaialah JK FLIP – FLOP sesuai dengan modul 5.

4. Mengisikan data hasil percobaan pada tabel percobaan

Pada tabel 1.4 diminta memasukkan nilai SET = 0, RESET = 1 sesuai

B. Pada siklus 2 memasukkan clock dari 0 dan 1, maka hasilnya 1.

C. Pada siklus 3 memasukkan clock dari 0 dan 1, maka hasilnya 2.

D. Pada siklus 4 memasukkan clock dari 0 dan 1, maka hasilnya 3.

E. Pada siklus 5 memasukkan clock dari 0 dan 1, maka hasilnya 4.

F. Pada siklus 6 memasukkan clock dari 0 dan 1, maka hasilnya 5.

G. Pada siklus 7 memasukkan clock dari 0 dan 1, maka hasilnya 6.

I. Pada siklus 9 memasukkan clock dari 0 dan 1, maka hasilnya 0.

J. Pada siklus 10 memasukkan clock dari 0 dan 1, maka hasilnya 1.

5. Berdasarkan percobaan yang telah dilakuka;

b. Jelaskan siklus clock yang diberikan pada rangkaian pencacah, dan

c. Jelaskan perbedaan rangkaian pertama dan rangkaian kedua

Cahyadi, Ida. 2015. "PENCACAH (COUNTER) DAN REGISTER".

Harahap, Andika Pratama. 2019. "Literatur Review Rangkaian Pencacah Digital".

Hari. 2015. "Counter Atau Rangkaian Pencacah".

You might also like