Annales d’examens Semestre 1&2 Tete ey a)Microélectronique 1 Durée 2 heures - Documents de cours autorisés Master MNE - ML L, HEBRARD 10 janvier 2014 Remanyue : Les données de In technologie uilisée sont fournies en anneze, Lorsque ooci est nécessaire, on appliquera tes simplifications de eateal habituelles ? Objectif : Conception du buffer analogiyue dan échantillonnenr blogueur Les 2 parties sont indépendantes. Lechanillonmeur bloquear est constitué d'un bulfer analogique de gain 1. dum interrupteur et dune eapacité de stockage Cuor.n = 500fF (figure 1). I doit étxe capable de transtnttre ot stocker sur Crono le signal dentrée vy avec ice d'échantillonage f = 1M. La transmission dh sigual doit se faire avee uae préeision de 1 pour 1000, le signal ponvant varier sur une dynamique de +500mV. On trouve généralemtent un tel eireuit en eutide des numnésiseurs Valimentation du vireuit sera sym Vow = —Vss = 1,65V. Dans et examen, on sattache & réaliser le buffer analogue lune ead i 1 Cuorn = 500fh_| ' ique | Fic. 1 Echantillonnenr bloqueuy 1 Cahier des charges du buffer analogique Le hulfer analogique es constitué Fun amplificateur opérationnel (ampop) mouté en suiveur 1, Pourquoi doit-on choisir pour Fampop une dynanique entrée en mode comm et ane dynamique de sortie supe riewres & 500m, On choisira finalement CMR, = CATR. = OUT, = OUT. > 600m 2. On suppose que le signal ez échantillonné sur Corn vaut —500mV. L'interrupteur étant ouvert, la tension aux homes de Croup vaut tyonp = —500mV jusqu’d ce que Finterrupteur se ferme (c.f. chronogramme de la figure 2), Le signal vya qui valat ~500nV, a cepenslant passé brusquenent &+500in¥” un peu avant la fe Finterrupteur. Tracer Fallire de Tévolution temporelle de von séchant qui Tinstant o Ton onvte & no Vinterruptour cette tension doit avoir atteint +500mY. Bn déduire que le "slew-rate" de Fanpop doit etre at moi dle 1V/js, On choise finalenient $1 > 10V/ js 3. Eh upposant maintenant que era vatie brusquement de quelques milivolts entre deux échantitlonnages, expliquer pourquoi Ton doit choisir ne marge de phase égale A 67° et un GBIV supérieur a 1MH1s pour Tampop. Nous Choisirons GBW > OATH 4. Liamplificatonr ayant un gain statique n0t6 Ag, montrez que Patrée et In sortie du buffer analogique sont religes Ay wy Th AyMaster MN MI ~ 10 janvier 2014 8 vss Pie. = OTA A compensation Miller 6. Donuez Fexpression de gay, en fonction de fy et de Vos,q(Mi. Ma). Justfiee le chois fait pour la leur de Virsiai(MiyMz) et moutser que ce choix permet d'asurer la eontrainte sur le GBW. Dounez fiaalement fa valeur nuérique da CBW Cale 8. Pi alors les dimensions de Mfj. Ma, et Ms en minimisant lears suraces. (Ma, Ma) = Virsyq)(Mu)- On choisit de prenudte Virssa4(Mss Ma) = Visqu(Mo) = les expressions de CMR et OUT- (on expliquera comuent on les obtient), avontrez que les eontraintes du cahier des charges visat-vis du CAIR. et de OUT. ‘ourquoi doit-on ehoisir Vis, 20mV. Apres avoir dor ce choix permet dass 9. Caleulee fiualement les dimensions de Aly, Mfy em mininisant leurs surfaces. 10. Donne Fexpression de la fréquence de coupute du pole won dominant du cireuit, fags en Fontion de gp. transeon: duetance de My et de Cr. On expliquera en une ou deus phrases coumnent on obtient cette expression. 11. Pourquoi est-il judicious de choisir f,4 > 9- GBI? Caleulez alors la valeur a donner A gna, et au courant Ly polarisant la brauche My /My 12. Caleuley les dimensions de A/,, en miinimisant sa surface. 15. De méme, ealeules les dimensions de M,, en mininsisant sa surface, 1M. On 15. Donneg Vexpression di gain statique de FOTA et calculez sa valeur. Si ce dernier n'est pas sullisant, modifier ew conséauieuee les dimensions des transistors de la paire dilférentielle d'eutrée en expliquant votre démarche, csit de preudve Mg et Mf; identiques, quelle doit 6 la valeur du courant de polasisation f,? ANNEXE - Parameétres SPICE de la technologie utilisée Parametce | ‘NMOS PMOS- KP Tz Av TpAyv Xp ypbe wee Ve, =21V Jum | pe avec Ve, = Ot VT Vea TERT OST Diautee part Lanin = O59 et Wagon = Delgo ft toute dimension doit @txe sm ple de 0.05,Examen de Traitement du Signal - Janvier 2014 T. On cousidére le dispositif suivant ; of vy >> 2.B, B étant la bande passante du signal s(t). Le filtre wor seed) avin en sortie de 'échantillonnenr est un filtre passe bas, de fréquence de coupure v9 + B. damplitule 1/up, Moutrer que le signal de sortie est. 2.s(#).cos(2rvpt) IL. Quelle est la nature du filtre numérique y(n) = 2(n) — 2e(n — 1) +2(n — 2)? Est-il stable? TLL Soit un signal m(t) = Ay, cos(2rfyyt) en entrée du dispositif de la figure suivante. Un oseillateur loral délivre un signal A, cos(2r ft). L’intégrateur a wn gain de ky, le modulateur un gain ky, néfh| imégrateur | alt) Jmoditeten DBSP| vi) sig mt pat ain, sain, Acost2 ny : (a) Donner expression de u(t) et s(t) (b) Montrer que Bibdm co a(t) x Apsin ait + tate sn(ayt)) (c) Quel est indice de modulation de ce signal modulé? Son excursion en fréquence ? Sa fréquence instantanée ? IV. Soit Xy(n) la TFD caleulée sur N échantillons du signal x(k), k N= 1. Montrer que Xy(n) = Yoyo(n) + 6% Zypa(n)n oft Yyya(n) (resp. Zyj2(n)) est une TED caleulée sur les N/2 éclantillons indices paits (resp. impair 'V. Un signal est échantillonné a la fréquence F, = 100 kHz. On souhaite le filirer par un filtre de Butterworth donné par les earactéristiques suivantes ~ Fréquences de coupure & 3 dB : vq = 15 kHz, veg = 40 kHe, ~ Fréquences d’atténuation ; v1 = 20 kHz, va2 = 30 kHz.” Quelle est latténuation en bande atténuée pour un ordre de n = 10? VI. Soit un signal x(t) et sa transformée de Hilbert @(t). (a) Montrer que f° |a(¢)Pat = 72 |a(e) Pat (b) De iéme lorsque le signal x(t) est réel, montrer que : {ZS w(t)e(e)dt = 0MI-MNE session! ~ 2013/14 Université de Strasbourg Examen TP 4’électronique numérique - Durée : 2h NSTOTZ 1. « Homme mort » On veut réaliser un dispositif « homme mort ». Ce systéme permet de générer une alerte si I'utilisateur nlactionne plus le bouton (BP) dans un intervalle de 10s. Le systéme se met a décompter & partir de 9 tant quil ny a pas d'action sur (BP), si le décompteur atteint la valeur 0 , V'alarme est activée, le compteur reste & 0 jusqu’a la prochaine initialisation du systéme (RaZ). Une action sur BP réarme le systéme a 9 tant qu'il n'a pas atteint la valeur 0. Le décompte se fait 4 la cadence d'l seconde. L'état du décompteur est affiché sur un afficheur 7 segments. Quand le compteur arrive & 0 une LED sallume pour signifier Talarme. Seul une action sur RaZ. permet de relancer le dispositif. clk | RaZ Val_decomptage Figure 2: Compte & rebours 1. En se basant et en réutilisant les blocs développés lors du TP, réaliser cette fonction et Vimplémenter sur la carte DE2. Tester et faite valider le fonctionnement par I’enseignant. 2. Imprimer les schémas et sources VHDL, les commenter et les joindre votre copie d’'examen 2. Transfert série Ajouter au systéme un bloc USART (développé en TP) et permettant de transférer le caractére « A » (Alarme) au terminal du PC (HyperTerminal) quand le compte & rebours arrive a 0 (Led allumée). Le format, vitesse de transfert... est laissé a votre choix. Tester et faire valider le fonctionnement. Ajouter les codes ou schémas commentés a votre copie. Page 2/2Master MNE ~ 17 janvier 2014 Université de Strasbourg Examen de TP d’électronique numérique Durée : 2h Freddy ANSTOTZ — Hervé BERVILLER Avec documents Systéme « Homme mort » Le systéme de contrdle « homme mort» permet de générer une alarme si lopérateur de controle (ex: un conducteur de TGV) n'appuie pas périodiquement sur un bouton pour réinitialiser un compte a rebours. Le systéme que l'on veut réaliser, autour d'un PIC16F877, fonctionne de la fagon suivante : La carte envoie sur les LEDs l'état du décompteur afin de signaler a l'utilisateur la proximité de l'alarme, Dans notre cas le décompteur démarre 8 (, 7, ...1, 0 , clignotement) pour finir par le clignotement des quatre LEDs en méme temps a une cadence d'environ 1Hz pour signifier l'arrét d'urgence du systéme ainsi que I'affichage « DANGER » sur l'écran Dans le cas ou l'utilisateur appuie sur la touche « V » du clavier avant que le compte a rebours nfatteigne 0, alors le compteur est réinitialisé a 8 pour un nouveau cycle Si le compteur atteint la valeur correspondant au clignotement des LEDs, une action sur la touche « V » n'a plus aucun effet Pour réinitialiser le systéme il est nécessaire d'envoyer le caractére « R » sur le port série (et de changer de conducteur !). Utilisation de la maquette Liinterface série du PIC sera connectée au port série du PC et I'affichage se fera a l'aide de 'HyperTerminal (comme pour le TP). La liaison se fera 4 4800 baud , 8 bits , 1 stop bit, pas de contréle de flux. Utiliser les routines développées lors des TP. Pour réaliser le systéme on procédera aux différentes étapes en faisant valider chacune delle par le responsable de TP Ftape de réalisation du prototype : 1. Réaliser un sous-programme (SendMes) permettant d'envoyer le mot « DANGER » sur I'écran. 2. Réaliser un sous-programme permettant de stocker le caractére de la touche appuyée sur le clavier dans le registre w. Vous pouvez implémenter ce systéme soit par serutation du clavier soit par interruption. Justifier et critiquer votre choix dans le cadre du systéme complet. 3. Réaliser un sous-programme permettant 'allumer toutes les LEDs 4. Réaliser un sous-programme (Clign) réalisant le clignotement des LEDs a une fréquence denviron 1Hz. La temporisation pourra se faire au choix, par un Timer ov par logiciel 5, Réaliser un sous-programme (Cycle) permettant de réaliser le décomptage sur les LEDS aia fréquence d'environ 1Hz 6. Réaliser le systéme complet.Master MNE — 17 janvier 2014 Université de Strasbourg Examen de TP d’électronique numérique Durée : 2h00 Freddy ANSTOTZ — Hervé BERVILLER Avec documents Le jeu de Julien On veut réaliser un systéme de visualisation du nombre de bonnes réponses conséeutives inspiré de celui d'une émission trés prisée par la ménagére de moins de 50 ans. Ce systéme sera réalisé & Taide de la carte de TP PICDEM2Plus et de lhyperterminal du syst¢me exploitation présent sur le PC connecté a cette carte Le systéme de visualisation utilise les LEDs de la carte, qui seront initialisées a l'état éteint. En cas de bonne réponse, le préposé la visualisation appuie sur la touche « J » du clavier, et la LED RbO siallume. En cas de seconde bonne réponse consécutive la deuxiéme LED Rbl siallume également, sans éteindre la premiére. Ainsi de suite jusqu’a la quatriéme réponse juste consécutive. En cas de mauvaise réponse, lopérateur appuie sur la touche « F » qui éteint immédiatement toutes les LEDs, on repart ainsi a l'état initial. Enfin, & partir de la cinquiéme réponse juste consécutive, on fait clignoter les 4 LEDs ensemble 4 une fréquence d'environ THz afin diillustrer la joie intense ressentie par heureux gagnant du jeu. A ce moment, méme un appui sur la touche « F » ne modifie pas le clignotement, le seul moyen de réinitialiser le systéme dans cet état consiste 4 appuyer sur la touche « Pour réaliser cette application on procédera par étapes: faites valider les différentes étapes par l'enseignant au fur et & mesure de leurs réalisations. Utilisation de la maquette : Liinterface série du PIC sera connectée au port série du PC et 'aflichage se fera a l'aide de THyperTerminal (comme pour le TP). La liaison se fera A 2400 baud , 8 bits , 1 stop bit, pas de contréle de flux. Utiliser les routines développées lors des TP. 1. Réaliser un programme permettant d'afficher le message suivant sur 'hyperterminal «JouF?» 2. Réaliser un programme qui allume toutes les LEDs lorsque l'on appuie sur la touche «J». 3. Modifier votre programme pour qu'il allume toutes les LEDs lorsque l'on appuie sur la touche « J » et les éteigne lorsque l'on appuie sur la touche « F ». 4, Reéaliser un programme permettant d'allumer les différentes LEDs en fonction de la séquence d'appui sur les touches « J» et « F » définie par le cahier des charges, en slarrétant a la 4éme bonne réponse (pas de clignotement des LEDs). 5. Réaliser un programme permettant de faire clignoter toutes les LEDS ala fréquence de 1Hz dans le cas ou les quatre LEDS sont allumées. La temporisation pourra se faire au choix, par un Timer ou par logiciel. Réaliser le programme complet permettant de répondre intégralement au cahier des charges.Examen d’Automatique M1 MNE : Session 2 Philippe Celka celka@unistra.fr juin 2014 A lire avant de commencer l’examen — Durée de l’examen : 2 heures. — Formulaire manuscrit autorisé, autres documents interdits. — Calculatrice graphique autorisée, mais avec mémoire effacée. 1 Asservissement numérique Soit le s asservi suivant tk -OF K BOZ Yolk *K i Te 1 yt) Microcontroleur La période d’échantillonnage Te est de 0.5s, et le gain K du correcteur est réglé & 1 1. Calculez a transmittance G(z) du systtme en boucle ouverte associé & un bloqueur ordre 0 en vous aidant de la table de transformée donnée en annexe. 2. Déduisez-en la. transmittance BF(z) — 74}, du systéme en boucle fermée. Soit la transmittance d'un systéme bouclé BF(z) = RE : 0.0922 + 0.066 BP) = yates +081 3. Donmez Péquation aux différences régissant le systéme si Pentrée est r[k] et la sortie y[k}. 4. Caleulez y[h] pour k=0,1,2,3.4 et lorsque k= oo si le systéie est initialement au repos (conditions initiales nulles) et rk] = T[] 5. Dessinez la réponse du systéme2 Correction numérique d’une vanne papillon de Peu- geot 307 Le systéme dont nous souhaitons réaliser un asservissement est une vanne papillon de Peu- geot 307. On veut asservir ce systéme A l'aide d'un correcteur numérique qui sera implémenté dans le calculateur du véhicule. La période d’échantillonnage choisie est T, = 0.01 s, FiGuRE 1 ~ La vanne papillon située dans le systéme d’alimentation d’air du moteur Rappel : la vanne papillon est pilotée en tension par le calculateur. La position angulaire 6 de la vanne est mesurée par un potentiométre qui renvoie une tension proportionnelle a la position de la. vane. Ys) Gis) | Yre)_ gee cay We poz - yk] ‘S7elk] ulkd ylk) FIGURE 2 - La boncle d’asservissement uumérique & mettre en oeuvre! La fonction de transfert continue de cette vanne fiit ideutifiée et vaut L Gs) = —— + (8) = G06 + 00d) L'utilisation de la transformée bilinéaire avec Matlab nous donne la transinittance suivante : 0.04102-1(1 + 0.748727") 5942 YI — 0.48952 Synthese d’un correcteur a réponse pile série Synthétisez un correcteur 4 réponse pile série pour une entrée échelon. 1 2, Calculez la fonetion de transfert en boucle fermée du systéme corrigé et donnez les 4 premiers échantillons du signal de sortie y[h] pour une entrée y,(h] échelon unitaire. Calculec les 4 premiers échantillons du signal de sortie du correcteur w(t] pour une entrée ue[K] de type échelon unitaire.Annexes fit) Fs) JOT) Fle) at) 1 rc) ue) 4 i) tut) : Kr. UR) ie Lamy 53°00) 5 5(AT.)* Ul) , L . et uy) = UR), c= erm te UG) — AT.e Uh), c= wae a-e 00) | ey a5 4) Uw), @ =| ed) Corcaction_ Zraiman. ef Bbrmaligu a 2 IU Wr 4) 6G) x Bf te2 601} 2 2 (Gal, C-g Gels dans on promi henge? feds Gel Ae dd yy stilts) 2a 4a 4 lore) 2 GaN 4g 444% Tia “age FG) avec Tae OS 2 aTe C2 = O368 - tig 4 Og. * > le) (Es JX GF Gy-2xr)|Glyde 0854 O85 (g-4) ane (g-) (g=2,.3e] GG) = 0,09 4 + 9066 (5-41 (9-0 368 ) | 2) BF) 2K 6G) awe Ka i Ate €) | | u FG! 9092. p + 06K §*- 42%, $0434 | 3) Vg) , 0,0923 +0066 Req) Br -Arieg F434 Pati n prsnata at g agahn eh dA AaPe a +0,93¢q© : Ya) (1-4 Hey 19.634 ave 8G) (9 oF g-"49 66g) | | => Vig). RG). C0ttg + 20K hGy”* +4 Hs "9. 20g {é af) = S092. clh-al +6 066 lhe) $4,196 ylh-AI -9 486g AD a, [ez = 0 was 2 0092 wluls 209 tO 06 +AI#l x O07 » 0275 4 O33. 092 $0066 +4226 x 0,295 - 6 34x G092 | 2 0470 4l4) . 0,638 “1s 0768 a — | ee a * | oe —. on tend vers | % co oS { 4 a quand heen© GA gud A> yin fhecame de 4 aber fi fm gl), tim (tag IN) Aare grr a mC cee ole mame = gra GA Rg FONG Ae slim 20% 5 12 066 get gts dene. $2,456 ve sgshine Lad vu 1 dae Cine wtoAge. de© | BGreg pala. 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Une porte inverseuse « inv » est néanmoins nécessaire afin d'entretenir le régime oscillatoire, Le schéma de principe est le suivant Un changement dtétat logique a entrée Vigs de la premigre porte « cellDelay » propage un état sur sa Sortie Vig) apres un délai te. A son tour, ce changement d'état produit un changement d'état sur la sortie Varun délal ty plus tard encore et ainsi de suite, Au final, si le VCO compote N cellules « cellDelay », la Uernigre sortie provoquera le changement d'état du signal Vim apres un temps Nts qui correspond & fa dempériode du signal du VCO. La fréquence du VCO s'exprime donc par fa relation suivante: 1 f-am (On souhaite dimensionner les composants de chacune des cellules afin dobtenir une fréquence du VCO variable dans lintervalle (80 kHz ~ 120 KHZ] Clest 8 dire avec une fréquence centrale f. ¢gale 4 100 kHe. La cellule « cellDelay » propage l'état logique de son entrée aprés un délait, lié au temps de charge ou de décharge d'une capacité 4 courant constant. Le principe de fonctionnement est illustré & travers le Schema de la figure 2. Lorsque le niveau du signal d'entrée V, est au potentiel Va. seul le transistor Mesu: fest parcour par le courant de source I- et entraine le chargement de la capacité C du potentiel Vs. au potentiel Vis Lorsque le potential de charge V< atteint la tension de seull 0 V de Ia porte inverseuse Cinw », celle fait basculer le niveau de potentiel de so sortie V, de Vay 2 Viw Inversement, lorsque le hiveau du signal dlentrée V, est au potentiel Vu, seul le transistor Myx est parcoury par le courant de Source Ic et entraine le déchargement de la capacité C du potentiet Vas au potenticl Va. Au passage de Ia Tension Ve au seuil 0 V, la porte « inv» fait basculer le niveau de potentiel_ de sa sortie V, de Vs & Vos. On 2 done bien une porte qui propage son état logique d'entrée avec un délai qui dépend @ la fois de la Gapacité Cc. de son courant de charge lc, mais aussi de la valeur de la tension de seuil de Ia porte « inv » Qui dot étve précisément égale 8 0 V. Le schéma de la porte inverseuse « inv » est également donné sur Jb figure 2. Le circuit comporte deux transistors complémentaires My et Mu tous deux commandés par le mame signal d'entrée V,1.65 2. Préparation On considére limpédance dentrée de la porte inverseuse comme infinie et la capacité initialement déchargée au potential V., 1 Donnez Mallure du potentiel de charge Ve lorsque V passe du potentiel Vos 2 Vu. Tracez alors. évolution du signal V,. Méme question lorsque V. passe du potentiel Vs. 8 Ves avec la capacité C initialement chargée au potentiel Vas. Tracez 'évolution du signal V,. Indiquez alors sur le chronooramme, a l'aide d'une N&che, Nintervalle de temps te Exprimez la pente dVe/dt en fonction du courant de charge lc et de la capacité C. Dédulsez alors expression du délai ty en fonction Vas. le, et C A partic de I6quation (1), exprimez lo fréquence fen fonction N, Vie, le. et C ‘on donne N égal 3 et C égal a 10 pF. Déterminez numériquerent le courant de charge = lenin Si fn 50 KHZ = leno Si fre 150 KHZ = leg Si fo 100 kta, 3. Dimensionnement de la cellule « inv » ‘On sounaite dimensianner la cellule « inv » en ajustant si -nsion de seull autour de la valeur 0 V. Lancez Cadence et placez-vous dans la librainie LIBexam, 1 Crée2 une cellule en vue schematic sous le nom inv et reprenez le schéma de la figure 2. Comment doivent étre reliés les broches de bulks des transistors Ms et My ? Pourquoi ? Imprimez le schéma en ajoutant votre nom & M'aide de la fonction Create>Note> Text - Créer le symbole de la cellule inv. Créez une vue schematic permettant de simuler la cellule inv sous le nom simu_inv. Ajoutez les éléments nécessaires permettant de simuler en DC Hévalution de le sortie Ve en fonction d'une source de tension que on nornmera Vy. La cellule inv est charade par une capacité C, de 100 fF Imprimnez le schéma de simulation en ajoutant votre nom (décochez le bouton header} Conhigurez la simulation DC et imprimez évolutian de la tension d'entrée V, et de sortie V_ en précisant sur la courbe la valeur de offset & l'aide de Ip fonction Marker>Place>Vert Marker Imprimez également I'évolution du gain statique Aw en précisant sa valeur maximale Modifiez les largeurs des transistors Mr et My de facon limiter offset 8 une valeur £3 mV. Imprimez alors Mévolution de la tension de sortie V- ot du gain statique Aw avec les nouvelles corrections en précisant sur les courbes les valeurs d'offset et de gain simulées, Bonne? les valeurs définitives des géométries des transistors Mo et Ma Configurez une simulation AC permettant de mettre en évidence les limites de fonctionnement de{a cellule « inv » sur le plage (1. Hz, 1 GHz). Imprimez le diagramme de Bode en gain et en phase en indiquant clairement & l'aide de la fonction Marker>Place>Vert Marker l'emplacement de la bande-passonte. Quindique cette limite ? 4. Dimensionnement de le cellule « cellDelay » Le schéma du circuit de charge & courant constant est donné sur la figure 3. 0 Wye” 10,072,1 = Wylyg = Wadlyg = 4212.1 Fare Sena yer charge eeearge des he «cloly» Le courant de charge Ic est assuré Ie paire de transistors Mn, et Mia montés en miroir de courant. Le Courant de décharge est lui assuré par la paire de transistors My; et Mio également montés en miroir de courant 1. Créez une cellule en yue schematic sous le nom cellDelay. Aeprenez le schéma de la figure 3 en ajoutant un port de sortie pour le capacité C qui se connectera a 'exténieur de la cellule. On fixera le courant de charge Ic 8 9,9pA, = Expliquez pourquoi les broches des bulks des transistors Mrs, Mr et Mrsy sont reliés 8 Vas et & Vos OUT Mya, Mazet Masw ? = Exprimez la relation entre les courants de drain de May et Mi en fonction des dimensions des transistors. Quelles doivent étre alors les dimensions du transistor Mr: si l'on souhaite que son courant de drain Ic Salt recopié sur le drain de Mre - Procéde? de la méme facon avec les transistors My: et Myo en précisant leurs dimensions, «= Imprimez le schéma en ajoutant votre nom, - Créez le symbole de la cellule cellDelay 2. Créez une wwe schematic permettant de simuler la cellule sous le nom simu_cellDelay. Ajoutez les éléments nécessaires permettant de simuler en analyse transitarre la cellule lorsqu'une source vpulse pilote I'entrée de la cellule avec un niveau évoluant de Vs, a Vz un rapport cyclique de 50%, une période de 10 jis, et un temps de monté ou de descente de 1 ns. Le cellule celiDelay est chargée par une capacité C, de 100 fF et connectée 8 une capacité de charge C de 10 pf. Imprimez le schéma de simulation en ajoutant votre nom. 3, Simulez en analyse transitoire Mvolution du signal de charge-décharge Vc et de sortie Ve sur une durée de 10 us, Imprimez les courbes de réponse. Déterminez le délai de propagation ty de l'état Togique du signal dentrée vers la sortie en justifiant votre méthode. A quelle fréquence correspond approximativement ce dela! si N égal a 37 On remplace la source de courant I par un transistor NMOS de dimension 1.0/1.0 que l'on nommera Le transistor est done maintenant commandé sur sa grille par une tension exténeure Vew 4. Modifiez la cellule celiDelay en ajoutant Ie transistor M- et un nouveau port d'entrée que Von ommera Ven. imprimez le schema en précisant votre nom et modifiez le symbole de la cellule 5. Modifiez la cellule de simulation simu_cellDelay en ajoutant une source de tension vdc référencée par rapport 2 la masse. On ndmmera cette tension de commande par un label Vw Imprimez le schéma en précisant vatre nom. 6. Reprenez la simulation transitoire sila tension de commande Vaw est fixée & 500 mv.5. Simulation du VCO On souhaite vérifier les spécifications du cahier des charges du VCO si 3 cellules « cellDelay » sont uulisées avec une capacité de charge-décharge C égale 3 10 pF 1 Créez une vue schematic permettant de simuler le VCO de la figure 1 sous le nom simu_VCO Ajoutez un label sur la sortie de chacune des cellules « cellDelay > sous le Nom Vous, Vaz. 8 Vara La sortie du VCO (sortie de Ia cellule « inv ») sera nommée Vs. La source de contrale du VCO sera nommée Vew, Imprimez le schéma de simulation en ajoutant votre nom Configurez une simulation transitoire lorsque Vai est fixée 8 100 mV. Imprimez évotution des. signaux en sortie des cellules et du VCO sur deux périodes. Complétez alors le tableau du document réponse. La fréquence du signal de sortie du VCO sera caleuiée 3 Vaide de Ia fonction frequency du calculator. Complétez le graphique du document réponse et tracez les limites de Ia zone diintérét (80 kHz ~ 120 kHz], Relevez alors les valeurs de la tension Vy Correspondantes. Expliquez lonigine d'une éventuelle non-lingarité du graphique Expliquez comment l'utilisateur peut simplement changer de gamme de fréquence.- Document réponse 4 remettre avec la copie - Vat [100 [35030050] aaa Treg te 3 | 8 8 gz f ge | t als | shot (mv)Electronique Analogique 2 mercredi 7 mai 2014 Exercice 1 - Oscillateur harmonique On se propose d’étudier oscillateur harmonique de la figure 1. Les capacités de découplage (C,,, C,, et C,) sont supposées grandes et se comportent comme des court-circuits a la fréquence de travail de cet oscillateur. 1) Déterminer expression de limpédance dentrée de lamplificateur (figure 1a). Simplifier cette expression en admettant que le gain en courant du transistor (6 ) est grand. 2) Déterminer expression de la fréquence de résonance du filtre (figure 1b) ainsi que son gain a cette fréquence. 3) Quel sera alors limpédance d'entrée de 'amplificateur ramenée en entrée du filtre ? On considérera que la puissance dissipée en sortie du filtre est égale a la puissance fournie a son entrée 4) En déduire 'expression du gain de 'amplificateur chargé par ce filtre. 5) Ce circuit peutil osciller ? Exercice 2 - Oscillateur astable On se propose détudier loscillateur astable de la figure 2. Il est constitué d'un comparateur & hystérésis et d'un filtre RC rebouclant sur entrée inverseuse. La tension de sortie du comparateur est égale & Voc état haut et a 0 a l'état bas. 1) Déterminer les expressions des seuils de commutation du comparateur & hystérésis. 2) En supposant que la charge de la capacité est nulle a la mise sous tension (instant initial), tracer Fallure de l'évolution du potentiel au niveau de l'entrée inverseuse. Tracer suffisament de cycles de fonctionnement pour permettre didentifier le régime établi. 3) Donner les expressions de l'évolution du potentie! au niveau de l'entrée inverseuse lors des phases de charge et de décharge en régime établi. 4) En déduire expression de la fréquence d'oscillation et donner sa valeur.Exercice 3 - Modulateur AM On considére le modulateur AM présenté en figure 3. La capacité de liaison permettant dinjecter la porteuse est supposée grande : elle se comporte comme un court-circuit & haute fréquence. De facon similaire, linductance de blocage 1 se comporte comme un circuit ouvert & haute fréquence. Le potentie! de base du transistor Q, est donc invariable dans le temps. 1) Déterminer expression du gain en tension de la paire différentielle chargée par les résistances R,,, Rc, en fonction du courant 1, (courant émetteur de Q,) et de Re, et Rep 2) Déterminer le point de fonctionnement de ce modulateur AM (potentiels aux noeuds Aet B et courant d’émetteur du transistor Qs) en fonction de l'état du signal logique modulant, Le transistor M1 sera considéré comme un interrupteur parfait. 3) En déduire les amplitudes du signal de sortie pour les deux états possibles. On supposera que la porteuse injectée a une amplitude de 25mV. 4) De quel type de modulation s‘agit-il ? Exercice 4 - Boucle a verrouillage de phase Expliquer en quelques mots la fonctionnalité du circuit présenté ci-dessous. Le bloc VCO est un oscillateur contrélé en tension, le bloc f/16 est un diviseur de fréquence (par 16) et le rond représente un comparateur de phase. Fin S veo Fout m6@ Figure 1 Vee=i0V o ] FR tH—-: B fk ce Figure 1a L ' Dutt " LYY™ T 22pF cer pr Figure 1bF777 Figure 2Electronique Analogique 2 mardi 24 juin 2014 Exercice 1 - Oscillateur harmonique On se propose d’étudier loscillateur harmonique de la figure 1. La capacité de découplage C, est supposée grande et se comporte comme un court-circuit a la fréquence de travail de cet oscillateur. 1) Déterminer le point de fonctionnement de l'amplificateur de la figure 1a, 2) Déterminer expression de limpédance d'entrée de tamplificateur de la figure 1a. Caleuler sa valeur. 3) Déterminer rexpression de la fréquence de résonance du fitre (figure 1b) ainsi que celle de son gain en tension a cette fréquence. Calculer les valeurs de la fréquence de résonance et du gain du filtre. 4) Sion connecte la sortie du filtre entrée de l'amplificateur, quelle est impédance vue en entrée du filtre a la fréquence de résonance ? On considérera que la puissance dissipée en sortie du fitre est égale a la puissance fournie a son entrée. 5) En déduire expression du gain de 'amplificateur chargé par ce fltre (igure 1). 6) Ce circuit peut-l osciller 2Exercice 2 - Oscillateur astable On se propose d'étudier loscillateur astable ci-contre. Il est constitué d'un comparateur a hystérésis et d'un filtre RC rebouclant sur entrée inverseuse. La tension de sortie du comparateur est égale a Vcc & l'état haut et 4.0 V a état bas. 1) Déterminer les expressions des seuils de commutation du comparateur & hystérésis (Comparateur + R1+R2+ R3). 2) En supposant que la charge de la capacité est nulle a fa | mise sous tension (instant initial), tracer allure de évolution du potentiel au niveau de entrée inverseuse. Tracer sur une durée suffisamment longue pour permettre didentifier les phases de démarrage et de régime établi. 3) Donner les expressions de Iévolution temporelle du potentiel au niveau de entrée inverseuse lors des phases de charge et de décharge de la capacité en régime établi. 4) En déduire 'expression de la fréquence d'oscillation et donner sa valeur. Exercice 3 - Boucle a verrouillage de phase Expliquer en quelques mots la fonctionnalité du circuit présenté ci-dessous. Le bloc «VCO» est un ostillateur contrlé en tension, le bloc « f/16 » est un diviseur de fréquence (par 16), le bloc « f/15» est un diviseur de fréquence (par 15) et le rond représente un comparateur de phase. Fin 6Figure 1bElectronique analogiquecTe) Master Micro-nane Electroniaue 1" année Lund 12 mai 2014 Durée : 2 heures Epreuve sans document Durée de I'épreuve : 200 (On souhaite dimensionner un ampliicateur sélectif fonctionnant en muliplicateur de néquence, Le schéma est le suivant. LUne charge résonante LC est placde dans le circut de drain de Mamlfcateur. On souhaite abord onolyser son impédance en fonction de le {requence a aide du cicutt ci-dessous te signal v. est le signal déivré par le générateur de fonction. La résistance Rix est une résistance variable (boite 8 décades) te 2La fréquence ae résonance du fltre LC est fxée 3 200 Ktz et expression de son impedance équivalente est connée par avec 20) eee EH 1

Effectuer cette opération jusqu’a ce qu’aucun nouveau changement n’a eu lieu, ou jusqu’a ce qu'un nouveau comportement répétitif apparait 3) Représenter les cycles 8 en fonction du temps simulée t. Page 2 sur 331, 32 33 34 35 36 37 38 39 40 a1. Tibrary ieee; use ieee.std_logic_1164.al1; entity circuit_e is port (A, Br in bit; Z: out bit); end entity circuit e; architecture circuit a of circuit_e is signal C, D, Ei bit; begin PL: nor B; 2: nor C; P3 nor B; Pd: Z <= D nor E; end architecture circuit_a; LIBRARY ieee ; USE ieee.std logic 1164.all ; ENTITY circuit_e tbh 18 END ; ARCHITECTURE circuit_e tb arch OF circuit_e tb 18 SIGNAL A BIT SIGNAL 2: BIT ; SIGNAL B BIT ; COMPONENT circuit_e PORT ( A: in BIT 2 : out BIT Bo: in BIT); END COMPONENT ; BEGIN DUT : cirouit_e PORT MAP (A => A, Z => Z, B => B); after 15 ni A <= '0', ‘1! after 10 ns, B<- 1 END ; Page 3 sur3,