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Seguridad elctrica
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XBOX Desensamble/Ensamble de la
consola
Demostracin
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OS defectuoso en la EEPROM
Error en DVD
Error en HDD
Error en RAM
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Voltage
Regulators
System
Management
Controller
System Memory
System Memory
RAM
Temperature
Temperature
Sensor
Sensor
System
System
Fan
Fan
RAM
Audio Video
Interface
Audio/Visual
Interface Port
Port
Front
Free
Panel
Panel
IO
IO
CPU
CPU
North
NorthBridge
Bridge
And
GPU
And
GPU
(NV2A)
(NV2A)
TV
TV
Encoder
Encoder
System Clocking
AMP
GraphicsGraphics
Subsystem
AMP
Subsystem
Clock
Generator
Audio
Controller
Interface
Controller
PortInterface
Port
Digital
Audio
DigitalUF
Power
Management
DAC
Audio
DAC
Audio
Power
Management
APU
APU
Controller
Port
Controller
Port
Controller
PortController
Port
Controller
Port Controller
Port
Controller
Port Controller
Port
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Audio
Suite system
Audio
Subscription
Core Logic
Core(MCPX)
Logic
(MCPX)
Network Interface
Network Interface
Ethernet
Ethernet
PHY
PHY
External
ROM
External
ROM
Network
Network Port
Port
Debug
LPC
Debug
LPC
DVD
Drive
DVD
Drive
Hard
HardDisk
Disk Drive
Drive
LPC
LPCHeader
Header
CPU
El CPU de la Xbox es una variante del Intel PIII basado en el
Coppermine CPU
Caractersticas de CPU:
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Memory
Controller
Memory
Controller
Memory
Controller
Memory
Controller
P6
Interface
LDT
Interface
Graphics
Processing
Unit
Digital
Interface
Clock
Gen
Arbitration Unit
Control and
Configuration Logic
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Memoria
Xbox utiliza una arquitectura de memoria (UMA Unified
Memory Architecture) para consolidar la RAM y la RAM
de video en un solo cubo de memoria.
Un avanzado controlador de memoria y el bus de
transferencia hace el puente entre el bus del CPU, el
bus del GPU y el bus LDT Previendo un acceso de alta
velocidad hacia la memoria unificada.
El sistema usa DDR SDRAM (Double Data Rate
Synchronous Dynamic Random Access Memory). La
DDR SDRAM transfiere palabras de datos sosteniendo
400MHz, usando los 200MHz del reloj de la memoria.
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1msec delay in
1msec NV2A During
delay in This time, the
MCPX NV2A will fetch
The first data
from the
External ROM
(PLL settings,
slew rates,
Skew timings,
Drive strengths,
etc.)
1msec
delay in
NV2A
R3B1
MB Localizacin del cuadrante
R3B1 es Res 1 de n
Resistencias en el cuadrante 3B
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AVIP
Case Fan
NV2A Fan
Memoria
IDE
4 Localidades
de cada lado
2 Localidades
faltantes en
cada lado
LPC Empty
MB S/N Label
Power
Supply
Front Panel
Game 3&4
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Game 1&2
Audio Pop
Audio CODEC
LAN
Audio 9v Reg
1.5V Lin Reg
U3B2
SMC
27 MHz
Crystal
TV Encoder
Clock Gen
Kernel
EEPROM
CPU
NV2A
CPU Clock
Buffer
MCPX
1.5V Sw Reg
U8E1
FET 1.5V Sw
Reg
Q7F1
Thermal Sensor
U6F1
Backup-Cap
C7G10
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32.768 KHz
Crystal
FET V_CPUCORE
Sw Reg
Q1F1
1.25V Sw Reg
U4G1
Controller
OC Protect
Audio Vreg
& Bias
AVIP OC
Protect
Memoria
Not stuffed
CPU VReg
DC-DC Cvrtr
FET Q2U1
V_CPUCORE
Controller
OC Protect
LED Drive
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Dual Rect
U8U1
POWSW
EJTSW
LED 2
CPU
INTERFACE
SCL
SDA
FANPWM
DVD EJECT
TRAY STATE O
POWON
3VSB
TRAY STATE 1
DVD
CONTROL
INTERFACE
TRAY STATE 2
ACTIVITY
VSS
V MODE O
RESET &
CLOCK OSC
SMCRESET
V MODE 1
XTAL OUT
V MODE 2
XTAL IN
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SMI
LED 1
POWOK
POWER
SUPPLY
SYS RESET
AVIP
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SCK
SM Bus
Interface
ADC
SDA
CPU Temperature
Sense Junction
Internal
Temperature
Sensor
MUX
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U2D1
U7C1
Buffered by
U3R1
17
13
24.5MHz
56
U4B1
63
14
U3C1
U6N1
U6B2
U6D1
U6R1
12
8
7
U6E1
25MHz
U6B1
34
37
10
U7B1
47
11
U7B2
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DVD-ROM
El DVD drive no esta diseado para ser capaz de leer CD-Regrabables (CD-R)
La lnea de control de la bandeja abierta o cerrada es manejada por el SMC en
acuerdo con el usuario mediante el switch EJECT, y el estado maquina del SMC
El DVD Drive interconecta al CPU atraves de una interfase AT-Attachment (ATA)
compartida con el HDD.
El DVD esta configurado como un dispositivo esclavo, el HDD esta configurado como
el maestro
La interfase ATA opera en el modo UDMA-33
El drive opera en Velocidad Angular Constante (CAV) en ambos formatos CD y DVD
La operacin de CAV produce velocidades en el rango de 2-4.8x para 12cm DVD, y
6.4 to 16x para 12cm CD
El software controla velocidades de 1000, 2000 y 3000 RPMs
El drive contiene un actuador manual de la bandeja, accesible mediante un orificio en
el panel frontal, para reactivar el mecanismo de la bandeja en caso que el drive falle
La bandeja automticamente se cierra cuando la empujas manualmente
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DVD-ROM (continuacin)
La alimentacin de 12VDC y la interfase de control/status estn
implementadas en un conector secundario multi-pin
La interfase incluye las siguientes seales (Nota: la direccin de las
seales estn con respecto a el drive)
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Seagate
Western Digital
Capacidad de 8GB
Configurado como CS (Cable Select) en el puerto IDE
Los pines de alimentacin del conector son los
siguientes:
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Network Interface
10Mbps (IEEE 802.3) y 100Mbps (IEEE 802.3u) con Auto
Negociacin
Voltaje de alimentacin de 3.3V e interfase
Deteccin automtica de polaridad y correccin del canal RX
Operacin Full-Duplex
Media Independent Interface (MII) para el fcil acceso a 10/100
Media Access Controllers (MACs)
Conector:
Dos LEDs, uno en cada lado, estan integrados en el cuerpo del conector
El LED verde, visible a la izquierda del conector, es iluminado cuando es
establecida una conexin de red, y parpadeara cuando hay actividad en
la lnea
El LED amarillo, visible a la derecha del conector, es iluminado si la
comunicacin es establecida a 100Mbps y no se iluminara si se conecta
a 10Mbps
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AVIP Connector
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AVIP (continuacin)
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El modo SDTV incluye dos salidas de video: compuesto (CVBS) y s-Video (Y/C). Las CVBS, Y, y
C son seales de salidas simultaneas o pines individuales del conector AVIP, cada una es capaz
de manejar una lnea de transmisin
El DAC D del encoder de la TV es dedicado para la salida CVBS, y entonces es acompaado
por un filtro que esta implementado directamente en la MB
El NTSC, PAL, o SCART AV Packs solamente soportan salidas de video compuestas, estas
pueden ser implementadas por un simple cable
El AV Packs refuerza el s-Video, y entonces requiere salidas Y y C en conjunto a la salida CVBS
Las salidas Y y C para s-Video utilizan las mismas salidas del DAC como tambin dos de las
seales de HDTV, y entonces, los filtros de estas salidas estn implementados en el AV Pack de
la PCBA, y estn en cascada con los filtros de HDTV implementados en la MB
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To Analog Audio
U5B1.2
Linear Regulator
Vout =2.5v
To DDR Memory
DB6F1
Linear Regulator
Vout = 1.5v
System
PSU
To AGTL Termination
DB3B1
Local Switch
Mode Reg
Vout = 1.25v
To DDR Vtt
DB3F1
Local Switch
Mode Reg
Vout = 1.75v
To CPU Vcore
DB3E1
Local Switch
Mode Reg
Vout = 1. 5v
To NV2A/MCPX Vcore
DB8E1
1
2
To System
5
7
6
System
Management
Controller
12
11
Measure at Power
Connector on MB
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RTC/NVRAM
Backup
Super Cap
C7G9
Super Cap
And charge
circuit
To RTC
DB6F2
Notes:
1. 3VSB Standby voltage is always present,
even when system is off.
2. 3VSB powers the SMC and the RTC backup
cap.
3. System PSU provides standard supply
voltages and on-board regulators supply
others needed.
4. SMC sends the POWON signal to the PSU
and receives acknowledgement back from
PSU (POWOK) when all PSU supplys are
settled.
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